JPH07210615A - アナログ加算乗算器 - Google Patents
アナログ加算乗算器Info
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- JPH07210615A JPH07210615A JP707394A JP707394A JPH07210615A JP H07210615 A JPH07210615 A JP H07210615A JP 707394 A JP707394 A JP 707394A JP 707394 A JP707394 A JP 707394A JP H07210615 A JPH07210615 A JP H07210615A
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Abstract
(57)【要約】
【目的】 加算および乗算演算を高速に行う電子素子を
実現する。 【構成】 ギルバート乗算器を複数出力負荷を共通にし
て接続する。ＨＥＭＴにより集積化することが望まし
い。 【効果】 加算および乗算を同時に高速に行うことがで
きる。
実現する。 【構成】 ギルバート乗算器を複数出力負荷を共通にし
て接続する。ＨＥＭＴにより集積化することが望まし
い。 【効果】 加算および乗算を同時に高速に行うことがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路の一つの要素
として利用する。本発明は集積回路に関する。特に、加
算および乗算演算を行う電子素子の高速化技術に関す
る。
として利用する。本発明は集積回路に関する。特に、加
算および乗算演算を行う電子素子の高速化技術に関す
る。
【０００２】
【従来の技術】従来例を図３および図４を参照して説明
する。図３はギルバート乗算器を示す回路図である。図
４は加算器を示す回路図である。図３に示すような乗算
器は、ギルバート乗算器として広く知られている。文献
(IEEE SC-22 NO.6 1987 "A ±5 V CMOS Analog Multip
lier"SHI-CAI QIN AND RANDY L.GEIGER)にその記載があ
る。出力端子５、５′に現れる電圧は、入力端子１、
１′および２、２′に印加される電圧の積に比例してい
る。すなわち、出力端子５、５′に現れる電圧をＶ5 と
し、入力端子１、１′に印加される電圧をＶ1 、入力端
子２、２′に印加される電圧をＶ2 とすると、 Ｖ5 ＝Ａ×Ｖ1 ×Ｖ2 （Ａ：比例定数） となる。また、図４に示すような加算器も広く知られて
いる。出力端子５、５′に現れる電圧は入力端子１、
１′および２、２′の電圧の和に比例する。すなわち、 Ｖ5 ＝Ｂ×（Ｖ1 ＋Ｖ2 ） （Ｂ：比例定数） となる。これらは乗算または加算のどちらか一方を演算
する回路であり、両方を同時に演算するには、この二つ
を直列に接続する必要がある。
する。図３はギルバート乗算器を示す回路図である。図
４は加算器を示す回路図である。図３に示すような乗算
器は、ギルバート乗算器として広く知られている。文献
(IEEE SC-22 NO.6 1987 "A ±5 V CMOS Analog Multip
lier"SHI-CAI QIN AND RANDY L.GEIGER)にその記載があ
る。出力端子５、５′に現れる電圧は、入力端子１、
１′および２、２′に印加される電圧の積に比例してい
る。すなわち、出力端子５、５′に現れる電圧をＶ5 と
し、入力端子１、１′に印加される電圧をＶ1 、入力端
子２、２′に印加される電圧をＶ2 とすると、 Ｖ5 ＝Ａ×Ｖ1 ×Ｖ2 （Ａ：比例定数） となる。また、図４に示すような加算器も広く知られて
いる。出力端子５、５′に現れる電圧は入力端子１、
１′および２、２′の電圧の和に比例する。すなわち、 Ｖ5 ＝Ｂ×（Ｖ1 ＋Ｖ2 ） （Ｂ：比例定数） となる。これらは乗算または加算のどちらか一方を演算
する回路であり、両方を同時に演算するには、この二つ
を直列に接続する必要がある。
【０００３】また、これらの回路をそれぞれバイポーラ
トランジスタで実現できることは広く知られているが、
この場合には、入力電圧範囲は特別な工夫を施さない限
り、３０ｍＶ程度（≒ｋＴ／ｑ；ｋ：ボルツマン定数，
Ｔ：絶対温度，ｑ：電子の電荷量）に制限される(Analy
sis and design of analog integrated circuits'Paul
R.Gray,et.al.Jhon Wiley & sons,Inc.1993 pp668-66
9)。
トランジスタで実現できることは広く知られているが、
この場合には、入力電圧範囲は特別な工夫を施さない限
り、３０ｍＶ程度（≒ｋＴ／ｑ；ｋ：ボルツマン定数，
Ｔ：絶対温度，ｑ：電子の電荷量）に制限される(Analy
sis and design of analog integrated circuits'Paul
R.Gray,et.al.Jhon Wiley & sons,Inc.1993 pp668-66
9)。
【０００４】
【発明が解決しようとする課題】しかし、このように直
列に接続すると、乗算および加算に要する時間はそれぞ
れの演算時間の和になり、多段に接続した場合にはその
演算時間は実用上無視できない程に増大する。
列に接続すると、乗算および加算に要する時間はそれぞ
れの演算時間の和になり、多段に接続した場合にはその
演算時間は実用上無視できない程に増大する。
【０００５】本発明は、このような背景に行われたもの
であり、乗算および加算を同時に行い高速の演算を行う
ことができるアナログ乗算加算器を提供することを目的
とする。
であり、乗算および加算を同時に行い高速の演算を行う
ことができるアナログ乗算加算器を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明は、ギルバート乗
算器を複数並列に接続することにより、加算演算も同時
に行うことを特徴とする。また、電界効果トランジスタ
を用いることにより、バイポーラトランジスタの場合の
入力電圧範囲の制限を受けることなく、より大きな電圧
を扱うことができる。
算器を複数並列に接続することにより、加算演算も同時
に行うことを特徴とする。また、電界効果トランジスタ
を用いることにより、バイポーラトランジスタの場合の
入力電圧範囲の制限を受けることなく、より大きな電圧
を扱うことができる。
【０００７】すなわち、本発明はアナログ加算乗算器で
あり、その特徴とするところは、それぞれ対毎にコレク
タが共通に接続された第一のトランジスタ対（Ｑ１、Ｑ
２）、第二のトランジスタ対（Ｑ４、Ｑ５）および第三
のトランジスタ対（Ｑ３、Ｑ６）が設けられ、第一のト
ランジスタ対の第一トランジスタ（Ｑ１）のベースと第
二のトランジスタ対の第二トランジスタ（Ｑ５）のベー
スは互いに共通に接続され、第一のトランジスタ対の第
二トランジスタ（Ｑ２）のベースと第二のトランジスタ
対の第一トランジスタ（Ｑ４）のベースは互いに共通に
接続され、第一および第二のトランジスタ対のベース間
（１、１′）には第一の入力電圧（Ｖ1）が印加され、
第一のトランジスタ対の第一トランジスタ（Ｑ１）およ
び第二のトランジスタ対の第二トランジスタ（Ｑ５）は
第一の出力負荷（Ｒ２）に、第一のトランジスタ対の第
二トランジスタ（Ｑ２）および第二のトランジスタ対の
第一トランジスタ（Ｑ４）は第二の出力負荷（Ｒ１）に
それぞれ接続され、第三のトランジスタ対のベース間
（３、３′）には第二の入力電圧（Ｖ2 ）が印加され、
第三のトランジスタ対の第一トランジスタ（Ｑ３）のエ
ミッタは第一のトランジスタ対の共通コレクタに接続さ
れ、第三のトランジスタ対の第二トランジスタ（Ｑ６）
のエミッタは第二のトランジスタ対の共通コレクタに接
続されたギルバート乗算回路が二つの出力負荷（Ｒ１、
Ｒ２）を共通にして複数ｎ個接続されるところにある。
あり、その特徴とするところは、それぞれ対毎にコレク
タが共通に接続された第一のトランジスタ対（Ｑ１、Ｑ
２）、第二のトランジスタ対（Ｑ４、Ｑ５）および第三
のトランジスタ対（Ｑ３、Ｑ６）が設けられ、第一のト
ランジスタ対の第一トランジスタ（Ｑ１）のベースと第
二のトランジスタ対の第二トランジスタ（Ｑ５）のベー
スは互いに共通に接続され、第一のトランジスタ対の第
二トランジスタ（Ｑ２）のベースと第二のトランジスタ
対の第一トランジスタ（Ｑ４）のベースは互いに共通に
接続され、第一および第二のトランジスタ対のベース間
（１、１′）には第一の入力電圧（Ｖ1）が印加され、
第一のトランジスタ対の第一トランジスタ（Ｑ１）およ
び第二のトランジスタ対の第二トランジスタ（Ｑ５）は
第一の出力負荷（Ｒ２）に、第一のトランジスタ対の第
二トランジスタ（Ｑ２）および第二のトランジスタ対の
第一トランジスタ（Ｑ４）は第二の出力負荷（Ｒ１）に
それぞれ接続され、第三のトランジスタ対のベース間
（３、３′）には第二の入力電圧（Ｖ2 ）が印加され、
第三のトランジスタ対の第一トランジスタ（Ｑ３）のエ
ミッタは第一のトランジスタ対の共通コレクタに接続さ
れ、第三のトランジスタ対の第二トランジスタ（Ｑ６）
のエミッタは第二のトランジスタ対の共通コレクタに接
続されたギルバート乗算回路が二つの出力負荷（Ｒ１、
Ｒ２）を共通にして複数ｎ個接続されるところにある。
【０００８】前記トランジスタは、電界効果トランジス
タであることが望ましい。さらに、前記電界効果トラン
ジスタとして、高電子移動度トランジスタ(HEMT:High E
lectron Mobility Transistor)を用い、全体が集積化さ
れることが望ましい。
タであることが望ましい。さらに、前記電界効果トラン
ジスタとして、高電子移動度トランジスタ(HEMT:High E
lectron Mobility Transistor)を用い、全体が集積化さ
れることが望ましい。
【０００９】
【作用】この接続により、出力端子電圧（５、５′）に
現れる出力電圧ＶOUT は、Ａnを各差動ペアの利得と
し、Ｖnmを各セルへの入力とすれば、 ＶOUT ＝−（Ａ1 ×Ｖ11×Ｖ12＋Ａ2 ×Ｖ21×Ｖ22＋…
＋Ａn ×Ｖn1×Ｖn2） となる。
現れる出力電圧ＶOUT は、Ａnを各差動ペアの利得と
し、Ｖnmを各セルへの入力とすれば、 ＶOUT ＝−（Ａ1 ×Ｖ11×Ｖ12＋Ａ2 ×Ｖ21×Ｖ22＋…
＋Ａn ×Ｖn1×Ｖn2） となる。
【００１０】一つの回路において電圧を印加する入力端
子に応じ、出力端子に乗算結果または加算結果あるいは
加算および乗算を相乗した結果をそれぞれ出力させるこ
とができる。
子に応じ、出力端子に乗算結果または加算結果あるいは
加算および乗算を相乗した結果をそれぞれ出力させるこ
とができる。
【００１１】したがって、加算および乗算を同時に演算
することができるため、演算処理の高速化がはかれる。
することができるため、演算処理の高速化がはかれる。
【００１２】
【実施例】本発明実施例の構成を図１を参照して説明す
る。図１は本発明実施例の回路図である。
る。図１は本発明実施例の回路図である。
【００１３】本発明はアナログ加算乗算器であり、その
特徴とするところは、それぞれ対毎にソースが共通に接
続された電界効果トランジスタ対Ｑ１、Ｑ２およびＱ
４、Ｑ５およびＱ３、Ｑ６が設けられ、電界効果トラン
ジスタＱ１のゲートと電界効果トランジスタＱ５のゲー
トは互いに共通に接続され、電界効果トランジスタＱ２
のゲートと電界効果トランジスタＱ４のゲートは互いに
共通に接続され、電界効果トランジスタＱ１、Ｑ２およ
びＱ４、Ｑ５の対のゲート間には入力電圧Ｖ1 が入力端
子１、１′により印加され、電界効果トランジスタＱ１
および電界効果トランジスタＱ５は出力負荷Ｒ２に、電
界効果トランジスタＱ２および電界効果トランジスタＱ
４は出力負荷Ｒ１にそれぞれ接続され、電界効果トラン
ジスタＱ３、Ｑ６の対のゲート間には入力電圧Ｖ2 が入
力端子３、３′により印加され、電界効果トランジスタ
Ｑ３のドレインは電界効果トランジスタＱ１、Ｑ２の対
の共通ソースに接続され、電界効果トランジスタＱ６の
ドレインは電界効果トランジスタＱ４、Ｑ５の対の共通
ソースに接続されたギルバート乗算回路が二つの出力負
荷Ｒ１、Ｒ２を共通にして複数ｎ個接続されるところに
ある。このアナログ加算乗算器は、電界効果トランジス
タとして、高電子移動度トランジスタ(HEMT:High Elect
ron Mobility Transistor)を用い、全体が集積化されて
いる。
特徴とするところは、それぞれ対毎にソースが共通に接
続された電界効果トランジスタ対Ｑ１、Ｑ２およびＱ
４、Ｑ５およびＱ３、Ｑ６が設けられ、電界効果トラン
ジスタＱ１のゲートと電界効果トランジスタＱ５のゲー
トは互いに共通に接続され、電界効果トランジスタＱ２
のゲートと電界効果トランジスタＱ４のゲートは互いに
共通に接続され、電界効果トランジスタＱ１、Ｑ２およ
びＱ４、Ｑ５の対のゲート間には入力電圧Ｖ1 が入力端
子１、１′により印加され、電界効果トランジスタＱ１
および電界効果トランジスタＱ５は出力負荷Ｒ２に、電
界効果トランジスタＱ２および電界効果トランジスタＱ
４は出力負荷Ｒ１にそれぞれ接続され、電界効果トラン
ジスタＱ３、Ｑ６の対のゲート間には入力電圧Ｖ2 が入
力端子３、３′により印加され、電界効果トランジスタ
Ｑ３のドレインは電界効果トランジスタＱ１、Ｑ２の対
の共通ソースに接続され、電界効果トランジスタＱ６の
ドレインは電界効果トランジスタＱ４、Ｑ５の対の共通
ソースに接続されたギルバート乗算回路が二つの出力負
荷Ｒ１、Ｒ２を共通にして複数ｎ個接続されるところに
ある。このアナログ加算乗算器は、電界効果トランジス
タとして、高電子移動度トランジスタ(HEMT:High Elect
ron Mobility Transistor)を用い、全体が集積化されて
いる。
【００１４】電界効果トランジスタＱ１、Ｑ２、Ｑ３と
負荷抵抗Ｒ１、Ｒ２により差動ペアを構成している。電
界効果トランジスタＱ７、Ｑ８、Ｑ９からなる差動ペア
は、負荷抵抗Ｒ１、Ｒ２を共有することにより、電界効
果トランジスタＱ１、Ｑ２、Ｑ３と負荷抵抗Ｒ１、Ｒ２
による差動ペアと従来例で図４に示したような加算器を
形成している。
負荷抵抗Ｒ１、Ｒ２により差動ペアを構成している。電
界効果トランジスタＱ７、Ｑ８、Ｑ９からなる差動ペア
は、負荷抵抗Ｒ１、Ｒ２を共有することにより、電界効
果トランジスタＱ１、Ｑ２、Ｑ３と負荷抵抗Ｒ１、Ｒ２
による差動ペアと従来例で図４に示したような加算器を
形成している。
【００１５】同様に、電界効果トランジスタＱ４、Ｑ
５、Ｑ６と負荷抵抗Ｒ１、Ｒ２により差動ペアを構成し
ている。電界効果トランジスタＱ１０、Ｑ１１、Ｑ１２
からなる差動ペアは、負荷抵抗Ｒ１、Ｒ２を共有するこ
とにより、電界効果トランジスタＱ４、Ｑ５、Ｑ６と負
荷抵抗Ｒ１、Ｒ２による差動ペアと図４に示したような
加算器を形成している。すなわち、この二つの加算器は
負荷抵抗Ｒ１、Ｒ２を共有している。この二つの加算器
は電界効果トランジスタＱ１３からなる共通電流源から
電流の供給を受けている。加算器の入出力関係は、片方
の正相出力がもう一方の逆相出力に繋がる所謂たすき掛
けの関係になっており、乗算器を形成している。例え
ば、入力端子１は電界効果トランジスタＱ１のゲートに
繋がれ、入力端子１′は電界効果トランジスタＱ４のゲ
ートに繋がれ、電界効果トランジスタＱ１およびＱ４の
ドレイン同志が繋がれている。電界効果トランジスタＱ
７、Ｑ８、Ｑ１０、Ｑ１１についても同様である。
５、Ｑ６と負荷抵抗Ｒ１、Ｒ２により差動ペアを構成し
ている。電界効果トランジスタＱ１０、Ｑ１１、Ｑ１２
からなる差動ペアは、負荷抵抗Ｒ１、Ｒ２を共有するこ
とにより、電界効果トランジスタＱ４、Ｑ５、Ｑ６と負
荷抵抗Ｒ１、Ｒ２による差動ペアと図４に示したような
加算器を形成している。すなわち、この二つの加算器は
負荷抵抗Ｒ１、Ｒ２を共有している。この二つの加算器
は電界効果トランジスタＱ１３からなる共通電流源から
電流の供給を受けている。加算器の入出力関係は、片方
の正相出力がもう一方の逆相出力に繋がる所謂たすき掛
けの関係になっており、乗算器を形成している。例え
ば、入力端子１は電界効果トランジスタＱ１のゲートに
繋がれ、入力端子１′は電界効果トランジスタＱ４のゲ
ートに繋がれ、電界効果トランジスタＱ１およびＱ４の
ドレイン同志が繋がれている。電界効果トランジスタＱ
７、Ｑ８、Ｑ１０、Ｑ１１についても同様である。
【００１６】和をとるべき二つの電圧Ｖ1 およびＶ
2 は、それぞれ入力端子１、１′および２、２′に入力
される。積は入力端子１、１′に入力される電圧Ｖ1 と
入力端子３、３′に入力される電圧Ｖ3 、入力端子２、
２′に入力される電圧Ｖ2 と入力端子４、４′に入力さ
れる電圧Ｖ4 との間で演算される。出力される電圧Ｖ5
は出力端子５、５′に現れる。すなわち、各差動ペアの
利得をそれぞれＡ1 、Ａ2とすると Ｖ5 ＝Ａ1 ×（Ｖ1 ×Ｖ3 ）＋Ａ2 ×（Ｖ2 ×Ｖ4 ） となる。
2 は、それぞれ入力端子１、１′および２、２′に入力
される。積は入力端子１、１′に入力される電圧Ｖ1 と
入力端子３、３′に入力される電圧Ｖ3 、入力端子２、
２′に入力される電圧Ｖ2 と入力端子４、４′に入力さ
れる電圧Ｖ4 との間で演算される。出力される電圧Ｖ5
は出力端子５、５′に現れる。すなわち、各差動ペアの
利得をそれぞれＡ1 、Ａ2とすると Ｖ5 ＝Ａ1 ×（Ｖ1 ×Ｖ3 ）＋Ａ2 ×（Ｖ2 ×Ｖ4 ） となる。
【００１７】次に、本発明実施例の応用例を図２を参照
して説明する。図２は本発明実施例の応用例を示す図で
ある。図２に示す減算器は１０は、本発明実施例のアナ
ログ加算乗算器を用いている。これは、本願出願人が特
願平５−０１１１２５号（本願出願時に未公開）にて提
案したアナログ・ディジタル変換回路である。
して説明する。図２は本発明実施例の応用例を示す図で
ある。図２に示す減算器は１０は、本発明実施例のアナ
ログ加算乗算器を用いている。これは、本願出願人が特
願平５−０１１１２５号（本願出願時に未公開）にて提
案したアナログ・ディジタル変換回路である。
【００１８】このアナログ・ディジタル変換回路は、ア
ナログ入力端子２０と、このアナログ入力端子２０が一
方の入力に接続された第一の切換回路２２と、この第一
の切換回路２２の選択出力が正入力に接続されその出力
が第一の切換回路２２の他方の入力に接続された減算器
１０と、基準電圧を発生する基準電圧発生器２４と、こ
の基準電圧を負入力とし前記選択出力を正入力とする比
較器２６と、この比較器２６の出力により切換制御され
前記基準電圧および共通電位をそれぞれ入力とし選択出
力を減算器１０の負入力に与える第二の切換回路２８と
を備え、比較器２６の出力がディジタル出力端子３０に
接続されている。
ナログ入力端子２０と、このアナログ入力端子２０が一
方の入力に接続された第一の切換回路２２と、この第一
の切換回路２２の選択出力が正入力に接続されその出力
が第一の切換回路２２の他方の入力に接続された減算器
１０と、基準電圧を発生する基準電圧発生器２４と、こ
の基準電圧を負入力とし前記選択出力を正入力とする比
較器２６と、この比較器２６の出力により切換制御され
前記基準電圧および共通電位をそれぞれ入力とし選択出
力を減算器１０の負入力に与える第二の切換回路２８と
を備え、比較器２６の出力がディジタル出力端子３０に
接続されている。
【００１９】アナログ入力信号は、スイッチＳＷ１から
入力され、コンデンサＣ１に蓄積される。このコンデン
サＣ１に蓄積された信号値は、バッファ回路１１および
スイッチＳＷ２を介してコンデンサＣ２に蓄積される。
このスイッチＳＷ２およびコンデンサＣ２はサンプリン
グ回路を構成している。このコンデンサＣ２に蓄積され
た信号値は、比較器２６で最大入力レベルをフルスケー
ルとしてこのフルスケールの２分の１の基準電圧発生器
２４の基準電圧と比較され、コンデンサＣ２に蓄積され
た信号値の方が大きければ比較器２６はディジタル論理
値の「Ｈ」を出力し、小さければ「Ｌ」を出力する。こ
れがディジタル信号出力の先頭ビットである。
入力され、コンデンサＣ１に蓄積される。このコンデン
サＣ１に蓄積された信号値は、バッファ回路１１および
スイッチＳＷ２を介してコンデンサＣ２に蓄積される。
このスイッチＳＷ２およびコンデンサＣ２はサンプリン
グ回路を構成している。このコンデンサＣ２に蓄積され
た信号値は、比較器２６で最大入力レベルをフルスケー
ルとしてこのフルスケールの２分の１の基準電圧発生器
２４の基準電圧と比較され、コンデンサＣ２に蓄積され
た信号値の方が大きければ比較器２６はディジタル論理
値の「Ｈ」を出力し、小さければ「Ｌ」を出力する。こ
れがディジタル信号出力の先頭ビットである。
【００２０】コンデンサＣ２の信号値は、同時に減算器
１０の非反転端子（＋）に与えられ、反転端子（−）は
第二の切換回路２８を介して基準電圧発生器１０または
グランドに接続される。この第二の切換回路２８は、比
較器２６の出力により切換られ、比較器２６の出力が
「Ｈ」であれば基準電圧発生器１０の側に切換られ、比
較器２６の出力が「Ｌ」であればグランド側に切換られ
る。
１０の非反転端子（＋）に与えられ、反転端子（−）は
第二の切換回路２８を介して基準電圧発生器１０または
グランドに接続される。この第二の切換回路２８は、比
較器２６の出力により切換られ、比較器２６の出力が
「Ｈ」であれば基準電圧発生器１０の側に切換られ、比
較器２６の出力が「Ｌ」であればグランド側に切換られ
る。
【００２１】したがって、減算器１０の出力は信号値が
２分の１フルスケールよりも大きければ信号値から２分
の１フルスケール値を差し引いた値の減算器１０の利得
倍の出力が得られる。また、信号値が２分の１フルスケ
ールよりも小さければその信号値の減算器１０の利得倍
の出力が得られる。ここで、減算器１０の利得は２倍で
ある。
２分の１フルスケールよりも大きければ信号値から２分
の１フルスケール値を差し引いた値の減算器１０の利得
倍の出力が得られる。また、信号値が２分の１フルスケ
ールよりも小さければその信号値の減算器１０の利得倍
の出力が得られる。ここで、減算器１０の利得は２倍で
ある。
【００２２】この減算器１０の出力は第一の切換回路２
２のスイッチＳＷ３を介してバッファ１１の入力に帰還
される。この帰還された信号値は、上述のような手順で
再び比較される。このとき比較器２６に入力される信号
値は、減算器１０で２倍されているので等価的にフルス
ケールの４分の１との比較になり、比較器２６の出力は
先頭ビットの次のビットに相当する。以下同様な手順を
必要なビット数まで繰り返す。このアナログ・ディジタ
ル変換回路によれば簡素なハードウェア構成により高速
で動作し、低価格、低消費電力で信頼性の高いアナログ
・ディジタル変換回路が実現できる。
２のスイッチＳＷ３を介してバッファ１１の入力に帰還
される。この帰還された信号値は、上述のような手順で
再び比較される。このとき比較器２６に入力される信号
値は、減算器１０で２倍されているので等価的にフルス
ケールの４分の１との比較になり、比較器２６の出力は
先頭ビットの次のビットに相当する。以下同様な手順を
必要なビット数まで繰り返す。このアナログ・ディジタ
ル変換回路によれば簡素なハードウェア構成により高速
で動作し、低価格、低消費電力で信頼性の高いアナログ
・ディジタル変換回路が実現できる。
【００２３】減算器の非反転端子（＋）は図１の端子
１、１′に相当し、反転端子（−マーク）は端子２、
２′に相当する。ただし、減算動作をさせるために極性
を反転させてある。すなわち、加算動作時には加算すべ
き信号の正側を端子２に、負側を端子２′に接続する
が、本応用例では正側を端子２′に、負側を端子２に接
続している。また、減算器へのゲイン制御電圧入力端子
は図１の端子３、３′、４、４′において端子３および
４、端子３′および４′をそれぞれ接続したものに相当
する。したがって、減算器の出力は入力電圧の差とゲイ
ン制御端子への入力電圧の積に比例する。このようにし
て、減算器１０は可変ゲインの減算器として働き、本応
用例ではゲインが正確に２倍であるような減算器を実現
するために用いられている。
１、１′に相当し、反転端子（−マーク）は端子２、
２′に相当する。ただし、減算動作をさせるために極性
を反転させてある。すなわち、加算動作時には加算すべ
き信号の正側を端子２に、負側を端子２′に接続する
が、本応用例では正側を端子２′に、負側を端子２に接
続している。また、減算器へのゲイン制御電圧入力端子
は図１の端子３、３′、４、４′において端子３および
４、端子３′および４′をそれぞれ接続したものに相当
する。したがって、減算器の出力は入力電圧の差とゲイ
ン制御端子への入力電圧の積に比例する。このようにし
て、減算器１０は可変ゲインの減算器として働き、本応
用例ではゲインが正確に２倍であるような減算器を実現
するために用いられている。
【００２４】このように、本発明実施例のアナログ加算
乗算器を可変ゲインの加算器または減算器として用いる
ことにより、従来のアナログ加算乗算器に比較して演算
に要する遅延時間をほぼ２分の１にすることができる。
乗算器を可変ゲインの加算器または減算器として用いる
ことにより、従来のアナログ加算乗算器に比較して演算
に要する遅延時間をほぼ２分の１にすることができる。
【００２５】本発明実施例では、電界効果トランジスタ
Ｑ１〜Ｑ１３を用いたが、バイポーラトランジスタを用
いて構成することもできる。電流源は単一トランジスタ
である必要はなく、トランジスタを組合わせた電流源回
路でよい。また、電界効果トランジスタＱ１〜Ｑ１３と
しては、高電子移動度トランジスタの他に接合型、ＭＯ
Ｓ型、ＭＥＳ型を用いることもできる。
Ｑ１〜Ｑ１３を用いたが、バイポーラトランジスタを用
いて構成することもできる。電流源は単一トランジスタ
である必要はなく、トランジスタを組合わせた電流源回
路でよい。また、電界効果トランジスタＱ１〜Ｑ１３と
しては、高電子移動度トランジスタの他に接合型、ＭＯ
Ｓ型、ＭＥＳ型を用いることもできる。
【００２６】差動ペアを２個として説明したが、任意の
個数用いることができる。ｎ個としたときは、Ａn を各
差動ペアの利得とし、Ｖnmを各セルへの入力とすれば、 ＶOUT ＝−（Ａ1 ×Ｖ11×Ｖ12＋Ａ2 ×Ｖ21×Ｖ22＋…
＋Ａn ×Ｖn1×Ｖn2） となる。
個数用いることができる。ｎ個としたときは、Ａn を各
差動ペアの利得とし、Ｖnmを各セルへの入力とすれば、 ＶOUT ＝−（Ａ1 ×Ｖ11×Ｖ12＋Ａ2 ×Ｖ21×Ｖ22＋…
＋Ａn ×Ｖn1×Ｖn2） となる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
遅延時間が従来例のほぼ２分の１ですみ、構成も簡単化
することができるアナログ加算乗算器を実現することが
できる。
遅延時間が従来例のほぼ２分の１ですみ、構成も簡単化
することができるアナログ加算乗算器を実現することが
できる。
【図１】本発明実施例の回路図。
【図２】本発明実施例の応用例を示す図。
【図３】ギルバート乗算器の回路図。
【図４】加算器の回路図。
１、１′、２、２′、３、３′、４、４′ 入力端子 ５、５′ 出力端子 １０ 減算器 １１ バッファ ２０ アナログ入力端子 ２２ 第一の切換回路 ２４ 基準電圧発生回路 ２６ 比較器 ２８ 第二の切換回路 ３０ ディジタル出力端子 Ｃ１、Ｃ２ コンデンサ Ｑ１〜Ｑ１３ 電界効果トランジスタ Ｒ１、Ｒ２ 負荷抵抗 ＳＷ１、ＳＷ２、ＳＷ３ スイッチ
Claims (3)
- 【請求項１】 それぞれ対毎にコレクタが共通に接続さ
れた第一のトランジスタ対（Ｑ１、Ｑ２）、第二のトラ
ンジスタ対（Ｑ４、Ｑ５）および第三のトランジスタ対
（Ｑ３、Ｑ６）が設けられ、 第一のトランジスタ対の第一トランジスタ（Ｑ１）のベ
ースと第二のトランジスタ対の第二トランジスタ（Ｑ
５）のベースは互いに共通に接続され、第一のトランジ
スタ対の第二トランジスタ（Ｑ２）のベースと第二のト
ランジスタ対の第一トランジスタ（Ｑ４）のベースは互
いに共通に接続され、第一および第二のトランジスタ対
のベース間（１、１′）には第一の入力電圧（Ｖ1 ）が
印加され、 第一のトランジスタ対の第一トランジスタ（Ｑ１）およ
び第二のトランジスタ対の第二トランジスタ（Ｑ５）は
第一の出力負荷（Ｒ２）に、第一のトランジスタ対の第
二トランジスタ（Ｑ２）および第二のトランジスタ対の
第一トランジスタ（Ｑ４）は第二の出力負荷（Ｒ１）に
それぞれ接続され、 第三のトランジスタ対のベース間（３、３′）には第二
の入力電圧（Ｖ2 ）が印加され、 第三のトランジスタ対の第一トランジスタ（Ｑ３）のエ
ミッタは第一のトランジスタ対の共通コレクタに接続さ
れ、第三のトランジスタ対の第二トランジスタ（Ｑ６）
のエミッタは第二のトランジスタ対の共通コレクタに接
続されたギルバート乗算回路が二つの出力負荷（Ｒ１、
Ｒ２）を共通にして複数ｎ個接続されたことを特徴とす
るアナログ加算乗算器。 - 【請求項２】 前記トランジスタは、電界効果トランジ
スタである請求項１記載のアナログ加算乗算器。 - 【請求項３】 前記電界効果トランジスタとして、高電
子移動度トランジスタ(HEMT:High Electron Mobility T
ransistor)を用い、全体が集積化された請求項２記載の
アナログ加算乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP707394A JPH07210615A (ja) | 1994-01-26 | 1994-01-26 | アナログ加算乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP707394A JPH07210615A (ja) | 1994-01-26 | 1994-01-26 | アナログ加算乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210615A true JPH07210615A (ja) | 1995-08-11 |
Family
ID=11655911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP707394A Pending JPH07210615A (ja) | 1994-01-26 | 1994-01-26 | アナログ加算乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210615A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1076417A1 (fr) * | 1999-08-13 | 2001-02-14 | Atmel Grenoble S.A. | Circuit de répliement de signal, et cellule d'interpolation série d'un convertisseur analogique-numérique utilisant un tel circuit |
-
1994
- 1994-01-26 JP JP707394A patent/JPH07210615A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1076417A1 (fr) * | 1999-08-13 | 2001-02-14 | Atmel Grenoble S.A. | Circuit de répliement de signal, et cellule d'interpolation série d'un convertisseur analogique-numérique utilisant un tel circuit |
| FR2797538A1 (fr) * | 1999-08-13 | 2001-02-16 | Thomson Csf | Circuit de repliement de signal, et cellule d'interpolation serie convertisseur analogique-numerique utilisant un tel circuit |
| US6346904B1 (en) | 1999-08-13 | 2002-02-12 | Atmel Grenoble S.A. | Aliasing circuit and series interpolation cell of an analog-digital converter using such a circuit |
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