DE60307039T2

DE60307039T2 - Hochauflösender Digital Analog Wandler mit geringem Leistungsverbrauch

Info

Publication number: DE60307039T2
Application number: DE60307039T
Authority: DE
Inventors: Pierangelo Confalonieri; Germano Nicollini; Ricardo Martignone
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2003-03-14
Filing date: 2003-03-14
Publication date: 2007-01-18
Anticipated expiration: 2023-03-15
Also published as: US20040233089A1; EP1458102A1; EP1458102B1; US20060066463A1; US7098831B2; EP1710917A1; DE60307039D1; US7348912B2

Description

Die vorliegende Erfindung bezieht sich auf einen Digital-Analog-Wandler, wie derselbe in dem Oberbegriff von Anspruch 1 definiert ist und wie derselbe beispielsweise in dem naheliegendsten Dokument des Stands der Technik, der US-B1-6486818, offenbart ist.
Bei vielen Schaltungssystemen, bei denen ein digitaler Eingangscode in eine analoge Ausgangsgröße umgewandelt werden soll, ist es wesentlich, dass die Umwandlung monoton ist, d. h. derart, dass eine Erhöhung oder eine Reduzierung des digitalen Eingangscodes einer Erhöhung bzw. einer Reduzierung der analogen Ausgangsgröße entspricht. Bei Anwendungen auf eine tragbare Ausrüstung, wie beispielsweise zelluläre Telefone, muss zudem der Verbrauch einer elektrischen Energie auf das größtmögliche Maß reduziert werden. Dieser Bedarf ist beispielsweise bei dem Entwurf des Wandlers spürbar, der bei der Rückkopplungsschaltung zum Steuern der Frequenz des Quarzoszillators verwendet wird, der den Takt des Systems bestimmt. Da diese Schaltung immer aktiv ist, ist ein niedriger Verbrauch des Digital-Analog-Wandlers (D/A-Wandler) besonders erwünscht.
Eine schematische Darstellung eines D/A-Wandlers, der zu diesem Zweck häufig verwendet wird, ist in 1 gezeigt. Ein Widerstandsnetzwerk, bei diesem Beispiel ein Widerstandsteiler, der aus einer Vielzahl von Widerständen R (2¹² – 1 = 4095 bei diesem speziellen Beispiel) gebildet ist, alle mit gleichem Widerstandswert R und miteinander in Reihe angeordnet, ist einerseits durch einen Transistor M1, bei diesem Beispiel einen P-Kanal-MOSFET, mit dem positiven Anschluss Vdd einer Versorgungsquelle verbunden, und andererseits durch einen weiteren Transistor RL mit dem negativen Anschluss (Masse) der Versorgungsquelle. Der Gate- Anschluss des Transistors M1 ist mit dem Ausgang eines Operationsverstärkers OPA1 verbunden, der einen invertierenden Eingang, der mit einer Referenzspannungsquelle Vref verbunden ist, und einen nichtinvertierenden Eingang aufweist, der mit dem Verbindungsknoten N1 zwischen dem Widerstandsteiler und dem Drain-Anschluss des Transistors M1 verbunden ist. Die Teilerabgriffe (die bei diesem Beispiel 2¹² = 4096 betragen) sind jeweils mit einem Anschluss eines elektronischen Schalters (SW0-SW4098) verbunden, dessen anderer Anschluss in einem gemeinsamen Knoten N4 mit einem nichtinvertierenden Eingangsanschluss eines zweiten Operationsverstärkers OPA2 verbunden ist. Es ist vorgesehen, an denselben eine Spannung Vin anzulegen, die dem digitalen Code entspricht, der von Zeit zu Zeit dem geschlossenen elektronischen Schalter zugeordnet ist.
Was die Funktionsweise anbelangt, ist aufgrund der Wirkung der Rückkopplungsverbindung zwischen dem Knoten N1 und dem nichtinvertierenden Eingang des Verstärkers OPA1 der Strom I, der den Widerstandsteiler durchläuft, auf eine derartige Weise geregelt, um den Knoten N1 bei einer Spannung gleich der Referenzspannung Vref beizubehalten. Die Spannung Vin, die als eine Eingabe an den Verstärker OPA2 angelegt ist, kann 4096 diskrete Werte in Spannungsschritten von ΔV1 = I·R, wobei R der Widerstandswert jedes der Widerstände ist, die durch das gleiche Symbol angegeben sind, zwischen Vref und einer minimalen Spannung annehmen, die durch den Widerstandswert des Widerstands RL bestimmt ist, mittels der selektiven Schließung der Schalter SW0-SW4095 annehmen. Jeder dieser diskreten Werte stellt den analogen Wert dar, der dem digitalen Code entspricht, der die Schließung des entsprechenden elektronischen Schalters bestimmt. Die Spannung Vin wird durch den Operationsverstärker OPA2 mit einer Verstärkung verstärkt, die durch die Widerstände R1 und R2 bestimmt ist. Die Spannung an dem Verstärkerausgang, der auch der Ausgang des Wandlers ist, beträgt Vout = Vin·(1 + R1/R2), wobei R1 und R2 die Widerstandswerte der Widerstände sind, die durch das gleiche Symbol in 1 angegeben sind.
Der D/A-Wandler, der oben beschrieben ist, ist durch ein intrinsisches monotones Verhalten gekennzeichnet, weil die Teilerspannung, die von Zeit zu Zeit an den Eingang des Verstärkers OPA2 angelegt ist, sich erhöht/verringert, wenn sich der digitale Code, der umgewandelt werden soll, erhöht/verringert, und ist deshalb geeignet, bei den am Anfang zitierten Systemen eingesetzt zu werden. Ferner kann die Verstärkung des Wandlers mittels Widerständen (R1 und R2), die in keiner Weise mit den Widerständen des Widerstandsteilers verwandt sind, nach Wunsch geregelt werden, so dass dieselben gewählt sein können, um einen relativ hohen Wert aufzuweisen und somit den Elektrizitätsverbrauch auf ein Minimum zu reduzieren. Bei einer integrierten Schaltung verlangt dennoch die Bildung dieses Wandlers aufgrund der großen Anzahl von Widerständen nach der Einnahme eines großflächigen Bereichs. Diese Widerstände können zudem nicht als normale Polysiliziumwiderstände realisiert sein, wenn der Teiler aus einer großen Anzahl von Widerständen gebildet ist. In der Tat ist die maximale Anzahl von Widerständen durch einen gesamten Widerstandswert des Teilers begrenzt, der den Strom, der den Teiler durchläuft, so klein werden lässt, um denselben vergleichbar mit dem Leckstrom der Diffusionsregionen der Transistoren zu machen, die die Funktion elektronischer Schalter durchführen. In diesem Fall jedoch wird sogar die Umwandlungszeit unannehmbar lang. Um diese Begrenzung zu überwinden, sind die Widerstände mittels einer Technik gebildet, die ein spezielles Silizium mit niedrigem spezifischem Widerstand nutzt; die Widerstände jedoch, die durch die Verwendung dieser Technik hergestellt sind, liegen häufig weit ab von einem einheitlichen Wert, so dass die Produktionsausbeute der integrierten Schaltung gering ist.
Ein anderer bekannter Wandler ist in 2 gezeigt. Derselbe ist aus zwei Abschnitten gebildet, einem ersten Abschnitt für die Umwandlung des digitalen Codes mit den höherwertigen Bits (MSB = more significant bits) und einem zweiten Abschnitt für die Umwandlung des Teils des digitalen Codes mit den niederwertigen Bits (LSB = less significant bits). Der erste Abschnitt, überall durch MSB angegeben, weist eine Struktur auf, die identisch mit dieser des Wandlers von 1 ist, aber weist bei diesem Beispiel lediglich 2⁹ – 1 = 511 Widerstände, die alle den gleichen Widerstandswert R aufweisen, und 2⁹ = 512 elektronische Schalter SW0-SW511 auf, die durch eine 9-Bit-Decodierlogik (DEC-9BIT) gesteuert sind. Der zweite Abschnitt, überall durch LSB angegeben, ist aus so vielen Stromgeneratoren (MD0, MD1, MD2) gebildet, wie es Bits gibt, die als niederwertig in dem Code betrachtet werden, der umgewandelt werden soll, bei diesem Beispiel 3 Bits (D0, D1, D2). Die drei Generatoren MD0, MD1, MD2 umfassen N-Kanal-MOS-Transistoren, die mittels drei elektronischer Selektoren SD0, SD1 und SD2, die durch eine 3-Bit-Transcodierlogik (TRANSCOD-3BIT) gesteuert sind, selektiv zwischen die Anschlüsse (Vdd und Masse) der Versorgungsquelle oder zwischen den invertierenden Eingang eines Operationsverstärkers OPA2 (gleich diesem des Wandlers von 1) und Masse geschaltet werden können. Die drei Transistoren MD0-MD2 sind in der Weise eines Stromspiegels mit einem mit einer Diode verbundenen N-Kanal-MOS-Transistor M3 verbunden. Der Transistor M3 ist mit einem P-Kanal-MOS-Transistor M2 zwischen die Anschlüsse der Versorgungsquelle (Vdd, Masse) in Reihe geschaltet. Der Gate-Anschluss des Transistors M2 ist mit dem Gate-Anschluss des Transistors M1 verbunden, was die Spannung stabilisiert, die an den Widerstandsteiler angelegt ist, so dass der Strom I des Teilers in der Schaltungsverzweigung, die M2 und M3 umfasst, gespiegelt wird. Die Größen der Transistoren M1, M2, M3, MD0-MD2 sind in einer derartigen Weise gewählt, dass die Generatoren, die durch die Transistoren MD0-MD2 gebildet sind, in binärer Form kodifiziert sind, d. h. die Ströme, die dieselben durchlaufen, gleich 2⁰·I/4, 2¹·I/4 bzw. 2²·I/4 sind, und deshalb tragen dieselben zu der Bildung der Wandlerausgangsspannung Vout in dem richtigen Anteil bei, um die drei niederwertigen Bits des Codes darzustellen, der umgewandelt werden soll. Bei dem hier vorgelegten Beispiel weisen M1 und M2 die gleiche Größe auf, beispielsweise sind dieselben durch einen einzigen (n = 1) gebildet, M3 und M2 weisen gleichermaßen die gleiche Größe auf, beispielsweise sind dieselben gebildet durch (n = 4), MD1 weist die Hälfte der Größe von MD2 auf, beispielsweise ist derselbe durch zwei (n = 2) gebildet, und MD0 weist die Hälfte der Größe von MD1 auf, beispielsweise ist derselbe durch (n = 1) gebildet.
Die Ausgangsspannung des Wandlers beträgt Vout = Vin·(1 + R1'/R2') + IL·R1',wobei R1' und R2' die Widerstandswerte der Widerstände sind, die durch das gleiche Symbol in der Figur angegeben sind, und IL der Strom ist, den die Generatoren MD0-MD2 in den Verbindungsknoten N2 zwischen den Widerständen R1' und R2' injizieren, d. h. in den invertierenden Eingangsanschluss des Operationsverstärkers OPA2.
Falls man R1' = R2' setzt, beträgt die Verstärkung des Verstärkers OPA2 g = 1 + R1'/R2' = 2, so dass der Beitrag des MSB-Abschnitts zu der Ausgabe des Operationsverstärkers OPA2 Vin·2 beträgt, und genauer gesagt, der Beitrag, der durch einen Widerstand R zu der Ausgabe Vout geleistet wird, ΔV1·2 = I·R·2 beträgt. Falls man R1' = R setzt, ist der Beitrag des LSB-Abschnitts höchstens gleich 7/8 des Beitrags, der durch einen Widerstand R des Teilers zu der Ausgabe geleistet wird. Falls tatsächlich lediglich der Generator MD0 mit dem Knoten N2 verbunden ist (d. h. der Selektor SD0 ist in der Stellung, in der der Drain-Anschluss des Transistors MD0 mit N2 verbunden ist, und die Selektoren SD1 und SD2 sind in den Stellungen, in denen die Drain-Anschlüsse der jeweiligen Transistoren MD1 und MD2 mit dem Anschluss Vdd verbunden sind), beträgt der Strom IL 1/4 des Stroms, der M3 durchläuft. Da der Strom von M3 gleich dem Strom von M1 ist, d. h. gleich dem Strom I, der den Teiler durchläuft, beträgt der Strom, der in den Knoten N2 injiziert wird, IL = 1/4·I und deshalb ist der Beitrag zu der Ausgabe Vout, der durch den LSB-Abschnitt des Wandlers geleistet wird, gleich 1/8 des Beitrags, der durch einen Widerstand R des Teilers zu der Ausgabe geleistet wird, weil der Rückkopplungswiderstand R1' des Verstärkers OPA2 den gleichen Widerstandswert R aufweist. Wenn alle drei Generatoren MD0-MD2 des LSB-Abschnitts den Strom derselben zu dem Verstärker OPA2 liefern, beträgt der Strom IL 7/4 des Stroms I, der den Teiler durchläuft, und der Beitrag zu der Ausgangsspannung beträgt deshalb 7/4·I·R, d. h. 7/8 des Beitrags eines Widerstands R des Teilers. Der Beitrag des LSB-Abschnitts zu der Ausgangsspannung Vout ist deshalb eine Spannung, die in Schritten von ΔV2 = 1/2^L·2·ΔV1 variiert, wobei L die Anzahl der niederwertigen Bits ist.
Der Wandler von 2 weist den Vorteil auf, dass, eine Auflösungsparität vorausgesetzt, derselbe dank der Tatsache, dass derselbe lediglich ein Achtel der Anzahl von Widerständen des Teilers von 1 und lediglich wenige zusätzliche Transistoren aufweist, in eine viel kleinere Fläche als der Wandler von 1 integriert werden kann; derselbe ist jedoch einigen Nachteilen zugeordnet, die eine Verwendung desselben ziemlich problematisch machen. Genauer gesagt können, wenn man im Gedächtnis behält, dass der Teiler mit gleichen Widerständen R realisiert sein kann, die typische Werte zwischen 20 und 200 Ohm aufweisen, und dass der Operationsverstärker OPA2 eine Verstärkung aufweisen kann, die typischerweise zwischen 1,5 und 2,5 liegt, die Widerstände, die die Verstärkung bestimmen, nicht mit einem hohen Widerstandswert gewählt werden, wie es bei dem Fall des Wandlers von 1 möglich ist, weil der Rückkopplungswiderstand R1' einen Wert gleich diesem eines Widerstands des Teilers aufweisen muss und R2' keinen Wert aufweisen kann, der viel größer als R' ist, so dass der Verbrauch des Wandlers unannehmbar groß ist. Der Verbrauch kann durch ein Verwenden eines Rückkopplungswiderstands R1' eines größeren Werts und ein Verwenden entsprechend kleinerer Stromgeneratoren MD0-MD2 reduziert werden, so dass der Beitrag des LSB-Abschnitts zu der Spannungsausgabe des Wandlers unverändert bleibt. Falls erhebliche Verbrauchsreduzierungen erhalten werden sollen, müssten dennoch die Erhöhung des Rückkopplungswiderstandswerts und die Reduzierung des Generatorstroms einen derartigen Betrag aufweisen, der es schwierig, wenn nicht gänzlich unmöglich macht, die Generatoren in einer derartigen Weise zu realisieren, um das korrekte Verhältnis zwischen den Strömen beizubehalten, die dieselben erzeugen. In jedem Fall müsste man vermeiden, dass die Generatorströme so klein werden, dass dieselben mit den Leckströmen der Übergänge der MOS-Transistoren vergleichbar sind, aus denen die Generatoren gebildet sind.
Ein anderer Nachteil des Wandlers, der in 2 gezeigt ist, besteht in der Tatsache, dass derselbe keine große Genauigkeit aufweist, wenn eine große Auslenkung der Ausgangsspannung benötigt wird. Dies rührt von der Tatsache her, dass die Stromgeneratoren weit von den Betriebsbedingungen eines idealen Generators entfernt sein können. Wie es gut bekannt ist, müsste, falls ein Transistor bei Bedingungen nahe diesen eines idealen Generators funktionieren soll, derselbe immer in der Sättigungszone arbeiten, d. h. der Strom desselben müsste lediglich von der Gate-Spannung und nicht von der Drain-Spannung abhängen. Dies wird der Fall sein, wenn die Source-Drain-Spannung niemals unter einen vorbestimmten Minimalwert fällt, unter dem der Transistor in der linearen Zone arbeiten würde. In dem Fall des Wandlers von 2 kann sich die Ausgangsspannung Vout sehr nahe an einem Massepotential befinden, so dass, wenn die Drain-Anschlüsse der Transistoren MD0-MD2 mit dem Knoten N2 verbunden sind, die Spannungen derselben so niedrig sein können, dass bewirkt wird, dass dieselben in der nichtlinearen Zone wirksam sind.
Ein Ziel der vorliegenden Erfindung ist es, einen D/A-Wandler vorzuschlagen, der in eine kleine Fläche integriert werden kann und lediglich einen begrenzten Verbrauch aufweist.
Ein anderes Ziel der Erfindung ist es, einen D/A-Wandler mit großer Linearität und Genauigkeit selbst bei der maximalen Auslenkung der Ausgangsspannung vorzuschlagen.
Diese Ziele werden durch ein Realisieren der Wandler erreicht, die allgemein in den Ansprüchen 1 und 5 definiert und gekennzeichnet sind.
Die Erfindung wird aus der detaillierten Beschreibung einfacher verständlich, die von zwei Ausführungsbeispielen derselben gegeben wird, wobei die beschriebenen Ausführungsbeispiele Beispiele darstellen, die nicht auf irgendeine Weise begrenzend betrachtet werden sollen und durch die beigefügten Zeichnungen dargestellt sind, von denen:
1 und 2 in schematischer Form zwei D/A-Wandler eines bekannten Typs zeigen und
3 und 4 wieder in schematischer Form zwei D/A-Wandler gemäß den speziellen Ausführungsbeispielen der Erfindung zeigen.
Mit Bezug auf 3, in der Komponenten, die gleich diesen von 2 sind, durch die gleichen Bezugszeichen angegeben sind, unterscheidet sich der Wandler gemäß der Erfindung von diesem von 2 dank der Tatsache, dass der Rückkopplungswiderstandswert des Operationsverstärkers OPA2 zwei Widerstände R3 und R4 umfasst, die in Reihe angeordnet sind, und derart, dass R4 den gleichen Widerstandswert R wie ein Widerstand des Teilers des MSB-Abschnitts aufweist und R3 einen Widerstandswert gleich R2''-R aufweist, wobei R2'' der Widerstandswert des Widerstands ist, der durch das gleiche Symbol angegeben ist und zwischen den invertierenden Eingangsanschluss und Masse geschaltet ist. Der Strom der Generatoren des LSB-Abschnitts wird in den Knoten N3 zwischen den zwei Widerständen in Reihe injiziert. Die Ausgangsspannung Vout des Wandlers, die eine Funktion der Spannung Vin an dem Ausgang des LSB-Abschnitts und des Stroms IL ist, der durch die Generatoren des LSB-Abschnitts erzeugt wird, ist gegeben durch: Vout = Vin·(1 + ((R2'' – R) + R)/R2'') + IL·R = 2·Vin + IL·R.
Wie ohne weiteres zu sehen ist, ist somit eines der Ziele der Erfindung erreicht, weil der Widerstandswert R2'' so groß wie gewünscht gewählt werden kann, ohne dass es irgendeine Einschränkung gibt, die sich von dem elementaren Widerstand R des Teilers ableitet, und dies macht es möglich, einen Wandler aufzuweisen, der nicht nur aufgrund der Reduzierung (1/8) der Anzahl von Widerständen des Teilers eine kleine Fläche einnimmt, sondern auch einen niedrigen Verbrauch aufweist.
4, bei der Komponenten gleich diesen von 3 erneut durch die gleichen Symbole angegeben sind, zeigt ein zweites Ausführungsbeispiel der Erfindung, das gleichermaßen das Problem der schlechten Präzision in dem Fall von extensiven Auslenkungen der Ausgangsspannung löst. Der LSB-Abschnitt wurde verglichen mit 3 modifiziert: genauer gesagt werden nun zwei Gruppen von Generatoren anstelle der einzigen Gruppe von Generatoren verwendet, die aus N-Kanal-Transistoren gebildet sind: eine von diesen umfasst immer noch 3N-Kanal-Transistoren, angegeben durch MD0N, MD1N und MD2N, während die andere vier P-Kanal-Transistoren umfasst, durch MD0P, MD1P, MD2P bzw. M0P angegeben. Die drei Transistoren MD0P-MD2P weisen die Funktion von Generatoren auf, die in binärer Form kodifiziert sind, und der Transistor M0P weist die Funktion eines komplementären Generators auf, wie es durch die Erläuterung deutlich gemacht ist, die im Folgenden abgegeben wird, und weist das gleiche Gewicht wie der Generator mit dem geringsten Gewicht unter den drei Generatoren auf, die in binärer Form kodifiziert sind. Die zwei Gruppen von Generatoren können alternativ aktiviert sein. Der Strom I, der den MSB-Abschnitt durchläuft, wird sowohl in der Verzweigung, die durch die Transistoren M2 und M3 gebildet ist, wie in 2 und 3, wie auch in einer ergänzenden Verzweigung, die einen N-Kanal-Transistor M5 umfasst, gespiegelt. Der Transistor M5 weist die gleiche Größe wie der Transistor M3 (n = 4) auf, hat die Gate-Elektrode desselben gemeinsam mit der Gate-Elektrode von M3 und ist zwischen Vdd und Masse mit einem mit einer Diode verbundenen P-Kanal-Transistor (M4) in Reihe geschaltet, der erneut die gleiche Größe wie der Transistor M3 (n = 4) aufweist. Die Gate-Elektrode des Transistors M4 ist mit den Gate-Anschlüssen der vier P-Kanal-Transistoren MD2P, MD1P, MD0P und M0P verbunden, die selektiv mittels vier elektronischer Selektoren SD2P, SD1P, SD0P und S0P, die durch eine 3-Bit-Transcodierlogik (TRANSCOD-3BIT') gesteuert sind, zwischen die Versorgungsquellenanschlüsse (Vdd und Masse) oder zwischen den Knoten N3 des Rückkopplungswiderstands des Operationsverstärkers OPA2 und den Anschluss Vdd geschaltet sein können. Die Größen der Transistoren MD2P, MD1P, MD0P und M0P sind derart, dass die Ströme derselben zu der Bildung der Ausgangsspannung Vout des Wandlers in dem richtigen Anteil für ein Darstellen der drei niederwertigen Bits des Codes, der umgewandelt werden soll, beitragen. Bei dem hier betrachteten Beispiel weist MD2P die gleiche Größe wie M4 auf, weist MD1P 1/2 der Größe von M4 auf und weisen MD0P und M0P beide 1/4 der Größe von M4 auf.
Der gezeigte MSB-Abschnitt ist identisch mit diesem des Wandlers von 2, aber derselbe unterscheidet sich in der Praxis von demselben aufgrund der Tatsache, dass der elektronische Schalter SW0 immer offen bleibt (und deshalb weggelassen werden kann), dass der Widerstand R, der mit dem Widerstand RL verbunden ist, mit diesem Letztgenannten einen einzigen Widerstand bilden kann, und dass der zentrale Schalter SW256 durch zwei aufeinanderfolgende Codes 100000000 und 011111111 geschlossen wird. Der Grund für diese Varianten wird aus der Erläuterung dessen klar, wie der Wandler funktioniert.
Die drei niederwertigen Ziffern des digitalen Codes, der umgewandelt werden soll, werden durch den 3-Bit-Transcodierer (TRANSCOD-3BIT') transcodiert, dessen Ausgabe das Öffnen und Schließen der elektronischen Selektoren der Gruppe von N-Kanal-Transistoren und der Gruppe von P-Kanal-Transistoren steuert. Die Aktivierung einer oder der anderen dieser Gruppen von Transistoren ist durch den Wert des digitalen Codes, der umgewandelt werden soll, und genauer gesagt bei diesem speziellen Beispiel durch den Wert der höchstwertigen Ziffer D11 des digitalen Codes bestimmt: wenn D11 = 1, wird die Gruppe von N-Kanal-Transistoren aktiviert, während die Gruppe von P-Kanal-Transistoren aktiviert wird, wenn D11 = 0. Wenn die Ausgangsspannung zwischen Vdd/2 und Vdd liegt, d. h. wenn dieselbe durch einen digitalen Code bestimmt ist, bei dem D11 = 1, wird auf diese Weise Gebrauch von den Generatoren mit N-Kanal-Transistoren gemacht, aber wenn die Ausgangsspannung zwischen einem Massepotential und Vdd/2 liegt, d. h. wenn dieselbe durch einen digitalen Code bestimmt ist, bei dem D11 = 0, wird von den Generatoren mit P-Kanal-Transistoren Gebrauch gemacht. Folglich arbeiten die zwei Gruppen von Generatoren immer in einem Spannungsfeld, in dem es sicher ist, dass die relativen Transistoren sich in Sättigung befinden.
Es ist zu beachten, dass das Kriterium für die Auswahl von einer oder der anderen der zwei Gruppen zu dem Beschriebenen unterschiedlich sein kann (basierend auf dem Wert des höchstwertigen Bits): in der Tat könnte man als Selektor einen anderen Code als den zentralen nehmen, immer vorausgesetzt, dass derselbe in dem Variabilitätsfeld des Codes liegt, der umgewandelt werden soll.
Die Weise, in der der Wandler, der in 4 gezeigt ist, arbeitet, wird nun detailliert beschrieben.
Der Widerstandsteiler des MSB-Abschnitts ist in der Praxis aus 510 (= 2⁹ – 2) Widerständen R mit gleichem Widerstandswert und einem „Schließ"-Widerstand RL + R gebildet. Der Minimal wert der Ausgangsspannung des Abschnitts, d. h. die Eingangsspannung Vin des Operationsverstärkers OPA2, ist durch den Spannungsabfall über RL + R gegeben. Die 511 = 2⁹ – 1 Kontakte des Teilers (den „niedrigsten" vernachlässigend, d. h. den Verbindungsknoten zu dem Widerstand RL) können einzeln mit dem nichtinvertierenden Eingangsanschluss des Operationsverstärkers OPA2 mittels 511 = 2⁹ – 1 jeweiligen elektronischen Schaltern SW1-SW511 verbunden sein. Die Steuersignale für das Schließen und Öffnen der elektronischen Schalter werden durch eine 9-Bit-Decodierlogik (DEC-9BIT') als Funktionen der neun höchstwertigen Bits D<11:3> des 12-Bit-Eingangscodes D<11:0> erzeugt. Wenn D11 = 1, verhält sich genauer gesagt die Logik DEC-9BIT' wie bei den Wandlern gemäß 2 und 3, d. h. dieselbe steuert die selektive Schließung der elektronischen Schalter SW256-SW511 gemäß dem digitalen Eingangscode, aber wenn D11 = 0, steuert dieselbe die selektive Schließung der elektronischen Schalter SW1-SW256, d. h. die Schalter von Zeit zu Zeit benachbart (mit einer Zahl höherer Ordnung) zu den elektronischen Schaltern, die durch die Logik der Wandler gemäß 2 und 3 geschlossen würden: aus diesem Grund wird der zentrale Schalter SW256 durch zwei unterschiedliche Codes aktiviert (011111111 und 100000000).
Die Steuersignale zum Betreiben der elektronischen Schalter SD0N, SD1N, SD2N, die den N-Kanal-Transistoren des LSB-Abschnitts zugeordnet sind, und der elektronischen Schalter SD0P, SD1P, SD2P, die den P-Kanal-Transistoren des LSB-Abschnitts zugeordnet sind, werden durch die 3-Bit-Transcodierlogik (TRANSCOD-3BIT') erzeugt und an entweder eine oder die andere der zwei Gruppen von Transistoren gemäß dem Wert des höchstwertigen Bits (D11) des Codes, der umgewandelt werden soll, angelegt. Der Selektor S0P, der dem komplementären Transistor M0P der Gruppe von P-Kanal-Transistoren zugeordnet ist, ist permanent aktiviert, wenn D11 = 0.
Aufgrund der Wirkung der Proportionierung der mit einem Stromspiegel verbundenen Transistoren sind die Ströme, die die Verzweigung, die M2 und M3 umfasst, die Verzweigung, die M4 und M5 umfasst, und die Verzweigung, die M1 umfasst, durchlaufen, gleich. Da M3 vier Module (n = 4) umfasst, umfasst MD0N ein einziges Modul, umfasst MD1N zwei Module und umfasst MD2N vier Module, wobei die Ströme, die in den Transistoren MD0N, MD1N, MD2N verlaufen, 1/4·I, 1/2·I bzw. I betragen. Wenn D11 = 1 und die Selektoren SD0N, SD1N und SD2N sich in der Stellung befinden, in der die jeweiligen Generatoren derselben mit dem Knoten N3 verbunden sind (entsprechend dem Wert 1 des jeweiligen Steuerbits), ist deshalb der Strom IL, der zu dem Knoten N3 fließt, eine Funktion des Codes D<2:0> und trägt, wenn derselbe mit der Spannung aufgrund des MSB-Abschnitts summiert wird, zu dem Bilden der Ausgangsspannung des Operationsverstärkers OPA2 bei. Wenn D11 = 0, ist keiner der N-Kanal-Transistoren mit dem Knoten N3 verbunden, während die P-Kanal-Transistoren den Knoten N3 mit einem Strom versehen, der eine Funktion des Codes D<2:0> ist. Wenn der Code 000 lautet, befinden sich genauer gesagt die Selektoren SD2P, SD1P, SD0P und S0P in der Stellung, in der dieselben mit dem Knoten N3 verbunden sind, so dass der Strom IL die Summe der Ströme ist, die MD2P, MD1P, MD0P und M0P durchlaufen, d. h. IL=8/4·I; wenn der Code 001 lautet, befinden sich die Selektoren SD2P, SD1P und S0P in der Stellung, in der dieselben mit dem Knoten N3 verbunden sind, und der Selektor SD0P befindet sich in der Stellung, in der derselbe mit Masse verbunden ist, so dass der Strom IL die Summe der Ströme ist, die MD2P, MD1P und M0P durchlaufen, d. h. IL = 7/4·I, usw. bis zu dem Code 111, wenn die Selektoren sich alle in der Stellung befinden, in der dieselben mit Masse verbunden sind, mit der einzigen Ausnahme von S0P, so dass der Strom IL gleich dem Strom ist, der M0P durchläuft, d. h. IL = 1/4·I.
Wie es deutlich wird, wenn man den Funktionsmodus des Rückkopplungsoperationsverstärkers OPA2 untersucht, besteht die Wirkung des Stroms, der in den Knoten N3 injiziert oder aus demselben genommen wird, in einem Ausüben eines Einflusses auf die Bildung der Ausgangsspannung Vout durch ein Hinzufügen des Beitrags (eines positiven Vorzeichens oder eines negativen Vorzeichens) des LSB-Abschnitts zu dem Beitrag des MSB-Abschnitts. Wenn D11 = 1, trägt genauer gesagt der MSB-Abschnitt mit einer Spannung 2·Vin bei, wobei Vin die Spannung des Knotens des Teilers entsprechend dem digitalen Code D<22:3> ist, der umgewandelt werden soll, und trägt der LSB-Abschnitt mit einer Spannung bei, die aufgrund des MSB-Abschnitts zu der einen addiert wird und aufgrund eines Widerstands R des Teilers zwischen 0 und 7/8 der Spannung variiert. Wenn jedoch D11 = 0, trägt der MSB-Abschnitt mit einer Spannung 2·Vin bei, wobei Vin die Spannung des Teilerknotens ist, die „höher" als der entsprechende digitale Code D<11:3> ist, der umgewandelt werden soll, und der LSB-Abschnitt trägt eine Spannung bei, die von der Spannung aufgrund des MSB-Abschnitts subtrahiert wird und aufgrund eines Widerstands des Teilers zwischen 8/8 und 1/8 der Spannung variiert.
Bei dem hierin oben beschriebenen Ausführungsbeispiel ist die Verstärkung des Operationsverstärkers OPA2 gleich Zwei. In der Praxis jedoch kann die Verstärkung durch ein geeignetes Modifizieren des Widerstandswerts des Widerstands R4 und/oder der Größe der N-Kanal- und P-Kanal-Transistoren, die den Strom IL bestimmen, der in den Knoten N3 injiziert wird, unterschiedlich zu Zwei gewählt sein. Es sei beispielsweise angenommen, dass man eine Verstärkung von 1,5 für den Verstärker wünscht und die Größe der N-Kanal- und P-Kanal-Transistoren und deshalb auch den Strom IL unverändert lassen möchte. In diesem Fall darf der Widerstandswert von R4 nicht gleich dem Widerstandswert eines Widerstandsmoduls R des Teilers sein, sondern muss 0,75·R betragen, so dass der Strom eine Spannung entwickeln kann, die gleich 0,75 Mal der Spannung ist, die bei dem oben beschriebenen Beispiel erhalten wird. Ferner muss der Widerstandswert von R3, anstatt R2''-R zu betragen, (R2''/2) – 0,75·R betragen, so dass die Ausgangsspannung Vout = Vin·(1 + ((R2''/2 – 0,75·R) + 0,75·R)/R2'') + IL·0,75·Rbeträgt, was auf eine Vereinfachung hin zu Vout = Vin·1,5 + IL·0,75Rwird. Man erhält somit, dass der minimale Strom IL eine Ausgabevariation gleich 1/8 der Ausgangsspannung bewirkt, die durch ein Widerstandsmodul R des Teilers bestimmt ist.
Aus dem, was hierin oben gesagt wurde, ist klar, dass der Wandler gemäß dem Ausführungsbeispiel der Erfindung, das in 4 gezeigt ist, es möglich macht, alle Ziele der Erfindung zu erreichen. Insbesondere kann derselbe in eine kleine Fläche integriert werden und weist einen niedrigen Verbrauch und eine hohe Präzision auf. Wann immer ein Verbrauch natürlich kein Problem ist, kann der Wandler durch ein Auskommen ohne den Rückkopplungsteiler, d. h. ein Verwenden eines Widerstands R3 mit einem Widerstandswert von 0 gemäß dem Schema von 2 realisiert werden.

Claims

Ein Digital-zu-Analog-Wandler, um einen digitalen Code, der aus einem ersten Teil von höherwertigen Bits und einem zweiten Teil von niederwertigen Bits besteht, in eine analoge Größe umzuwandeln, der folgende Merkmale aufweist: einen Wandlerausgang, einen ersten Abschnitt (MSB), um den ersten Teil des digitalen Codes in eine erste Spannung (Vin) umzuwandeln, wobei die erste Spannung aus diskreten Spannungen ist, die ganzzahlige Vielfache eines vorbestimmten ersten Spannungsschrittes (ΔV1) sind, einen zweiten Abschnitt (LSB), um den zweiten Teil des digitalen Codes in einen Strom (IL) umzuwandeln, eine Einrichtung zum Transformieren des Stroms in eine zweite Spannung, wobei die zweite Spannung aus diskreten Spannungen ist, die ganzzahlige Vielfache eines zweiten Spannungsschrittes (ΔV2) sind, der gleich 1/2^L des Produktes des ersten Spannungsschritts (ΔV1) multipliziert mit einem vorbestimmten Koeffizienten ist, wobei L die Anzahl der niederwertigen Bits des digitalen Codes ist, der umgewandelt werden soll, eine Steuereinrichtung (DEC-9BIT; TRANSCOD-3BIT) des ersten und des zweiten Abschnitts, und eine Summationseinrichtung (OPA2) zum Erhalten der zuvor erwähnten analogen Größe (Vout) als die Summe der zweiten Spannung und des Produktes der ersten Spannung multipliziert mit dem vorbestimmten Koeffizienten, die eine Summationsschaltung mit einer Widerstandsrückkopplungseinrichtung (R3, R4) aufweist, wobei die Summationsschaltung einen Operationsverstärker (OPA2) aufweist, der einen ersten Eingang (–), einen zweiten Eingang (+) und einen Ausgang aufweist, der mit dem Wandlerausgang verbunden ist, wobei die Widerstandsrückkopplungseinrichtung einen Spannungsteiler (R3, R4) aufweist und die Einrichtung zum Transformieren des Stroms in eine zweite Spannung einen Umwandlungswiderstand (R4) aufweist, der einen Teil des Spannungsteilers bildet, dadurch gekennzeichnet, dass der Spannungsteiler zwischen dem ersten Eingang (–) und dem Ausgang des Operationsverstärkers (OPA2) definiert und zwischen dieselben geschaltet ist.
Ein Digital-zu-Analog-Wandler gemäß Anspruch 1, bei dem: – der vorbestimmte Koeffizient die Verstärkung des Operationsverstärkers (OPA2) ist, – der erste Abschnitt (MSB) ein Widerstandsnetzwerk aufweist, das 2^M Abgriffe, wobei M die Anzahl der höherwertigen Bits des digitalen Codes ist, der umgewandelt werden soll, und im Wesentlichen gleiche Widerstandswerte (R) zwischen benachbarten Abgriffen und 2^M elektronische Schalter (SW0-SW511) aufweist, die jeweils zwischen einen jeweiligen Abgriff und einen gemeinsamen Knoten (N4) eingefügt sind, der mit dem zweiten Eingang (+) des Operationsverstärkers (OPA2) verbunden ist, – der zweite Abschnitt (LSB) eine erste Gruppe von L Stromgeneratoren, die in binärer Form kodifiziert sind (MD0-MD2), eine Auswahleinrichtung (SD0-SD2) zum Auswählen von Stromgeneratoren der ersten Gruppe und eine Einrichtung zum Fördern des Stroms der Stromgeneratoren, die durch die Auswahleinrichtung ausgewählt sind, auf einen gemeinsamen Knoten (N3) aufweist, der mit dem Umwandlungswiderstand (R4) verbunden ist, und – die Steuereinrichtung eine Einrichtung (DEC-9BIT) zum selektiven Betreiben der elektronischen Schalter (SW0-SW511) in einer derartigen Weise, um jeden der 2^M-Abgriffe mit dem zweiten Eingang (+) des Operationsverstärkers gemäß dem ersten Teil (D<11:3>) des digitalen Codes zu verbinden, und eine Einrichtung (TRANSCOD-3BIT) zum selektiven Betreiben der Auswahleinrichtung gemäß dem zweiten Teil (D<2:0>) des digitalen Codes aufweist.
Ein Digital-zu-Analog-Wandler gemäß Anspruch 2, bei dem der zweite Abschnitt (LSB) eine zweite Gruppe von L Stromgeneratoren (MD0P-MD2P), die in binärer Form kodifiziert sind, und eine zweite Auswahleinrichtung (SD0P-SD2P) zum Auswählen der Stromgeneratoren der zweiten Gruppe aufweist und bei dem die Steuereinrichtung eine Auswahllogik aufweist, die alternativ entweder die erste oder die zweite Gruppe demgemäß auswählt, ob der digitale Code, der umgewandelt werden soll, einen vorbestimmten Wert jeweils überschreitet oder nicht.
Ein Digital-zu-Analog-Wandler gemäß Anspruch 1, bei dem: – der vorbestimmte Koeffizient die Verstärkung des Operationsverstärkers (OPA2) ist, – der erste Abschnitt (MSB) ein Widerstandsnetzwerk (R, RL) aufweist, das 2^M–1 Abgriffe, wobei M die Anzahl der höherwertigen Bits des digitalen Codes ist, der umgewandelt werden soll, und im Wesentlichen gleiche Widerstandswerte (R) zwischen benachbarten Abgriffen und 2^M–1 elektronische Schalter (SW1-SW511) aufweist, die jeweils zwischen einen jeweiligen Abgriff und einen gemeinsamen Knoten (N4) eingefügt sind, der mit dem zweiten Eingang (+) des Operationsverstärkers verbunden ist, – der zweite Abschnitt (LSB) eine erste Gruppe von L Stromgeneratoren (MD0N-MD2N), die in binärer Form kodifiziert sind, eine erste Auswahleinrichtung (SD0N-SD2N) zum Auswählen der Stromgeneratoren der ersten Gruppe, eine zweite Gruppe von Stromgeneratoren, von denen L (MD0P-MD2P) in binärer Form kodifiziert sind, und ein komplementärer Stromgenerator (M0P) die gleiche Gewichtung wie der Generator der geringsten Gewichtung der Stromgeneratoren der ersten Gruppe aufweist, eine zweite Auswahleinrichtung (SD0P-SD2P, S0P) zum Auswählen von Stromgeneratoren der zweiten Gruppe und eine Einrichtung zum Fördern des Stroms (IL) der Stromgeneratoren, die durch die erste oder die zweite Auswahleinrichtung ausgewählt sind, auf einen gemeinsamen Knoten (N3), der mit dem Umwandlungswiderstand (R4) verbunden ist, aufweist; – die Steuereinrichtung eine Einrichtung (DEC-9BIT) zum selektiven Betreiben der elektronischen Schalter (SW1-SW511) in einer derartigen Weise, um einzeln jeden der 2^M–1 Abgriffe mit dem zweiten Eingang (+) des Operationsverstärkers gemäß dem ersten Teil (D<11:3>) des digitalen Codes zu verbinden, eine Einrichtung (TRANSCOD-3BIT') zum selektiven Betreiben der ersten und der zweiten Auswahleinrichtung (SD0N-SD2N, SD0P-SD2P, S0P) gemäß dem zweiten Teil (D<2:0>) des digitalen Codes und eine Auswahllogik aufweist, die alternativ die erste oder die zweite Gruppe von Stromgeneratoren demgemäß auswählt, ob der digitale Code, der umgewandelt werden soll, einen vorbestimmten Wert jeweils überschreitet oder nicht.
Ein Digital-zu-Analog-Wandler gemäß Anspruch 4, bei dem die elektronischen Schalter des ersten Abschnitts (MSB) eine erste und eine zweite Gruppe von elektronischen Schaltern bilden, die einen elektronischen Schalter gemeinsam haben, und bei dem die Auswahllogik den Betrieb der elektronischen Schalter der ersten oder der zweiten Gruppe von elektronischen Schaltern demgemäß bestimmt, ob der digitale Code, der umgewandelt werden soll, einen vorbestimmten Wert jeweils überschreitet oder nicht, und die permanente Auswahl des komplementären Generators (M0P) der zweiten Gruppe von Stromgeneratoren bestimmt, wenn der digitale Code, der umgewandelt werden soll, den vorbestimmten Wert (D11 = 0) nicht überschreitet.
Ein Digital-zu-Analog-Wandler gemäß einem der Ansprüche 3 bis 5, bei dem der vorbestimmte Wert durch den digitalen Code ausgedrückt ist, dessen höchstwertiges Bit gleich 0 ist und dessen verbleibende Bits gleich 1 sind.
Ein Digital-zu-Analog-Wandler gemäß einem der Ansprüche 2 bis 5, bei dem die Stromgeneratoren der ersten Gruppe N-Kanal-MOS-Transistoren aufweisen.
Ein Digital-zu-Analog-Wandler gemäß Anspruch 3 oder Anspruch 5, bei dem die Stromgeneratoren der zweiten Gruppe P-Kanal-MOS-Transistoren aufweisen.
Ein Digital-zu-Analog-Wandler gemäß Anspruch 6, bei dem die Stromgeneratoren der ersten Gruppe N-Kanal- MOS-Transistoren aufweisen und die Stromgeneratoren der zweiten Gruppe P-Kanal-MOS-Transistoren aufweisen.