DE102009058793B4

DE102009058793B4 - Digital-Analog-Konverter mit Schaltkreisarchitekturen, um Schalterverluste zu beseitigen

Info

Publication number: DE102009058793B4
Application number: DE102009058793.4A
Authority: DE
Inventors: Roderick McLachlan
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2009-06-12
Filing date: 2009-12-18
Publication date: 2015-09-17
Anticipated expiration: 2029-12-19
Also published as: CN101924559B; TWI456909B; CN101924559A; TW201044794A; DE102009058793A1; US7884747B2; JP5166375B2; JP2010288247A; US20100315277A1; WO2010144825A1; US20120050084A1

Abstract

Digital-Analog-Konverter (DAC), umfassend:
ein Paar von Operationsverstärkern, wobei jeder einen ersten Eingang hat, um jeweils an eine Quellenspannung zu koppeln; und
eine Mehrzahl von Schalter-gesteuerten Zellen, wobei jede Zelle umfasst:
einen Widerstand,
ein erstes Paar von Schaltern, welche hintereinander geschaltet sind und in Antwort auf einen ersten Zustand eines Steuersignals leitend gemacht sind, wobei ein Zwischenknoten zwischen den Schaltern des ersten Paares an den Widerstand gekoppelt ist, wobei der erste Schalter des ersten Paares ein an einen Ausgang des ersten Verstärkers gekoppelter Setzschalter ist, und wobei der zweite Schalter ersten Paares ein an einen zweiten Eingang des ersten Operationsverstärkers gekoppelter Prüfschalter ist, und
ein zweites Paar von Schaltern, welche hintereinander geschaltet sind und in Antwort auf einen zweiten Zustand des Steuersignals leitend gemacht sind, wobei ein Zwischenknoten zwischen den Schaltern des zweiten Paares an den Zwischenknoten des ersten Paares von Schaltern gekoppelt ist, wobei der erste Schalter des zweiten Paares ein an einen Ausgang des zweiten Verstärkers gekoppelter Setzschalter ist, und wobei der zweite Schalter des zweiten Paars ein an einen zweiten Eingang des zweiten Operationsverstärkers gekoppelter Prüfschalter ist.

Description

HINTERGRUND
Die vorliegende Erfindung betrifft Digital-Analog-Konverter (DACs), welche eine verbesserte Linearität, niedrige Gesamtschaltfläche, und größere Unempfindlichkeit gegen parasitäre Widerstandswerte als herkömmliche Spannungsmodus-DACs bereitstellen. Insbesondere betrifft sie solche DACs mit separaten Setz- und Prüfschaltern (force and sense switches) für jeden unabhängig geschalteten Widerstand innerhalb des DAC.
Ein integrierter Spannungsmodus-Digital-Analog-Konverter besteht aus einem Netzwerk von Widerständen und Schaltern. Ein Knoten des Netzwerks ist die Ausgangsspannung und zwei andere Knoten sind Referenzspannungen. Die Analogausgangsspannung ist eine Spannung, welche irgendwo, wie durch einen digitalen Eingangscode bestimmt, zwischen den zwei Referenzspannungen liegt. übliche Designs für Hochgenauigkeitsspannungsmodus-DACs umfassen binär gewichtete R2R-Architekturen und segmentierte Architekturen, welche gleichgewichtete Segmente umfassen oder Hybride zwischen der gleichsegmentierten Architektur und der R2R-Architektur sind. Diese Architekturen sind in Razavi, Principles of Data Conversion System Design, Wiley-IEEE Press (1994), diskutiert. Obwohl diese Designs in Architektur variieren, stellt jedes Design eine Mehrzahl von schaltbaren Zellen bereit, welche basierend auf dem digitalen Code aktiviert werden, welcher an den DAC eingegeben wird. Die aktivierten Zellen tragen zu einer Analogspannung bei, welche an dem Ausgang des DAC erzeugt ist. Ein Beitrag jeder Zelle wird zumindest teilweise basierend auf dem Widerstandswert der Zelle selbst und irgend einem Kopplungswiderstandswert, welcher sich zwischen der Zelle und dem Ausgangsanschluss erstreckt, bestimmt.
In integrierten Schaltkreisen werden Widerstände oft durch einen Präzisionsdünnfilmprozess hergestellt, während Schalter typischerweise CMOS-Transistoren sind. Es ist normal, dass die Widerstände alle ziemlich gleich in Wert und Größe sind, während die CMOS-Schalter in einem gewissen Anteil skaliert sind, um ihren Beitrag zu einem integralen Nicht-Linearitäts-(INL)-Fehler des DAC zu vermindern. Die CMOS-Transistoren sind jedoch aus verschiedenen Gründen noch nicht ideal. Insbesondere haben sie einen gewissen Widerstandswert, welcher ihnen zugeordnet ist, der nicht linear ist. Spannungsabfälle über diesen Widerstandswert tragen zu dem INL-Fehler bei. Außerdem variiert der diesen CMOS-Schaltern zugeordnete Widerstandswert gemäß der Spannung, bei welcher sie arbeiten, und, da es Schalter auf zwei verschiedenen Referenzspannungen gibt, kann begründet erwartet werden, dass diese verschiedene Widerstandswerte bei verschiedenen Schaltungssetzungen haben werden. Obwohl einige Versuche unternommen worden sind, diese Schaltwiderstandswerte gleich zu machen, um diese Quelle eines INL-Fehlers zu minimieren, bleibt im Allgemeinen ein gewisser Restfehler aufgrund der Genauigkeit des Verfahrens selbst bestehen. CMOS-Transistoren haben auch Leckverlustströme an ihre Rückgatter (back-gates), insbesondere bei hohen Temperaturen, was eine weitere Quelle eines INL-Fehlers bereitstellen kann.
Die CMOS-Transistoren zugeordneten Probleme werden zu einem bedeutenderen Designanliegen für DACs mit höherer Genauigkeit, höherer Spannung (z. B. ein 16-bit-DAC, welcher bei Spannungen oberhalb von 5 V betreibbar ist). Der Fehlerbeitrag von CMOS-Schaltern ist großer als der maximal erlaubte Fehler. Obwohl größere CMOS-Transistor-Schalter höheren Spannungen verglichen mit kleineren CMOS-Schaltern für die gleiche Fläche standhalten können, stellen sie einen höheren Widerstandswert bereit, was die Spannungsabfälle über sie und den INL-Beitrag erhöht. Schalter höherer Spannung haben auch mehr Leckverluste.
Um einen Spannungsmodus-DAC, welcher sehr genau ist, bereitzustellen, benutzen herkömmlicherweise Schaltkreisdesigner große CMOS-Schalter. Im Allgemeinen haben größere Schalter einen geringeren Schaltungswiderstand, welcher einen zugeordneten INL-Fehler verkleinert. Der Gebrauch von großen Schaltern hat jedoch Konsequenzen, wie etwa: Erfordern einer größeren Silizium-Die-Fläche (silicon die area), Erhöhen einer parasitären Kapazität und Erhöhen von Leckverluststrom bei hoher Temperatur (eine andere Quelle eines INL-Fehlers), Erhöhen von Übergangsströmen, wenn neue digitale Codes in den DAC geladen werden, und Layout/Routing-Probleme aufgrund verschiedener Zwischenverbindungslängen unter DAC-Widerständen. Auch erfordern größere Schalter eine größere Siliziumfläche, was Kosten erhöht, und die größere physikalische Größe macht eine Miniaturisierung schwieriger.
In der japanischen Patentanmeldung 57202125 A ist ein Schaltkreis zum Erzeugen einer variablen Referenzspannung offenbart, der einen Operationsverstärker mit einem Rückkopplungspfad umfasst, dessen Rückkopplungswiderstand über Schalter wählbar ist und der den Ausgang des Operationsverstärker mit dessen invertierenden Eingang verbindet. Der Ausgang des Operationsverstärkers ist mit einer Widerstandreihenschaltung verbunden, deren zwischen den einzelnen Widerständen liegende Potenziale über Schalter selektiv an den Ausgang der Schaltung gelegt werden können.
In der japanischen Patentanmeldung 06120835 A ist ein Analog-Digital-Konverter offenbart, der zwei den Ausgang des Konverters steuernde Operationsverstärker aufweist, wobei die Referenzspannung von einem der Operationsverstärker über einen vorgeschalteten Operationsverstärker mit einem Rückkopplungspfad eingestellt ist.
Demgemäß gibt es einen Bedarf in der Technik, Benutzung von großen Schaltern in einem Spannungsmodus-DAC zu vermeiden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 bis 4 sind Schaltkreisdiagramme, welche Digital-Analog-Konverter gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung illustrieren.
DETAILLIERTE BESCHREIBUNG
Ausführungsformen der vorliegenden Erfindung stellen einen Digital-Analog-Konverter bereit, welcher ein Paar von Operationsverstärkern umfasst, wobei jeder einen ersten Eingang jeweils an eine Hoch- oder Niedrigreferenzspannung gekoppelt hat. Der DAC umfasst eine Mehrzahl von Schalter-gesteuerten Zellen, wobei jede Zelle einen Widerstand und zwei Paare von Setz-/Prüfschaltern (force/sense switch pairs) umfasst. Innerhalb jeder Zelle sind alle vier Schalter an den Widerstand gekoppelt. Ein erster Setzschalter ist an einen Ausgang eines ersten Operationsverstärkers gekoppelt und ein zugeordneter Prafschalter ist an einen invertierenden Eingang des ersten Operationsverstärkers gekoppelt. Ein zweiter Setzschalter ist an einen Ausgang eines zweiten Operationsverstärkers gekoppelt und ein zugeordneter Prüfschalter ist an einen invertierenden Eingang des zweiten Operationsverstärkers gekoppelt. Somit stellen die Setzschalter selektiv Leitungswege bereit, um jedem Operationsverstärker zu erlauben, eine gegebene Zelle anzusteuern. Wenn ein Operationsverstärker eine bestimmte Zelle ansteuert, erzeugt ein Prüfschalter einen Rückkopplungsweg zu dem ansteuernden Operationsverstärker, was dem Operationsverstärker erlaubt, die Zelle bei einer Spannung anzusteuern, welche irgend welche Spannungsverluste beseitigt, welche durch einen zugeordneten Setzschalter induziert sind.
Die folgende Diskussion beschreibt verschiedene Strukturen für Schalter-gesteuerte Zellen, welche in Spannungsmodus-DACs zu verwenden sind. Die Prinzipien der vorliegenden Erfindung finden Anwendung in einer Verschiedenheit von DAC-Architekturen, umfassend binär gewichtete R2R-Architekturen, gleichgewichtete segmentierte Architekturen oder Hybridarchitekturen, welche Prinzipien von R2R-Architekturen und segmentieren Architekturen mischen.
Durchgehend durch diese Diskussion wird Bezug genommen auf den ”Widerstandswert” von Transistorschaltern innerhalb jedes Schaltkreises, um die Impedanz eines solchen Schalters zu repräsentieren. Um die vorliegende Diskussion zu vereinfachen, werden die Transistorschalter durch Bezeichnungen referenziert, welche Widerstandswerte der Schalter repräsentieren. Somit sollten zwei Schalter mit einer gemeinsamen Bezeichnung, z. B. ”R_ps”, verstanden werden, einen gemeinsamen Widerstandswert zu haben. Zwei oder mehr Schalter mit relativen Bezeichnungen sollten verstanden werden, Widerstandswerte zu haben, welche aufeinander bezogen sind, wie gezeigt (z. B. ”R_ps”, ”2·R_ps” und 4·R_ps” wurden Schalter repräsentieren, welche einen Basiswiderstandswert, den doppelten Basiswiderstandswert bzw. den vierfachen Basiswiderstandswert haben).
Wenn Schaltkreise, wie etwa die hierin beschriebenen DACs, als integrierte Schaltkreise hergestellt werden, ist es üblich zu versuchen, die Größen von Transistorschaltern auf einem integrierten Schaltkreis-Die abzustimmen. Transistorgröße ist ein Indikator eines Transistorwiderstandswertes, wie etwa die Widerstandswerte R_ps und R_ns, auf die oben Bezug genommen wurde. Um Transistorwiderstandswerte wie hierin vorgeschlagen zu skalieren, kann es günstig sein, viele gemeinsam gesteuerte Transistoren hintereinander vorzusehen, um einen Gesamtwiderstandswert zu erhöhen, oder es kann günstig sein, viele gemeinsam gesteuerte Transistoren parallel zueinander vorzusehen, um einen Gesamtwiderstandswert zu erniedrigen. Um eine Unübersichtlichkeit in den begleitenden Figuren und dem folgenden Text zu vermindern, sind solche Serienschalterverbindungen und/oder Parallelschalterverbindungen nicht gezeigt.
1 ist ein Schaltkreisdiagramm eines DAC 100 gemäß einer Ausführungsform der vorliegenden Erfindung. Der DAC 100 kann ein Paar von Operationsverstärkern (op amps) 110, 120 und eine Mehrzahl von Schalter-gesteuerten Zellen 130.1–130.N umfassen. Referenzspannungen V_HI und V_LO können jeweils einem nicht invertierenden Eingang des Operationsverstärkers 110, 120 zugeführt werden. Jede Zelle 130.1–130.N kann zwei Paare von Schalter-gesteuerten Transistoren und einen Widerstand R umfassen. Für einen DAC einer Bitbreite W würde es N = 2 W Zellen 130.1–130.N geben. Der DAC 100 kann eine Analogspannung mit einer Größe irgendwo zwischen V_HI und V_LO, wie durch einen Eingangssteuercode bestimmt, erzeugen. Wenn aktiviert, kann daher jede Zelle 130.1–130.N inkrementell zu einer Spannung bei dem OUT-Anschluss entsprechend einer LSB-(am Wenigsten signifikantes Bit, least significant bit)-SchrittgroZe beitragen.
1 illustriert die Konfiguration der Zellen 130.1–130.N. Wie angezeigt, sind die Widerstände R jeder Zelle an einen gemeinsamen Ausgangsanschluss OUT gekoppelt. Ein Kopfende jedes Widerstands R kann mit jedem der vier Schalttransistoren der Zelle, markiert als R_pf, R_ps, R_nf und R_ns, verbunden sein. Für Markierungszwecke werden die Transistoren R_pf und R_nf ”Setz”-Schalter genannt, während die Transistoren R_ps und R_ns ”Prüf”-Schalter genannt werden. Transistoren R_pf und R_ps können als PMOS-Transistoren bereitgestellt sein, welche leitend werden, wenn die an das Transistorgate angegelegte Steuereingabe niedrig angesteuert ist, und Transistoren R_nf, R_ns können als NMOS-Geräte bereitgestellt werden, welche leitend werden, wenn die an das Transistorgate angelegte Steuereingabe hoch angesteuert ist. Während eines Betriebs ist zu einer Zeit nur eines der Transistorpaare leitend. Anschlüsse der Setzschalter R_pf und R_nf können an Ausgänge des ersten bzw. zweiten Operationsverstärkers 110, 120 gekoppelt sein. Anschlüsse der Prüfschalter R_ps und R_ns können an invertierende Eingänge des ersten bzw. zweiten Operationsverstärkers 110, 120 gekoppelt sein.
Während eines Betriebs bewirken an jede Zelle angelegte Steuersignale (z. B. an Zelle 130.1 angelegtes Signal C₁), dass sich Schalter öffnen oder schließen. Somit wird ein Schalterpaar (R_pf, R_ps) oder das andere (R_ns, R_nf) in Antwort auf das Steuersignal C₁ schließen und das andere Schalterpaar wird öffnen. Schließen des Schalterpaars (z. B. R_pf, R_ps) führt dazu, dass ein zugeordneter Operationsverstärker 110 an den Widerstand R der Zelle durch den leitenden Setzschalter (R_pf) gekoppelt wird. Somit trägt der verbundene Verstärker (Operationsverstärker 110) über die Zelle 130.1 zu der DAC-Ausgangsspannung bei. Strom von dem verbundenen Verstärker 110 oder 120 kann durch den verbundenen Setzschalter, durch den zugeordneten Zellenwiderstand und zu dem OUT-Anschluss fließen.
Das Steuersignal schließt auch einen zugeordneten Prüfschalter R_ps oder R_ns. Der geschlossene Prüfschalter verbindet das Kopfende des Widerstands R mit dem Eingangsanschluss des zugeordneten Operationsverstärkers 110 oder 120, was eine Rückkopplungsschleife zu den Operationsverstärkern 110, 120 erzeugt.
Man betrachte ein Beispiel, wobei die PMOS-Schalter R_pf, R_ps nur einer einzelnen Zelle 130.1 in Antwort auf ein Steuersignal C₁ geschlossen sind und alle anderen Zellen 130.2–130.N kontrolliert sind, ihre PMOS-Schalter R_pf, R_ps offen zu lassen. In einem solchen Fall steuert ein Ausgang des Operationsverstärkers 110 den Ausgabeanschluss OUT durch den Setzschalter R_pf und den zugeordneten Widerstand R der einzelnen Zelle 130.1 an. Obwohl Prüfschalter R_ps geschlossen ist, fließt kein Strom durch den Prüfschalter, weil sich der einzige elektrische Weg durch den Schalter zu dem Eingangsanschluss des Operationsverstärkers 110 erstreckt, welcher eine extrem hohe Impedanz hat. Damit gibt es keinen Spannungsverlust über den Prüfschalter R_ps. Die bei dem invertierenden Eingangsanschluss präsentierte Spannung ist die Spannung an dem Kopfende des Widerstand R. Um die an seinen Eingangsanschlüssen vorhandenen Spannungen anzugleichen, kann der Operationsverstärker 110 eine Ausgangsspannung auf einem genügenden Niveau erzeugen, um die Spannung an dem Kopfende des Widerstands R auf V_HI zu bringen. Somit wird die Spannung an dem Kopfende des Widerstands R bei V_HI ungeachtet eines unbestimmten Spannungsverlustes Eber den Setzschalter R_pf aufrecht erhalten.
Man betrachte ein Beispiel, wobei die PMOS-Schalter R_pf, R_ps einiger Zellen 130.1–130.X in Antwort auf jeweilige Steuersignale geschlossen sind (X repräsentiert die Anzahl von hoch angesteuerten Zellen in diesem Beispiel). In solch einem Fall steuert ein Ausgang von Operationsverstärker 110 den Ausgangsanschluss OUT durch die Setzschalter R_pf und die zugeordneten Widerstände R der X Zellen. Obwohl kein Strom in den invertierenden Eingang des Operationsverstärkers 110 eintreten kann, kann Strom über die Prüfschalter R_ps der X Zellen fließen. Somit können Spannungsverluste über die Prüfschalter R_ps Zellen auftreten. Diese Spannungsverluste können unter den verschiedenen Zellen variieren, insbesondere, wenn Widerstandswerte der Setzschalter R_pf nicht gut abgeglichen sind.
In solch einem Fall wird die bei dem invertierenden Eingang des ersten Operationsverstärkers 110 etablierte Spannung einen Mittelwert von an dem Kopfende der Widerstände R der X-aktivierten Zellen vorhandenen Spannungen repräsentieren und die Widerstände der Prüfschalter R_ps. Um die an seinen Eingangsanschlüssen vorhandenen Spannungen auszugleichen, kann der Operationsverstärker 110 eine Ausgangsspannung eines ausreichenden Niveaus erzeugen, um diesen Mittelwert auf V_HI zu bringen. Wenn auf die aktivierten Zellen 130.1–130.X verteilt, hat diese Konfiguration einen zu Etablieren von Spannungen an dem Kopfende jedes Widerstands R bei V_HI äquivalenten Effekt. Obwohl Spannung über die Setzschalter R_pf abfällt und Prüfschalter R_ps unter individuellen Zellen variieren können, beseitigt die Rückkopplungskonfiguration im Wesentlichen die Variationen. Diese Konfiguration verbessert daher die Genauigkeit von Hochauflösungs-DACs.
Ähnliche Effekte können für diejenigen Zellen auftreten, welche durch die Steuersignale C₁–C_N niedrig angesteuert sind. Wenn nur eine einzelne Zelle 130.N angesteuert ist, die NMOS-Schalter R_ns, R_nf zu schließen, steuert der Ausgang des zweiten Operationsverstärkers 120 den Ausgangsanschluss OUT über den zugeordneten Setzschalter R_nf und Widerstand R der Zelle 130.N an. Der zugeordnete Prüfschalter R_ns wird auch schließen, wodurch ein elektrischer Weg zu dem invertierenden Anschluss des zweiten Operationsverstärkers 120 etabliert wird, welcher keinen signifikanten Eingangsstrom akzeptiert. Somit wird ein vernachlässigbarer Spannungsverlust über den Prüfschalter R_ns auftreten. Der Operationsverstärker 120 wird eine Ausgabe erzeugen, um irgend einen Spannungsverlust über den Setzschalter auszugleichen, um die Spannung V_LO bei dem Kopfende des zugeordneten Widerstands R zu etablieren. Wenn viele Zellen niedrig angesteuert sind, wird eine Spannung an dem invertierenden Eingang etabliert, welche einen Mittelwert von Spannungen repräsentiert, welche an den Kopfenden der verbundenen Zellwiderstände R erzeugt sind. Um die Spannungen an seinen Eingängen auszugleichen, kann der zweite Operationsverstärker 120 eine genügend große Ausgangsspannung erzeugen, um irgend einen Spannungsverlust über die Setzschalter R_nf der Zellen auszugleichen und um dazu zu fuhren, dass der Mittelwert mit der Spannung V_LO übereinstimmt. Obwohl Spannung über die Setzschalter R_nf abfällt und Prüfschalter R_ns unter den individuellen Zellen variieren können, gleicht die Rückkopplungskonfiguration diese Variationen im Wesentlichen aus. Wieder verbessert diese Konfiguration die Genauigkeit von Hochauflösungs-DACs.
2 ist ein Schaltkreisdiagramm eines binär gewichteten DAC 200 gemäß einer Ausführungsform der vorliegenden Erfindung. Der DAC 200 kann ein Paar von Operationsverstärkern 210, 220 und eine Mehrzahl von binär gewichteten Zellen 230.1–230.N umfassen. Referenzspannungen V_HI und _VLO können dem nicht invertierenden Eingang des Operationsverstärkers 210 bzw. 220 zugeführt werden. Jede Zelle kann zwei Paare von Schalter-gesteuerten Transistoren und einen Widerstand umfassen, wobei beide gewichtet sind. In der Konfiguration der 2 kann ein DAC einer Breite W N = W Zellen haben. Der DAC 200 kann eine Analogspannung mit einer durch einen Eingabesteuerungscode bestimmten Größe irgendwo zwischen V_HI und V_LO erzeugen. Wenn aktiviert, kann daher jede Zelle inkrementell zu einer Spannung bei dem OUT-Anschluss in einer Weise umgekehrt proportional zu ihrer binären Gewichtung beitragen.
2 illustriert die Konfiguration der Zellen 230.1–230.N. Wie illustriert, sind die Transistoren und Widerstände jeder Zelle 230.1–230.N in Übereinstimmung mit ihren jeweiligen Widerstandswerten markiert. In Bezug auf die Widerstände hat eine erste Zelle 230.1 einen Widerstand, welcher bei einem Basiswiderstandswert R bereitgestellt ist, und Widerstände anderer Zellen 230.2–230.N steigen gemäß eines binären Exponenten: 2·R, 4·R, 8·R, etc. und schließen mit einem Widerstandswert von 2^N-1·R einer finalen Zelle 230.N. Der DAC kann auch einen Abschlusswiderstand 240 umfassen, welcher einen Widerstandswert hat, der gleich dem Gewicht der Abschlusszelle 230.N ist, welche dem am Wenigsten signifikanten Bit entspricht. In 2 ist der Abschlusswiderstand gezeigt, wie er an seine eigenen NMOS-Setz- und Prüfschalter gekoppelt ist, welche permanent an den zweiten Operationsverstärker geschaltet sind.
Die Widerstände jeder Zelle 230.1–230.N können an den gemeinsamen Ausgangsanschluss OUT gekoppelt sein. Jede Zelle 230.1–230.N kann ein erstes Paar von PMOS-Transistoren und ein zweites Paar von NMOS-Transistoren haben, welche auch Widerstandswerte haben, welche gemäß dem binären Exponenten steigen. PMOS-Setzschalter R_pf, 2·R_pf, 2^N-1·R_pf von jeder Zelle 230.1–230.N können mit einem Ausgang des ersten Operationsverstärkers 210 verbunden sein und NMOS-Setzschalter R_nf, 2·R_nf, 2^N-1·R_nf jeder Zelle 230.1–230.N können mit einem Ausgang des zweiten Operationsverstärkers 220 verbunden sein. PMOS-Prüfschalter R_ps, 2·R_ps, 2^N-1·R_ps von jeder Zelle 230.1–230.N können mit einem invertierenden Eingang des ersten Operationsverstärkers 210 verbunden sein und NMOS-Prüfschalter R_ns, 2·R_ns, ..., 2^N-1·R_ns jeder Zelle 230.1–230.N können mit einem invertierenden Eingang des zweiten Operationsverstärkers 220 verbunden sein. Die Setz- und Prüfschalter jeder Zelle 230.1–230.N können durch jeweilige Steuersignale C₁–C_N kontrolliert sein.
Während eines Betriebs führen an jede Zelle angelegte Steuersignale (z. B. an Zelle 230.1 angelegtes Signal C₁) dazu, dass sich Schalter öffnen oder schließen. Somit wird in Antwort auf das Steuersignal C₁ ein Schalterpaar (R_pf, R_ps) oder das andere (R_ns, R_nf) schließen und das andere Schalterpaar wird öffnen. Schließen des Schalterpaars (z. B. R_pf und R_ps) fährt dazu, dass ein zugeordneter Operationsverstärker 210 an den Widerstand R der Zelle durch den leitenden Setzschalter (R_pf) gekoppelt wird. Somit trägt der verbundene Verstärker (Operationsverstärker 210) zu der DAC-Ausgangsspannung über die Zelle 230.1 bei.
Ein Beitrag jeder Zelle zu der DAC-Ausgangsspannung ist umgekehrt gemäß dem Gesamtwiderstandswert der Zelle gewichtet. In der Konfiguration der 2 röhrt ein Widerstandswert jeder Zelle von dem Widerstand der Zelle (z. B. R, 2·R, etc.) und demjenigen Setzschalter der zwei Setzschalter her, welcher durch das Steuersignal C geschlossen worden ist (z. B. R_ps oder R_ns, 2·R_ps oder 2·R_ns, etc.). Strom von dem verbundenen Verstärker 210 oder 220 kann durch den verbundenen Setzschalter, durch den zugeordneten Zellwiderstand und zu dem OUT-Anschluss fließen.
Das Steuersignal C₁ schließt auch einen zugeordneten Prüfschalter R_ps oder R_ns. Der geschlossene Prüfschalter verbindet die Kopfenden des Widerstands R mit dem Eingangsanschluss des zugeordneten Operationsverstärkers 210 oder 220, was eine Rückkopplungsschleife zu den Operationsverstärkern 210, 220 erzeugt.
Ein Betrieb des binär gewichteten DAC 200 ähnelt einem Betrieb des nicht gewichteten DAC 100 der 1. In dieser Ausführungsform stellen jedoch aktivierte Zellen 230.1–230.N gewichtete Beiträge zu der Spannung bei dem Ausgabeanschluss OUT bereit. Für diejenigen Zellen, für welche die PMOS-Setzschalter geschlossen sind (z. B. R_pf und 4· R_pf), schließen auch die zugeordneten Prüfschalter R_ps und 4·R_ps, welche die Knoten bei den Kopfenden der Zellwiderstände R und 4·R an den invertierenden Eingang des Operationsverstärkers 210 koppeln. Die Spannung bei dem invertierenden Eingang des Operationsverstärkers 210 ist ein gewichteter Mittelwert der bei dem Kopfende der zugeordneten Widerstünde R und 4·R vorhandenen Spannungen. Der Operationsverstärker 210 erzeugt eine Ausgangsspannung, welche notwendig ist, die Spannungen bei seinen zwei Eingangsanschlüssen auszugleichen (sie auf V_HI zu bringen). Die Gewichtung, welches den Mittelwert erzeugt, in diesem Fall eine 4:1-Gewichtung, ist derart, dass der Operationsverstärker 210 eine Ausgangsspannung erzeugt, welche die Spannungsverluste ausgleicht, welche durch R_pf und 4·R_pf induziert sind. Obwohl Spannung über die Setzschalter R_pf, 4·R_pf abfällt und Prüfschalter R_pf, 4·R_ps unter individuellen Zellen variieren können, hebt die Rückkopplungskonfiguration diese Variationen im Wesentlichen auf. Wie in der vorherigen Ausführungsform verbessert diese Konfiguration die Genauigkeit des DAC 200.
Ähnlich schließen auch für diejenigen Zellen, für welche die NMOS-Setzschalter geschlossen sind (z. B. 2·R_nf und 2^N-1·R_nf) die zugeordneten Prüfschalter 2·R_ns und 2^N-1·R_ns, welche die Knoten bei den Kopfenden der Zellwiderstände 2·R und 2^N-1·R an den invertierenden Eingang von Operationsverstärker 220 koppeln. Die Spannung bei dem invertierenden Eingang des Operationsverstärkers 220 ist ein gewichteter Mittelwert von an den Kopfenden der zugeordneten Widerstände 2·R, 2^N-1·R vorhandenen Spannungen. Der Operationsverstärker 220 kann eine Ausgangsspannung erzeugen, welche notwendig ist, um die Spannungen bei seinen beiden Eingangsanschlüssen auszugleichen (sie auf V_LO zu bringen). Somit erzeugt der Operationsverstärker 220 eine Ausgangsspannung, welche die Spannungsverluste ausgleicht, welche durch 2·R_nf und 2^N-1·R_nf induziert sind. Wieder verbessert diese Konfiguration die Genauigkeit des DAC 200.
3 ist ein Schaltkreisdiagramm eines anderen binär gewichteten DAC 300 gemäß einer Ausführungsform der vorliegenden Erfindung. Der DAC 300 kann ein Paar von Operationsverstärkern 310, 320 und eine Mehrzahl von Zellen 330.1–330.N umfassen. Ein DAC 300 einer Bit-Breite W kann N = W Zellen haben. Referenzspannungen V_HI und V_LO können den nicht invertierenden Eingängen des Operationsverstärkers 310 bzw. 320 zugeführt werden. Jede Zelle 330.1–330.N kann zwei Paare von Schalter-gesteuerten Transistoren und einen Widerstand 340.1–340.N umfassen. Die Zellen 330.1–330.N können an den Ausgangsanschluss OUT über Kopplungswiderstände 350.1–350.N – 1 gekoppelt sein. Eine erste Zelle 330.1 kann direkt mit dem Ausgangsanschluss verbunden sein, aber Zelle N – 1 ist mit dem OUT-Anschluss über N – 1 Widerstände verbunden. In dieser Architektur werden die Zellwiderstände 340.1–340.N den doppelten Widerstandswert der Kopplungswiderstände 350.1 bis 350.N – 1 haben. 3 illustriert auch einen Abschlusswiderstand, welcher üblich für die binär gewichtete DAC-Architektur dieses Typs ist. Der DAC 300 kann eine Analogspannung mit einer Größe irgendwo zwischen V_HI und V_LO erzeugen, wie durch einen Eingangssteuercode bestimmt. Wenn aktiviert, kann daher jede Zelle 330.1–330.N inkrementell zu einer Spannung bei dem OUT-Anschluss in einer Weise umgekehrt proportional zu ihrer binären Gewichtung beitragen.
3 illustriert die Konfiguration der Zellen 330.1–330.N. Wie illustriert, sind die Transistoren jeder Zelle 330.1–330.N in Übereinstimmung mit ihren jeweiligen Widerstandswerten markiert. In diese Konfiguration können die Setzschalter R_pf, R_nf aller Zellen 330.1–330.N gemeinsame Widerstandswerte haben. Widerstandswerte der Prüfschalter können jedoch in einer binär gewichteten Weise wie gezeigt bereitgestellt sein. Die PMOS-Setzschalter R_pf können mit einem Ausgang des ersten Operationsverstärkers 310 verbunden sein und NMOS-Setzschalter R_nf können mit einem Ausgang des zweiten Operationsverstärkers 320 verbunden sein. PMOS-Prüfschalter R_pf, 2·R_pf, ..., 2^N-1·R_pf von jeder Zelle 330.1–330.N können mit einem invertierenden Eingang des ersten Operationsverstärkers 310 verbunden sein und NMOS-Prüfschalter R_nf, 2·R_nf, ..., 2^N-1·R_nf jeder Zelle 330.1–330.N können mit einem invertierenden Eingang des zweiten Operationsverstärkers 320 verbunden sein. Die Setz- und Prüfschalter jeder Zelle 330.1–330.N können durch jeweilige Steuersignale C_l–C_N kontrolliert sein.
Während eines Betriebs führen an jede Zelle angelegte Steuersignale (z. B. an Zelle 330.1 angelegtes Signal C₁) dazu, dass sich Schalter öffnen oder schließen. Somit wird in Antwort auf das Steuersignal C₁ ein Schalterpaar (R_pf, R_ps) oder das andere (R_ns, R_nf) schließen und das andere Schalterpaar wird öffnen. Schließen des Schalterpaars (z. B. R_pf und R_ps) führt dazu, dass ein zugeordneter Operationsverstärker 310 an den Widerstand 340.1 der Zelle durch den leitenden Setzschalter (R_pf) gekoppelt wird. Somit trägt der verbundene Operationsverstärker 310 zu der DAC-Ausgangsspannung über die Zelle 330.1 bei. In der Konfiguration der 3 rührt die Impedanz der Zelle von dem Widerstand 340.1 der Zelle und demjenigen der beiden Setzschalter her, welcher durch das Steuersignal C₁ geschlossen worden ist (R_pf in diesem Beispiel). Strom von dem verbundenen Verstärker 310 kann durch den verbundenen Setzschalter R_pf, durch den zugeordneten Zellwiderstand 340.1 und zu dem Ausgangsanschluss OUT fließen. Für andere Zellen 330.2–330.N würde Strom durch die jeweilige Zelle und weiter durch irgend welche Kopplungswiderstände 350.1 bis 350.N – 1 fließen, welche die Zelle mit dem OUT-Anschluss verbinden.
Das Steuersignal C₁ schließt auch einen zugeordneten Prüfschalter R_ps oder R_ns. Der geschlossene Prüfschalter verbindet das Kopfende des Widerstands 340.1 mit dem Eingangsanschluss des zugeordneten Operationsverstärkers 310 oder 320, was eine Rückkopplungsschleife zu den Operationsverstärkern 310, 320 erzeugt.
Ein Betrieb des binär gewichteten DAC 300 ähnelt einem Betrieb des gewichteten DAC 200 der 2. Aktivierte Zellen 330.1–330.N stellen gewichtete Beiträge zu der Spannung bei dem Ausgangsanschluss OUT bereit. Für diejenigen Zellen, für welche der PMOS-Setzschalter geschlossen ist (z. B. Zellen 1 und 3), schließen auch die zugeordneten Prüfschalter, welche die Knoten bei den Kopfenden der Zellwiderstände 340.1, 340.3 an den invertierenden Eingang des Operationsverstärkers 310 koppeln. Die Spannung bei dem invertierenden Eingang des Operationsverstärkers 310 ist ein gewichteter Mittelwert der an den Kopfenden der zugeordneten Widerstände 340.1, 340.3 vorhandenen Spannungen. Die Gewichtung entspricht den Effekten, welche die Spannungsverluste der verschiedenen Setzschalter auf die Gesamtlinearität des DACs haben können. Der Operationsverstärker 310 erzeugt eine Ausgangsspannung, welche notwendig ist, die Spannungen bei seinen zwei Eingabeanschlüssen auszugleichen (sie auf V_HI zu bringen). Somit erzeugt der Operationsverstärker 310 eine Ausgangsspannung, welche die Spannungsverluste beseitigt, welche durch die Setzschalter R_pf der jeweiligen Zellen induziert sind. Wie in der vorherigen Ausführungsform, verbessert diese Konfiguration die Genauigkeit des DAC 300.
Ähnlich schließen auch für diejenigen Zellen, für welche der NMOS-Setzschalter geschlossen ist (z. B. Zellen 330.2 und 330.N) die zugeordneten Prüfschalter, welche die Knoten bei den Kopfenden der Zellwiderstände 340.2, 340.N an den invertierenden Eingang des Operationsverstärkers 320 koppeln. Die Spannung bei dem invertierenden Eingang des Operationsverstärkers 320 ist ein gewichteter Mittelwert der an den Kopfenden der zugeordneten Widerstände 340.2, 340.N vorhandenen Spannungen. Der Operationsverstärker 320 kann eine Ausgangsspannung erzeugen, welche notwendig ist, um die Spannungen bei seinen zwei Eingangsanschlüssen auszugleichen (sie auf V_LO zu bringen). Somit erzeugt der Operationsverstärker 320 eine Ausgangsspannung, welche die Spannungsverluste beseitigt, welche durch Setzschalter von den entsprechenden Zellen 330.2, 330.N induziert sind. Wieder verbessert dies die Genauigkeit des DAC 300.
4 ist ein Schaltkreisdiagramm eines anderen DAC 400 gemäß einer Ausführungsform der vorliegenden Erfindung. Der DAC 400 ist in eine Mehrzahl von Unterschaltkreisen, hierin ”Bereiche” genannt, organisiert, wobei jeder ein entsprechendes Paar von Operationsverstärkern 410.1/420.1, 410.2/420.2 und eine Mehrzahl von Zellen umfasst. Obwohl in 4 zwei Bereiche illustriert sind, kann der DAC 400 zusätzliche Bereiche umfassen, wie gewünscht sein kann. Die Operationsverstärker 410.1, 420.1 innerhalb eines ersten Bereiches können an Spannungen V_HI bzw. V_LO bei den nicht invertierenden Eingängen der Operationsverstärker gekoppelt sein. Nicht invertierende Eingänge von Operationsverstärkern von anderen Bereichen (z. B. Operationsverstärker 410.2, 420.2) können an die invertierenden Eingänge des ersten Paars von Operationsverstärkern 410.1, 420.1 gekoppelt sein. 4 illustriert einen Abschlusswiderstand in dem Abschlussbereich.
Während eines Betriebs wird jeder Operationsverstärker 410.1, 420.2 Ausgangsspannungen erzeugen, um die an seinen Eingängen vorhandenen Eingangsspannungen auszugleichen. Somit wird Operationsverstärker 410.1 eine Spannung erzeugen, um die Spannung bei seinem nicht invertierenden Eingang auf V_HI zu bringen und Operationsverstärker 410.2 wird diese Spannung als seine Referenzspannung benutzen. Ähnlich wird Operationsverstärker 420.1 eine Spannung erzeugen, um die Spannung bei seinem nicht invertierenden Eingang auf V_LO zu bringen und Operationsverstärker 420.2 kann diese Spannung als seine Referenzspannung benutzen. Diese Konfiguration dehnt V_HI und V_LO auf alle Operationsverstärker in dem DAC 400 aus.
Alternativ könnten die nicht invertierenden Eingänge von Operationsverstärkern 420.1, 420.2 direkt mit V_HI bzw. V_LO verbunden sein (nicht gezeigt). Verbinden der nicht invertierenden Eingänge aller Operationsverstärker 410.1, 420.2, 410.1, 420.2 kann jedoch Nicht-Linearitäten aufgrund der Effekte von Operationsverstärker-Offsets einführen, welche nicht in der in 4 illustrierten Ausführungsform übernommen werden sollten.
Jede Zelle 430.1–430.N kann zwei Paare von Setz-/Prüfschalterpaaren eines komplementären Typs (z. B. PMOS und NMOS) und einen zugeordneten Widerstand 2R umfassen. Die PMOS-Setzschalter in jedem Bereich können an den Ausgang eines zugeordneten ersten Operationsverstärkers gekoppelt sein und die zugeordneten PMOS-Prüfschalter können an den invertierenden Eingangsanschluss desselben Operationsverstärkers gekoppelt sein. Zum Beispiel sind die PMOS-Setzschalter der Zellen 430.1–430.5 gezeigt, wie sie an den Ausgang von Operationsverstärker 410.1 gekoppelt sind und die PMOS-Setzschalter von Zellen 430.6–430.N sind gezeigt, wie sie an den Ausgang von Operationsverstärker 410.2 gekoppelt sind. Die Prüfschalter jeder Zelle können an die invertierenden Eingänge der Operationsverstärker 410.1, 410.2 gekoppelt sein, mit welchen ihr zugeordneter Setzschalter verbunden ist. Ähnlich können die NMOS-Setzschalter in jedem Bereich an den Ausgang des zweiten Operationsverstärkers 420.1 oder 420.2 gekoppelt sein, welcher zu diesem Bereich gehört, und die NMOS-Prüfschalter in jedem Bereich können an den invertierenden Eingangsanschluss des Operationsverstärkers 420.1 oder 420.2, welcher zu diesem Bereich gehört, gekoppelt sein.
Die Benutzung von vielen Bereichen innerhalb des DAC 400 erlaubt Schaltkreis-Designern, Transistorwiderstände in jedem Bereich rückzusetzen. Wie in 4 illustriert, kann jeder Bereich mindestens eine Zelle 430.1 (Bereich 1), 430.5 (Bereich 2) haben, wobei PMOS- und NMOS-Prüfschalter auf Basiswiderstandswerte R_ps und R_ns gesetzt sind. Innerhalb jedes Bereiches können Zellen 430.4–430.5 und 430.7–430.8, welche Teil einer binär gewichteten Architektur sind, Prüfschalter mit Widerstandswerten haben, welche in Übereinstimmung mit ihren relativen Gewichten gesetzt sind. Die Benutzung von Bereichen innerhalb des DAC 400 kann günstig für Designer von DACs einer hohen Bit-Breite sein, z. B. 16–20 Bit-DACs. Ohne Benutzung von Bereichen wurden Prüfschalterwiderstandswerte von einem Basiswiderstandswert R bis (2¹⁶ – 1)·(32768·R) oder (2²⁰ – 1)·R (524288·R) variieren. Somit kann die Benutzung von Bereichen eine Bereitstellung von Setzschaltern innerhalb eines DACs vereinfachen.
Wie angezeigt, kann jeder Bereich eine Mehrzahl von Zellen umfassen, wobei jede Zelle zwei Paare von Setz-/Prüfschaltern von komplementärem Typ umfasst. Mit jedem Bereich können die Zellen als ein binär gewichteter DAC integriert sein oder in einer Hybridkonfiguration, welche die Architektur des gleichförmig gewichteten segmentierten DACs und des binär gewichteten DACs mischt. Somit ist Bereich 1 mit einem ersten Satz von gleichförmig gewichteten Zellen 430.1-430.3 (gezeigt als Zellen 0–3) illustriert und ein zweiter Satz von Zellen 430.4-430.5 ist in einer binär gewichteten Konfiguration bereitgestellt (Zellen 4 bis K). Bereich 2 ist als rein binär gewichtete Konfiguration bereitgestellt illustriert.
Die Anzahl von Bits in dem am Meisten signifikanten Bereich kann groß genug gemacht sein, so dass eine Operationsverstärker-Offset-Spannung für die Operationsverstärker, welche in dem niedrigeren Bereich oder den niedrigeren Bereichen benutzt werden, um einen genügend großen Betrag abgeschwächt wird, so dass der Offset der Operationsverstärker in niedrigeren Bereichen zu einem vernachlässigbaren INL-Fehler führt. Wenn es z. B. 9 Bit in dem oberen Bereich gibt, wird die Operationsverstärker-Offset-Spannung des in dem nächsthöchsten Bereich benutzten Operationsverstärkers zu einem INL-Fehler in dem Ausgang führen, aber dieser Fehler wird durch 2⁹ (teile durch 512) abgeschwächt werden. Unter Benutzung dieser Technik können kleinere, kostengünstigere Niedrigpräzisionsoperationsverstärker in Bereichen benutzt werden, welche den niedriger signifikanten Bits eines Eingangsdigitalcodes entsprechen. Es gibt eine kleine Empfindlichkeit eines INL-Fehlers auf die Anzahl von Bits in dem oberen Bereich, indem der INL-Fehler leicht ansteigen kann, wenn mehr Bits zu diesem Bereich hinzugefügt werden. Beim Aushandeln dieses Phänomens gegen den Operationsverstärker-Offset-Beitrag zu INL ist in einer Ausführungsform gefunden worden, dass 9 Bits in dem oberen Bereich ein guter Kompromiss ist.
Aufgrund der durch die segmentierten DAC-Architekturen verbrauchten Fläche kann es vorteilhaft sein, eine relativ kleine Anzahl von Zellen für die segmentierte Konfiguration anzuberaumen und die restlichen Zellen für die binär gewichtete Architektur anzuberaumen. Die segmentierte Konfiguration kann einer relativ kleinen Anzahl von Bit-Positionen des Eingangs-Digital-Wortes entsprechen (z. B. die ersten 3 Bits angefangen von der am Meisten signifikanten Bit-Position). Solch eine Konfiguration stellt einen geeigneten Ausgleich zwischen Präzision im Betrieb und Erhaltung einer Fläche bereit, wenn der DAC als ein integrierter Schaltkreis hergestellt ist.
Obwohl die der 4 entsprechende Konfiguration verglichen mit den den 1–3 entsprechenden Ausführungsformen variieren kann, ist die allgemeine Theorie eines Betriebes ähnlich. Aktivierte Zellen 430.1–430.N tragen jeweils zu der Spannung bei dem Ausgangsanschluss OUT gemäß ihres Gewichtes bei. Man betrachte z. B. Bereich 1. Für diejenigen Zellen, für welche der PMOS-Setzschalter geschlossen ist (z. B. Zellen 430.1 und 430.5), schließen auch die zugeordneten Prüfschalter R_ps, 4·R_ps, welche die Knoten bei den Kopfenden der Zellwiderstände 2R an den invertierenden Eingang von Operationsverstärker 410 koppeln. Die Spannung an dem invertierenden Eingang des Operationsverstärkers 410 ist ein gewichteter Mittelwert von bei den Kopfenden der zugeordneten Widerstände 2R vorhandenen Spannungen. Der Operationsverstärker 410.1 erzeugt eine Ausgangsspannung, welche nötig ist, die Spannungen bei seinen zwei Eingangsanschlüssen auszugleichen (sie auf V_HI zu bringen). Somit erzeugt der Operationsverstärker 410.1 eine Ausgangsspannung, welche die Spannungsverluste beseitigt, welche durch die Setzschalter R_pf der aktivierten Zellen 430.1, 430.5 induziert sind. Ähnlich präsentieren die geschlossenen PMOS-Setzschalter und Prüfschalter in dem zweiten Bereich eine Spannung bei dem invertierenden Eingang von Operationsverstärker 410.2, welche ein gewichteter Mittelwert von an den Kopfenden der den geschlossenen PMOS-Schaltern zugeordneten Widerstände vorhandenen Spannungen ist. Operationsverstärker 410.2 erzeugt eine Ausgangsspannung, welche nötig ist, die Spannungen bei seinen beiden Eingangsanschlüssen auszugleichen (sie auf V_HI zu bringen), was Spannungsverluste über die geschlossenen PMOS-Setzschalter beseitigt.
Ähnlich schließen auch für diejenigen Zellen, für welche der NMOS-Setzschalter geschlossen ist (z. B. Zellen 430.2–430.4) die zugeordneten Prüfschalter R_ns, welche die Knoten bei den Kopfenden der Zellwiderstände 2R an den invertierenden Eingang von Operationsverstärker 420 koppeln. Die Spannung bei dem invertierenden Eingang des Operationsverstärkers 420 ist ein gewichteter Mittelwert von bei den Kopfenden der den geschlossenen NMOS-Setzschaltern zugeordneten Widerstände vorhandenen Spannungen. Der Operationsverstärker 420 kann eine Ausgangsspannung erzeugen, welche notwendig ist, die Spannungen bei seinen zwei Eingangsanschlüssen auszugleichen (sie auf V_LO zu bringen). Somit erzeugt der Operationsverstärker 420 eine Ausgangsspannung, welche die Spannungsverluste beseitigt, welche durch die geschlossenen NMOS-Setzschalter induziert sind. Ähnlich präsentieren die geschlossenen NMOS-Setzschalter und Prüfschalter in dem zweiten Bereich eine Spannung bei dem invertierenden Eingang von Operationsverstärker 420.2, welche ein gewichteter Mittelwert von bei den Kopfenden der den geschlossenen NMOS-Schaltern zugeordneten Widerstände vorhandenen Spannungen. Operationsverstärker 420.2 erzeugt eine Ausgangsspannung, welche notwendig ist, die Spannungen bei seinen zwei Eingangsanschlüssen auszugleichen (sie auf V_LO zu bringen), was Spannungsverluste über die geschlossenen NMOS-Setzschalter beseitigt. Wie oben beschrieben, verbessert diese Konfiguration die Genauigkeit des DAC 400.
Wie diskutiert, schwächen die vorangegangenen Architekturen viele Probleme ab, welche Spannungsverlusten aufgrund von Schalterwiderstandswert und Gerätefehlanpassung zugeordnet sind. In einer bevorzugten Ausführungsform können jedoch andere praktische Schritte vorteilhaft sein:

• In den den höchst signifikanten Bits entsprechenden Zellen (die Widerstände und Schalter mit dem höchsten Gewicht) kann die Größe der Setzschalter einige Male größer als die Größe der Prüfschalter gemacht werden. Für eine gegebene Gesamtfläche von Schaltern vermindert dies den Gesamt-INL-Fehler und reduziert Empfindlichkeit auf den parasitären Widerstandswert eines Routing zwischen Schaltern, Widerständen und Operationsverstärkern.
• Bei extremen DAC-Digitalcodes innerhalb irgend eines Bereiches werden alle Schalter eines Typs (z. B. PMOS-Schalter) aktiv sein und kein Schalter des anderen Typs wird aktiv sein. Ein DAC kann eine Schaltung umfassen, um diesen Zustand zu detektieren und um einen zusätzlichen Schalter zwischen der Setzverbindung und der Prüfverbindung zu dem inaktiven Operationsverstärker zu schließen. Dadurch wird eine Rückkopplungsschleife zu dem inaktiven Operationsverstärker vervollständigt und es wird verhindert, dass der Operationsverstärker sättigt, wenn er unbenutzt ist, was eine Regenerationslatenz einführen könnte, wenn das System zu einem anderen, weniger extremen Code übergeht.
• Ein kleiner Kondensator kann zwischen den Setz- und Prüfverbindungen zu jedem Operationsverstärker eingefügt werden. Der Kondensator kann eine Übergangsleistungsfähigkeit verbessern, wenn wenige Schalter mit einem Operationsverstärker verbunden sind und der Widerstandswert durch die kleine Anzahl von Schaltern daher groß ist.
• Eine Rückgatter-Verbindung (backgate connection) zu jedem der Schalter kann gewählt werden, so dass es eine leicht negative Spannung über die Silizium-PN-Verbindung von der Source/Drain zu dem Rückgatter gibt. Dies vermindert den Leckverlust-Fehler, insbesondere bei hoher Temperatur, wenn der Spannungsabfall über die Setzschalter andernfalls diese PN-Verbindung leicht vorwärts vorspannen (forward bias) könnte.
• Operationsverstärker können gewählt werden, welche einen niedrigen Eingangsvorstrom (input bias current) (Ib) haben. Dieser Eingangsvorstrom ist eine neue Quelle eines INL-Fehlers mit den vorgegangenen DAC-Architekturen, aber diese Quelle kann unter Benutzung eines Operationsverstärkers mit einem MOS-Eingang vernachlässigbar gemacht werden. Alternativ macht ein bipolarer Eingangsoperationsverstärker, welcher designed ist, Ib zu minimieren, diesen Fehler vernachlässigbar.

Die vorangegangenen Ausführungsformen haben Zellen mit zwei Paaren von Setz-/Prüfschaltern von komplementärem Typ – ein Paar von PMOS-Geräten und ein zweites Paar von NMOS-Geräten – illustriert. Diese Konfiguration ist wahrscheinlich vorteilhaft im Betrieb, weil die komplementären Geräte natürlicherweise verschiedene Leiteigenschaften in Antwort auf ein gemeinsames Steuersignal haben. PMOS-Geräte sind im Allgemeinen vorteilhaft, um Signale bei hohen Spannungen bezüglich ihrer Steuersignale zu leiten, NMOS-Geräte sind im Allgemeinen vorteilhaft, um Signale bei niedrigen Spannungen bezüglich ihrer Steuersignale zu leiten. Die Prinzipien der vorliegenden Erfindung sind nicht so begrenzt. Es ist möglich, zwei Paare von Setz-/Prüfschaltern eines gemeinsamen Gerätetyps bereitzustellen, z. B. beide Paare als PMOS- oder als NMOS-Geräte. In solch einer Ausführungsform kann ein Setz-/Prüfpaar mit den Steuersignalen über einen Invertierer verbunden sein, um komplementären Betrieb bereitzustellen.
Einige Ausführungsformen der vorliegenden Erfindung sind hierin spezifisch illustriert und beschrieben. Es wird jedoch geschätzt, dass Modifikationen und Variationen der vorliegenden Erfindung durch die obigen Darlegungen und innerhalb des Bereiches der angehängten Ansprüche abgedeckt sind, ohne von dem Geist und dem beabsichtigten Geltungsbereich der Erfindung abzuweichen.

Claims

Digital-Analog-Konverter (DAC), umfassend: ein Paar von Operationsverstärkern, wobei jeder einen ersten Eingang hat, um jeweils an eine Quellenspannung zu koppeln; und eine Mehrzahl von Schalter-gesteuerten Zellen, wobei jede Zelle umfasst: einen Widerstand, ein erstes Paar von Schaltern, welche hintereinander geschaltet sind und in Antwort auf einen ersten Zustand eines Steuersignals leitend gemacht sind, wobei ein Zwischenknoten zwischen den Schaltern des ersten Paares an den Widerstand gekoppelt ist, wobei der erste Schalter des ersten Paares ein an einen Ausgang des ersten Verstärkers gekoppelter Setzschalter ist, und wobei der zweite Schalter ersten Paares ein an einen zweiten Eingang des ersten Operationsverstärkers gekoppelter Prüfschalter ist, und ein zweites Paar von Schaltern, welche hintereinander geschaltet sind und in Antwort auf einen zweiten Zustand des Steuersignals leitend gemacht sind, wobei ein Zwischenknoten zwischen den Schaltern des zweiten Paares an den Zwischenknoten des ersten Paares von Schaltern gekoppelt ist, wobei der erste Schalter des zweiten Paares ein an einen Ausgang des zweiten Verstärkers gekoppelter Setzschalter ist, und wobei der zweite Schalter des zweiten Paars ein an einen zweiten Eingang des zweiten Operationsverstärkers gekoppelter Prüfschalter ist.
DAC nach Anspruch 1, wobei die Prüfschalter innerhalb der ersten Paare Leitwiderstandswerte haben, welche in Übereinstimmung mit einem Gewicht skalieren, mit welchem die Zelle der Prüfschalter zu einer Ausgangsspannung des DAC beiträgt, wenn aktiviert, und wobei die Prüfschalter innerhalb der zweiten Paare Leitwiderstandswerte haben, welche in Übereinstimmung mit einem Gewicht skalieren, mit dem die Zelle der Prüfschalter zu der Ausgangsspannung des DAC beiträgt, wenn aktiviert.
DAC nach Anspruch 1, wobei in Betrieb gleichzeitig mehrere erste Paare von Schaltern auf den ersten Operationsverstärker geschaltet werden können und mehrere zweite Paare von Schaltern auf den zweiten Operationsverstärker geschaltet werden können.
DAC nach Anspruch 1, wobei der DAC eine segmentierte Architektur hat.
DAC nach Anspruch 4, wobei Widerstandswerte der Widerstände aller Zellen gleich zueinander sind.
DAC nach Anspruch 4, wobei Widerstandswerte der Prüfschalter der ersten Paare gleich mit Widerstandswerten der ersten Setzschalter sind und wobei Widerstandswerte aller Prüfschalter der zweiten Paare gleich mit den Widerstandswerten der zweiten Setzschalter sind.
DAC nach Anspruch 1, wobei der DAC eine binär gewichtete R2R-Architektur hat.
DAC nach Anspruch 1, wobei Widerstandswerte der Prüfschalter der ersten Paare gemäß einer binären Gewichtung der Zellzuordnungen der Schalter steigen, und wobei Widerstandswerte der Prüfschalter der zweiten Paare gemäß der binären Gewichtung der Zellzuordnungen der Schalter steigen.
DAC nach Anspruch 7, wobei Widerstandswerte der Widerstände aller Zellen gemäß einer binären Gewichtung der Zellzuordnungen der Widerstände steigen.
DAC nach Anspruch 1, wobei der DAC eine Architektur hat, welche ein Hybrid einer binär gewichteten R2R-Architektur und einer segmentierten Architektur ist.
DAC nach Anspruch 1, wobei die ersten Paare von Schaltern PMOS-Transistoren und die zweiten Paare von Schaltern NMOS-Transistoren sind.
DAC nach Anspruch 1, weiterhin umfassend: ein zweites Paar von Operationsverstärkern, wobei jeder einen ersten Eingang jeweils an einen Eingang eines Verstärkers des ersten Paares von Operationsverstärkern gekoppelt hat, eine zweite Mehrzahl von Schalter-gesteuerten Zellen, wobei jede Zelle umfasst: einen Widerstand, ein erstes Paar von Schaltern, welche hintereinander geschaltet sind und in Antwort auf einen ersten Zustand eines Steuersignals leitend gemacht sind, wobei ein Zwischenknoten zwischen den Schaltern des ersten Paares an den Widerstand gekoppelt ist, wobei der erste Schalter des ersten Paares ein an einen Ausgang eines ersten Verstärkers des zweiten Paars von Operationsverstärkern gekoppelter Setzschalter ist, und wobei der zweite Schalter des ersten Paares ein an einen zweiten Eingang des ersten Verstärkers des zweiten Paars von Operationsverstärkern gekoppelter Prüfschalter ist, und ein zweites Paar von Schaltern, welche hintereinander geschaltet sind und in Antwort auf einen zweiten Zustand eines Steuersignals leitend gemacht sind, wobei ein Zwischenknoten zwischen den Schaltern des zweiten Paares an den Zwischenknoten des ersten Paars von Schaltern gekoppelt ist, wobei der erste Schalter des zweiten Paares ein an einen Ausgang eines zweiten Verstärkers des zweiten Paars von Operationsverstärkern gekoppelter Setzschalter ist, und wobei der zweite Schalter des zweiten Paares ein an einen zweiten Eingang des zweiten Verstärkers des zweiten Paars von Operationsverstärkern gekoppelter Prüfschalter ist.
DAC nach Anspruch 12, wobei das erste Paar und das zweite Paar von Operationsverstärkern jeweilige Bereiche definieren, wobei Widerstandswerte von ausgewählten ersten Prüfschaltern der Zellen in jedem Bereich gemäß einem binären Gewicht steigen, welches dem Beitrag der Zelle zu einer Ausgangsspannung des DAC entspricht, wenn aktiviert und wobei Widerstandswerte von ausgewählten zweiten Prüfschaltern in jedem Bereich gemäß einem binären Gewicht steigen, welches dem Beitrag der Zelle zu einer Ausgangsspannung des DAC entspricht, wenn aktiviert.
Digital-Analog-Konverter (DAC), umfassend: mehrere Paare von Operationsverstärkern, wobei jedes Paar einen jeweiligen Bereich des DACs definiert; eine Mehrzahl von Schalter-gesteuerten Zellen für jeden Bereich, wobei jede Zelle umfasst: einen Widerstand, ein erstes Paar von Schaltern, welche hintereinander geschaltet sind und in Antwort auf einen ersten Zustand eines jeweiligen Steuersignals leitend gemacht sind, wobei ein Zwischenknoten zwischen den Schalter des ersten Paares an den Widerstand gekoppelt ist, wobei der erste Schalter des ersten Paares ein an einen Ausgang des ersten Operationsverstärkers in dem jeweiligen Bereich gekoppelter Setzschalter ist, und wobei der zweite Schalter des ersten Paares ein an einen zweiten Eingang des ersten Operationsverstärkers in dem jeweiligen Bereich gekoppelter Prüfschalter ist, und ein zweites Paar von Schaltern, welche hintereinander geschaltet sind und in Antwort auf einen zweiten Zustand eines Steuersignals leitend gemacht sind, wobei ein Zwischenknoten zwischen den Schaltern des zweiten Paares an den Zwischenknoten des ersten Paares von Schaltern gekoppelt ist, wobei der erste Schalter des zweiten Paares ein an einen Ausgang des zweiten Operationsverstärkers in dem jeweiligen Bereich gekoppelter Setzschalter ist, und wobei der zweite Schalter des zweiten Paares ein an einen zweiten Eingang des zweiten Operationsverstärkers in dem jeweiligen Bereich gekoppelter Prüfschalter ist.
DAC nach Anspruch 14, wobei über alle Zellen von mindestens einem der Bereiche: Widerstandswerte der ersten Prüfschalter gemäß einem binären Gewicht steigen, welches dem jeweiligen Beitrag der Zelle zu einer Ausgangsspannung des DAC entspricht, wenn aktiviert, und Widerstandswerte der zweiten Prüfschalter gemäß dem binären Gewicht steigen, welches dem jeweiligen Beitrag der Zelle zu der Ausgangsspannung des DAC entspricht, wenn aktiviert.
DAC nach Anspruch 14, wobei über ausgewählte Zellen von mindestens einem der Bereiche: Widerstandswerte der ersten Prüfschalter gemäß einem binären Gewicht steigen, welches dem jeweiligen Beitrag der Zelle zu einer Ausgangsspannung des DAC entspricht, wenn aktiviert, und Widerstandswerte der zweiten Prüfschalter gemäß dem binären Gewicht steigen, welches dem jeweiligen Beitrag der Zelle zu der Ausgangsspannung des DAC entspricht, wenn aktiviert.
DAC nach Anspruch 15, wobei ein Basiswiderstandswert der ersten Prüfschalter und ein Basiswiderstandswert der zweiten Prüfschalter in jedem Bereich rücksetzen.