JPH01181327A - 並列型ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速でアナログ信号をデジタル信号に変換
する際に好適なＡ／Ｄ変換器に関するものである。

〔発明の概要〕

本発明の並列型Ａ／Ｄ変換器は、複数の比較基準電圧が
人力されているコンパレータ群の出力データをデジタル
コードに変換して出力する符号化回路において、エンコ
ードされる２進コードとしてグレーコードの下半分の順
位を逆転してグレーコードの上半分にある順位のコード
の中間に順次割り込ませることによって形成される折り
返し変形グレーコードを使用するようにしたものであり
、この折り返し変形グレーフードの採用によって、誤り
出力コードの離散する範囲を狭くすると共に、自然２進
コードへの変換も容易にすることができる。

〔従来の技術〕

アナログ信号をデジタル信号に変換するＡ／Ｄ変換器と
しては種々の方式の回路が使用されているが、その中で
アナログ信号を複数個の基準電圧と比較し、その比較出
力データを２進のコード信号に変換する並列（比較）型
Ａ／Ｄ変換器は、特に高速で動作させるときに有用であ
る。

第５図はかかる並列型Ａ／Ｄ変換器の基準回路図を示し
たもので、ｌは基準電圧Ｖｒｅｆｆを分圧する複数個の
抵抗Ｒ（１，２，３・・・・・・）からなる抵抗ラダー
回路、２は一方の入力端子にアナログ信号Ｖｌｎが入力
され、他方の入力端子に抵抗Ｒ（１，２，３・・・・・
・）で分割された基準の電圧が゛　　印加されている複
数個の比較器ＣＭＰからなる比較器群、３は前記各比較
器の上段と下段の比較出力が入力されているアンドゲー
ト群（一致検出回路）、４は前記アンドゲート群３の出
力データの中のいずれの段に゛Ｈ″レベルの信号が出力
されるかによって、２進コードを出力する符号化回路（
以下、エンコーダという）を示す。

このようなＡ／Ｄ変換器は、入力信号Ｖｌｎを例えば、
ｎビットのデジタル信号に変換するときは、比較器ＣＭ
Ｐ　（１，２・・・・・・）及びアンドゲートＧ（１，
２・・・・・・）が２０−１個使用され、入力されたア
ナログ信号Ｖｉｎを抵抗Ｒ（１，２゜３・・・・・・）
によって１０００分割されている基準電圧ｅｒｌ　Ｉ　
ｅｒ２１　ｅｒ３・・・・ａｒｔ・・・・ｅ　ｒ（２”
−１）と比較することにより、ｅｒｉ＜Ｖｉｎ＜　ｅｒ
（ｉ＋１）となるレベルを境界として、各比較器ＣＭＰ
のｉ番目以下の出力が“Ｈ”、ｉ＋１番目以上の出力が
“Ｌ”レベルになる。

すると、一方の入力端子が禁止ゲートとされているアン
ドゲートＧのｉ番目の出力のみが“Ｈ″レベルなり、他
のアントゲ−）Ｇ　（１〜１−１）及びＧ（ｉ＋１〜２
ｎ）は“Ｌ”レベルニなる。

したがって、エンコーダ４としてはｉ番目のアントゲ−
）Ｇｉから°Ｈ”レベルが出力されたときに、アナログ
信号Ｖｉｎのレベルを示すデジタルコードが出力される
ようなマトリックス回路を用意しておけば、アナログ信
号Ｖｉｎのすべての振幅をｎビットのデジタルコードｂ
０１ｂｌ、ｂ２・・・・・ｂ　ｎ−１に変換することが
できる。

すなわち、今、ｎ＝４ビツトの例で示すと、アントゲ−
）Ｇの出力データ＆Ｏ”ａｌ５のいずれか１つがｒＨＪ
となっているときに、表１に示すような自然２進バイナ
リコードｂｏｅ　ｂ　ｌ　＊　ｂ　２　＋　ｂ　３が出
力されるようになされている。

１表 このような自然２進コードを得るエンコーダの具体的な
回路としては、例えば第６図に示すようにｂ３は出力ａ
８〜ａ１５のオア出力（０で示す）を、ｂｚ　（７）出
力はａｄ　〜ａ７．ａ１２〜ａ＋５のオア出力を、ｔｚ
　１７）出力はａ２＊ａ３．ａ６．ａ７．ａＨ。

ａｌｌ　、　ａｌ４　、　ａｌ５（７）オア出力を、ｂ
ｏ　（７）出力はａｌ、ａ３．ａ５．ａ７．＆９＃ａｌ
ｌ　Ｉ　ａｌ３１　ａｌ５のオア出力をとるようにすれ
ばよい。

ところで、Ａ／Ｄ変換器の動作速度が非常に早くなると
、Ａ／Ｄ変換器を構成する比較器や。

アンドゲートへの配線による信号伝播時間の相違や、ク
ロック信号の遅延、あるいは信号のゆらぎ等が比較器、
及びアンドゲートの出力タイミングのずれを発生し、本
来、ｌサンプルクロックで７ナログゲー）Ｇ　（１、２
、３・・・・・・）のいずれか１つのみが“Ｈ”レベル
になる筈のものが、アナログゲートＧの複数出力が“Ｈ
”レベルとなることがあり、成る確率で誤った出力コー
ドを発生することになる。

すなわち、前記衣１の自然２進コードｂｏ〜ｂ３の場合
は、本来ａ７の出力のみが（１）となるべきところ、同
時にａ９の出方も〔１′〕に生る場合を想定すると、ｂ
３〜ｂｏはｒｏ　１１１」となるべきが、　　ｒｌ　ｌ
　１１Ｊとなり、アンドゲートａ１３の出力と誤ってし
まう。

また、本来ａ６のみが（１）となるところＣ８が同時に
（１）となるとｒｏ　１１０Ｊがｒｌ　１１０」となり
、ａｔａと誤ってしまうという問題がある。

そこで、このような高速動作で発生する誤り出力コード
の変化のとびを少なくするために、上位と下位の出力コ
ードが１ビツトだけしか変化しないようなグレーフード
を変形したエンコーダを使用したものが、例えば特開昭
６２−３２７２４号公報で提案されている。

この公報に記載されているＡ／Ｄ変換器によると、例え
ば、自然２進コードｂｅ、ｂｌ　・・・・・・ｂｎに対
しエンコーダの出力コードをＣＯ＊　Ｃｌ　ｅ　Ｃ２・
・・・・・　Ｃｎ　とするとき、Ｃｎ　＝　ｂｎ　　、
　Ｃｋ　＋　ｃｋａｔ＝ｂｂ（但し、Ｋ≦ｎ−１）とな
るようなコード信号を使用することが提案されている。

表２は上記した公報に記載されている発明の一実施例を
示す４ビツトの出力コードｅ　１　＊　Ｃ２−Ｃ３＊Ｃ
４とアンドゲートの出力データａ　Ｏｅ　＆　Ｉ　ｅ　
ａ　２・・・・・・　Ｃ１５の関係を示したものである
。

２表 この出力コードによると、例えば本来ａ７が〔１〕とな
るところをＣ９が同時に（１）となった場合を想定する
と、Ｃ４〜Ｃ１がｒｏ　１０１Ｊとなるべきところがｒ
ｌ　１１１Ｊとなり、Ｃ８と誤ることになり、グレーコ
ードと同様に誤って出力されるコードのとびを少なくす
ることができ、かつ、自然２進コードに変換する際のス
ピードも向上するという効果がみられる。

〔発明が解決しようとする問題点〕

しかしながら、この発明の場合、例えば、本来ａ９が出
力〔１〕となるところ、ａｌｌも同時に（１）となった
場合はｒｌｌｌＯＪが「１１１１」となりＣ８が出力さ
れることになり、Ｃ９〜　′ａ目からはずれた出力コー
ドとなるという問題がある。また、本来ａ５が出力され
るべきところａｌが同時に出力されたときでもｒｏ　１
１０Ｊがｒｏ　１１１ＪとなりＣ４が出力されることに
なり、誤り出力コードが誤っていると思われる範囲の外
になるという問題がある。

〔問題点を解決するための手段〕

本発明のＡ／Ｄ変換器はかかる点を解消し、かつ、高速
動作においても誤り出力コードのとびが少なくなるよう
にしたものであって、出力コードとしてよく知られてい
払グレーフードをさらに。

折り返して変形した出力コード（以下、折り返し変形グ
レーコードという）を使用し、誤った出力データの場合
でも７ンドゲートの出力ａのコードが必ず含まれるよう
な出力コードが得られるようにしたものである。

〔作用〕

本発明の並列型Ａ／Ｄ変換器に使用されている折り返し
変形グレーコードは、従来のグレーコードより、さらに
誤り出力コードの・発生する範囲を狭くすることができ
、かつ、自然２進コードに変換するときも、グレーフー
ドより演算速度が早くすることができる。

〔実施例〕

第１図は本発明の並列型Ａ／Ｄ変換器の全体的なブロッ
ク図を示したもので、入力信号Ｖｉｎは４個のＡ／Ｄ変
換部１０Ａ、ＩＯＢ、ＩＯＣ，１０Ｄに等しい配線長で
供給されるようにトーナメント方式で供給されている。

また、各Ａ／Ｄ変換部１０Ａ、ＩＯＢ、１０Ｃ，１０Ｄ
には基準電圧Ｖｒｅｆｆの高電位側端子ＶＲＴと低電位
側端子ＶＲＢの間に直列に接続された複数個の抵抗ｒに
よって分圧された電圧が変換レベルの単位を形成するた
めに供給されている。

１１ＡＩ・ｌ　Ｉ　Ａ２，１１　Ｂ＋４１　Ｂ２，１１
　Ｃｔ・１１　Ｃ２，１１Ｄｌ・ｌ　Ｉ　Ｂ２は前記入
力信号ＶＩｎが一方の入力端子に供給され抵抗ｒによっ
て分圧されている電圧が他方の入力端子に供給されてい
るコンパレータ群を示し、このコンパレータ群１１（Ａ
　、　Ｂ　、　Ｃ、Ｄ）の出力は、それぞれ前記したよ
うにアンドゲートＧを備えているアンドゲート群１２Ａ
＋・ｌ　２Ａ２，１２Ｂ＋−１２Ｂ２．１２ＣＩ・１２
Ｃ２，１２ＤＩ・１２０２に供給され、各アンドゲート
の出力位置を示す出力コードが第１のエンコーダ１３Ａ
、１３Ｂ、１３Ｇ、１３０に入力され、さらに、この第
１のエンコーダ１３（Ａ。

Ｂ　、　Ｃ、Ｄ）の出力は第２のエンコーダ１４に入力
される。

第１のエンコーダ１３Ａ、１３Ｂ、１３Ｃ。

１３０は例えば６ビツトの出力コードから構成されてお
り、それぞれシステムクロックによって第２のエンコー
ダ１４に取り込まれ１例えば、この第２のエンコーダ１
４に入力されたコードデータがＡ／Ｄ変換部１０Ａ、Ｉ
ＯＢ、ＩＯｃ、１００のいずれの出力データかによって
上位の２ビツトが変化するように付加され、８ビツトの
出力コードとし、バッファアンプ１５を介して取り出す
ように構成されている。

したがって、８ビツトのＡ／Ｄ変換器の場合は前記コン
パレータ群１１　（Ａ＋、Ｂｔ、Ｃ＋＋Ｄ＋）及び１１
　（Ａ２．Ｂ２．Ｃ２，Ｂ２）はそれぞれ３２個の比較
器を備えており、アナログ信号が入力信号Ｖｉｎとして
供給されたときは、その振幅レベルは１／２５Ｂで分圧
されている基準の電圧と比較され、比較器の出力信号が
“Ｌ”レベルから“Ｈ”レベルに変化する点におけるア
ンドゲートのみが（１）となり、このアンドゲートの出
力データによってコード信号が変化するような８ビツト
の出力コードに変換することができる− なお、ＩＯは必要により補償用の電流を供給する位置を
示している。

第２図（ａ）は各Ａ／Ｄ変換部のアンドゲートの、出力
位置ａ、の位置を符号化する第１のエンコーダ１３　（
Ａ、Ｂ、Ｃ，Ｄ）の出力コードを示し４たものである。

、　この出力コードは簡単なために４ビツトの場合を示
しているが、第２図（ｂ）のグレーフードＧＯ，Ｇｌ、
Ｇ２．Ｇ３　と対比すると容易に理解できるように、グ
レーフードの下半分のコードの順位を反転して一点鎖線
で示すように、グレーコードの上位のコードの中間に順
次移動することによって構成することができる。

本発明の並列型Ａ／Ｄ変換器におけるエンコーダは上述
した第２図（ａ）に示すようにアンドゲートの比較出力
位置を示す出力データａ１　を折り返し変形グレーコー
ドとして出力するようにしているため、例えば、本来ａ
３が出力されるべき場合に、ａｌが同時に出力されたと
きでも「１００１」がｒｌｏｏｌＪとなりＡ３の出力デ
ータを示すことになる。

また、Ａ３が出力されるべき場合に、同時にＡ５が出力
されるとｒｌｏｏｌＪかｒｌｏｌｌＪとなるが、Ａ５の
コードが含まれることになる。

さらに、ａｌＯに対してＡ１２が同時に出力されたとき
はｒｏ　１１１Ｊと変化しない。

このように１本発明の折り返し変形グレーコードを使用
すると、出力コードは必ずアンドゲートの出力データａ
ｉ　を含むことになるから、出力コードの誤差は、出力
データの誤差範囲にとどまり、出力データのとびが狭い
範囲に限定されることになる。

さらに、入力信号Ｖｉｎの変換速度が高くなり、例えば
、通常発生する１個のとびの出力データの誤差に対して
アンドゲートの出力データが２個とびとなったときでも
、グレーコードと同等程度の補正能力を失うことはない
。

また、この折り返し変形グレーコードは自然２進コード
のＬＳＢとＭＳＢがそのまま、上位の２ピツ）　ｂ３．
ｂ２と同一の並びとなるため、この折り返し変形グレー
コードを自然２進コードに変換する場合は、ｎビｈ、　
）のコードであれば（ｎ　−２）個のｅｘ−ＯＲ回路を
設ければよく、Ａ／Ｄ変換器でグレーコードに変換した
デジタル信号をさらに自然２進コードに変換する場合よ
りも演算回路が１個少なくなり、演算スピードも向上す
ることになる。

例えば、４ビツトのグレーコードを自然２進コードに変
換する場合は、第３図に示すように３個のｅｘ−ＯＲ回
路２１，２２．２３によってコード変換を行う必要があ
るが、本発明の折り返し変形グレーコードを自然２進コ
ードに変換する場合は第４図に示すように２個のｅｘ−
ＯＲ回路２４．２５で演算することができ、それだけ演
算スピードが向上する。

〔発明の効果〕

以上説明したように１本発明の並列型Ａ／Ｄ変換器の場
合は、高速動作では比較器から出力される信号の不一致
点で出力されるデータ“Ｈ”が、必ず１とびの誤りデー
タになることに注目し、従来から並列型Ａ／Ｄ変換器に
使用されているグレーコードに対して、本発明の折り返
し変形グレーフードを使用するようにしたので、比較器
に入力されるアナログ信号の伝播遅延時間の相違や、ク
ロックのタイミングのおくれ等によって誤った出力デー
タがエンコーダに入力されたときでも、出力コードの誤
りを狭い範囲に限定することができると同時に、エンコ
ーダの出力コードを自然２進コードに変換する際も演算
する論理素子の段数が少なくなるという効果を奏するこ
とができるものである。

【図面の簡単な説明】

第１図は本発明のＡ／Ｄ変換器のブロック図、　　′第
２図（ａ）、（ｂ）は折り返し変形グレーコードを形成
するための説明図、第３図はグレーコード−自然２進コ
・−ドの変換回路図、第４図は折り返しグレーコード−
自然２進コードの変換回路図、第５図は並列比較型のＡ
／Ｄ変換器の概要図、第６図は自然２進コードのエンコ
ーダを示す回路図である。 図中、１１（Ａ、Ｂ、Ｃ，Ｄ）は比較器群、１２（Ａ、
Ｂ、Ｃ，Ｄ）はアンドゲート群、１３（Ａ　、　Ｂ　、
　Ｃ、Ｄ）は第１のエンコーダ、１４は第２のエンコー
ダを示す。 第３図 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. 　アナログ入力信号に対応して、ｎビットのデジタル出
   力を発生せしめる符号化回路を備えているＡ／Ｄ変換器
   において、２＾ｎ個のグレーコードの下半分のコードの
   順位を逆にして、前記グレーコードの上半分のコードの
   中間に順次割り込ませて形成された折り返し変形グレー
   コードを前記符号化回路に使用していることを特徴とす
   る並列型Ａ／Ｄ変換器。