JP2020193965A - スペクトラムアナライザ及びその制御方法 - Google Patents

Abstract

【課題】メモリ機能を内蔵して、デジタルデータ基盤の周波数掃引方式を採択し、且つ、高速のＦＦＴ方式のスペクトラムアナライザに匹敵する性能を発揮できるようにしたスペクトラムアナライザ及びその制御方法を提供する。【解決手段】本発明によるスペクトラムアナライザは、ユーザが設定したスパンにより、アナログ形態の１つ以上の単位周波数帯域信号であるＢＷＰ信号を所定のサンプルレートのデジタルデータサンプルに変換するＡＤＣと、前記ＡＤＣを介したデジタルデータサンプルを、２段カスケード構造を有するデシメーション処理ブロックにより、デジタル的にデシメーションし、掃引して処理することで、周波数の掃引速度を増加させるデジタル掃引部と、ユーザが、入力、設定、及び選択した各種の項目によって、デジタル掃引部を制御してスペクトル分析を行った後、その結果を出力する制御部と、を有する。【選択図】 図１

Description

本発明は、スペクトラムアナライザ及びその制御方法に関し、特に、メモリ機能を内蔵して、デジタルデータ基盤の周波数掃引方式を採択し、且つ、高速のＦＦＴ方式のスペクトラムアナライザに匹敵する性能を発揮するスペクトラムアナライザ及びその制御方法に関する。

無線通信信号のスペクトルは、通信規格／技術基準で規定及び制限され、装置の規格適合性の測定及び判断において、非常に重要な要素である。
例えば、５世代（５Ｇ）無線通信規格（ｒｅｌｅａｓｅ １５）を提案した３ＧＰＰでは、通信信号のスペクトルマスク、占有帯域幅、チャネルパワー、及びＥＶＭ（Ｅｒｒｏｒ Ｖｅｃｔｏｒ Ｍａｇｎｉｔｕｄｅ）などのような信号の特性を確認するようにしている。

一方、通信信号のスペクトル分析は、スペクトラムアナライザにより行われる。
このようなスペクトラムアナライザは、信号のスペクトルを得ることに使われる方法により、高速フーリエ変換（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ：ＦＦＴ）方式と、掃引同調（ｓｗｅｅｐ ｔｕｎｉｎｇ）方式（以下、単に‘掃引方式’という）とに区分される。

ＦＦＴ方式のスペクトラムアナライザは、同時にＮ個の周波数分解能帯域（Ｒｅｓｏｌｕｔｉｏｎ Ｂａｎｄ−Ｗｉｄｔｈ：以下、‘ＲＢＷ’と言う）フィルタを生成して処理するので、高速の性能を表わすことができるが、高速のＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）と共に、多数のＲＢＷフィルタが求められるなど、資源を多く消費することで、高性能及び高価なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を必要とする。
その上に、従来、アナログ掃引方式のスペクトラムアナライザから派生したビデオ帯域（Ｖｉｄｅｏ Ｂａｎｄ−Ｗｉｄｔｈ：以下、‘ＶＢＷ’という）フィルタ、及びディテクタ（Ｄｅｔｅｃｔｏｒ）などの機能を、ＦＦＴ方式のスペクトラムアナライザでサポートするためには、時間領域の累積スペクトル結果に対する格納を必要として、多くのメモリが求められる。

一方、掃引方式のスペクトラムアナライザは、入力されるＲＦ信号が占める周波数帯域の内、ある周波数を選択し、このように選択された周波数の電力レベルを求める方式で動作する。
すなわち、ＦＦＴ方式のスペクトラムアナライザが、高速フーリエ変換で、ＲＦ信号の全周波数帯域の電力レベルを同時に取得することに対して、掃引方式のスペクトラムアナライザは、各周波数の電力レベルを一回に１つずつ取得（掃引）する。
そこで、掃引方式のスペクトラムアナライザは、スペクトル分析速度において、ＦＦＴ方式より劣るという問題点があるが、ＦＦＴ方式よりは安価で装置を構成することができるというメリットがある。

スペクトラムアナライザは、通常、下記に示す表１のような測定機能を備え、特に、ベクタースペクトラムアナライザは、ＥＶＭ測定機能を有する。

数式１において、ｋは、スペクトラムアナライザを具現するために用いられるフィルタによるサンプル損失を補うために、更に必要なサンプル数を表わすファクターである。

例えば、ｋ＝４の場合、１つのスペクトル分析結果の画面を完成するためには、下記に示す表２のような掃引時間が必要となる。

表２から、掃引方式のスペクトラムアナライザは、測定しようとする全周波数帯域幅であるスパン（ｓｐａｎ）、ＲＢＷ、及びＶＢＷの様々な組み合わせにより、分析結果画面の完成に要する時間において、非常に大きな変化を表わすことが分かる。
特に、５Ｇ通信信号は、通常、１ｍｓの信号長さを有するが、これは、殆どのＲＢＷにおいて信号分析が不可であることを意味する。

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本発明は上記従来の掃引方式のスペクトラムアナライザにおける問題点に鑑みてなされたものであって、本発明の目的は、メモリ機能を内蔵して、デジタルデータ基盤の周波数掃引方式を採択し、且つ、高速のＦＦＴ方式のスペクトラムアナライザに匹敵する性能を発揮できるようにしたスペクトラムアナライザ及びその制御方法を提供することにある。

上記目的を達成するためになされた本発明によるスペクトラムアナライザは、ユーザが設定したスパン（ｓｐａｎ）により、アナログ形態の１つ以上の単位周波数帯域信号であるＢＷＰ（Ｂａｎｄ−Ｗｉｄｔｈ Ｐａｒｔ）信号を所定のサンプルレートのデジタルデータサンプルに変換するＡＤＣと、前記ＡＤＣを介したデジタルデータサンプルを、２段カスケード構造を有するデシメーション処理ブロックにより、デジタル的にデシメーション（ｄｅｃｉｍａｔｉｏｎ）し、掃引して処理することで、周波数の掃引速度を増加させるデジタル掃引部と、ユーザが、入力、設定、及び選択した各種の項目によって、デジタル掃引部を制御してスペクトル分析を行った後、その結果を出力する制御部と、を有することを特徴とする。

ユーザが設定したスパンにより、１つ以上のＢＷＰ信号分ずつ、入力ＲＦ信号をＲＦ掃引して出力するＲＦ処理部をさらに有することが好ましい。
スパン、ＲＢＷ（Ｒｅｓｏｌｕｔｉｏｎ Ｂａｎｄ−Ｗｉｄｔｈ）、及びＶＢＷ（Ｖｉｄｅｏ Ｂａｎｄ−Ｗｉｄｔｈ）を含み、ユーザから所望する測定項目及びこの測定に必要な各種の設定値が入力される入力ＵＩ（ユーザインターフェイス）と、ユーザが測定結果を知ることができるように、表示する出力ＵＩと、をさらに有し、前記ＲＦ処理部、ＡＤＣ、制御部、及びデジタル掃引部は、同一の本体に共に構成され、前記入力ＵＩ及び出力ＵＩは、本体とは別の端末に搭載されたまま、無線通信で本体とＵＩデータを送受信することが好ましい。
前記デジタル掃引部は、所望する信号区間に同期して、スペクトルを分析するように機能するゲート部と、２段カスケード構造で接続され、それぞれが周波数を掃引する間、使用するデータを格納する第１及び第２の入力バッファと、ＮＣＯ（Ｎｕｍｅｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）からなり、デジタル的な周波数掃引に必要な変換周波数を生成するＬＯ（Ｌｏｃａｌ Ｏｓｃｉｌｌａｔｏｒ）として機能する第１及び第２のＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）と、ユーザが設定したＲＢＷに合うデータ処理のために、必要なデシメーションを行うことで、処理すべきデータの量を減少させる第１及び第２のＣＩＣ（Ｃａｓｃａｄｅｄ Ｉｎｔｅｇｒａｔｏｒ Ｃｏｍｂ）フィルタと、を備える第１及び第２のデシメーション処理ブロックを含むことが好ましい。

ＲＢＷフィルタリングを行うＲＢＷフィルタと、ＶＢＷフィルタリングを行うＶＢＷフィルタと、ＲＢＷフィルタの出力信号の波形を抽出する包絡線検波器と、ＲＢＷ対ＶＢＷの割合（ＲＢＷ／ＶＢＷ）に合うデシメーション、又は補間を行う第３のＣＩＣフィルタと、ＶＢＷフィルタの出力に対して、最大値（ｍａｘ）、最小値（ｍｉｎ）、和（ｓｕｍ）、及びサンプル（ｓａｍｐｌｅ）の４つのＶＢＷ出力値を抽出するディテクタと、をさらに有することが好ましい。
前記ゲート部における信号の同期は、内部フレーム同期信号、ＧＰＳ信号、１ＰＰＳ（Ｐｕｌｓｅ Ｐｅｒ Ｓｅｃｏｎｄ）信号、又は「５Ｇ ＮＲ（Ｎｅｗ Ｒａｄｉｏ） ＳＳＢ（Ｓｙｎｃ Ｓｉｇｎａｌ Ｂｌｏｃｋ）」信号であることが好ましい。
前記第１のＣＩＣフィルタのデシメーション率（Ｎ_ｄ１）と前記第２のＣＩＣフィルタのデシメーション率（Ｎ_ｄ２）を乗じて、全体のデシメーション率（Ｎ_ｄ＝Ｎ_ｄ１＊Ｎ_ｄ２）を構成することが好ましい。
前記デジタル掃引部でのデジタル的な周波数掃引の間、更なるデータを受信することなく、第１及び第２の入力バッファに格納されたデータを再利用することが好ましい。
前記制御部は、ＡＤＣ出力データに対して、複数のＲＢＷをサポートするための第１及び第２のＣＩＣフィルタのデシメーション率（Ｎ_ｄ１、Ｎ_ｄ２）、及びその積である全体のデシメーション率（Ｎ_ｄ＝Ｎ_ｄ１＊Ｎ_ｄ２）を、ルックアップテーブルに格納することが好ましい。

上記目的を達成するためになされた本発明によるスペクトラムアナライザの制御方法は、測定しようとする周波数帯域幅であるスパンと、中心周波数（ｆ_ｃ）、ＲＢＷ、及びＶＢＷが設定されると、１次及び２次のデジタル的な周波数の掃引回数（ＴＰ_１，ＴＰ_２）の積（ＴＰ_１＊ＴＰ_２）に関して決まるＴＰ（Ｔｒａｃｅ Ｐｏｉｎｔ）を事前設定値として固定するステップと、Ｎ_ＢＷＰ＝ｃｅｉｌ（ｓｐａｎ／４０ＭＨｚ）から、ＲＦ処理部における毎ＲＦ周波数掃引時の単位周波数帯域幅であるＢＷＰの数（Ｎ_ＢＷＰ）を算出するステップと、各ＢＷＰに対して、第１及び第２のデシメーション率であるＮ_ｄ１とＮ_ｄ２を計算し、ＲＢＷフィルタ及びＶＢＷフィルタを構成するステップと、同期が定められた時間区間に、ＡＤＣのＮ_Ｓ個の出力サンプルを、第１の入力バッファにキャプチャーするステップと、第１の周波数ステップの分ほど、前記第１の入力バッファに格納されたサンプルを、１次デジタル的に掃引した後、第１のデシメーション率（Ｎ_ｄ１）を用いる第１のＣＩＣフィルタリングによりデシメーションするステップと、前記第１のＣＩＣフィルタリングによりデシメーションされたサンプルを、第２の入力バッファにキャプチャーした後に、第２の周波数ステップの分ほど、前記第２の入力バッファに格納されたサンプルを２次デジタル的に掃引し、その後、第２のデシメーション率（Ｎ_ｄ２）を用いる第２のＣＩＣフィルタリングによりデシメーションするステップと、全てのＢＷＰに対する処理が終了するまで、１次及び２次のデジタル的な周波数の掃引及びデシメーション処理を繰り返し行うステップと、を有することを特徴とする。

前記ＴＰは、ＴＰ≦ＴＰ_１＊ＴＰ_２であることが好ましい。
前記第１の周波数ステップは、ｂｉｎ（＝ｓｐａｎ／ＴＰ）＊ＴＰ_２で決まり、前記第２の周波数ステップは、ｂｉｎで決まることが好ましい。
前記キャプチャーするステップは、第１の入力バッファに、所定数（Ｎ_ｓ）のサンプルが満たされるまでキャプチャーを行い、キャプチャーの途中に時間区間が終了すると、キャプチャーを中止した状態で、次の時間区間に続いて、キャプチャーを行うステップを含むことが好ましい。
前記第２のＣＩＣフィルタリングの出力を対象に、ＲＢＷフィルタ、包絡線検波器、第３のＣＩＣフィルタ、ＶＢＷフィルタ、及びディテクタを順次経て、第２のＣＩＣフィルタリングの出力サンプルを、全てのＴＰ_２に対する処理が終了するまで繰り返すことが好ましい。

ＲＢＷフィルタの係数
は、
に求められ、ＲＢＷフィルタは、
のウィンドウ関数を基に構成し、最終のウィンドウ関数は、
（αは、ＲＢＷフィルタの帯域幅を合わせるための定数）に求められ、ＲＢＷサンプリングレートとＲＢＷによって、ＲＢＷフィルタの周波数領域値であるＨ［ｎ］とフィルタの長さを決め、ＩＦＦＴ（Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）により、時間領域値であるｈ［ｎ］を求めることが好ましい。

本発明に係るスペクトラムアナライザ及びその制御方法によれば、掃引方式のアナログスペクトラムアナライザと、デジタルＦＦＴスペクトラムアナライザとのメリットを組み合わせて、ＦＦＴ方式よりも少ない資源を活用しながらも、掃引方式のスペクトラムアナライザの掃引時間を、ＦＦＴ方式のスペクトラムアナライザに匹敵するように最大４０９６倍以上減少することができ、これにより、入力サンプル数が制限される５Ｇ ＮＲ（Ｎｅｗ Ｒａｄｉｏ）のＴＤＤ信号の測定結果を容易で且つ迅速に得ることができるという効果がある。

本発明の実施形態によるスペクトラムアナライザの概略構成を示すブロック図である。 本発明の実施形態によるスペクトラムアナライザの制御方法を説明するためのフローチャートである。

次に、本発明に係るスペクトラムアナライザ及びその制御方法を実施するための形態の具体例を図面を参照しながら説明する。

「部」や「ブロック」などの用語は、論理的又は機能的な説明の便宜上、任意に借用しているものであり、権利範囲を限定する用途として使用してはいなく、各機能構成も、より大きい単位に統合されるか、小さい単位に分離して説明することもできる。

図１は、本発明の実施形態によるスペクトラムアナライザの概略構成を示すブロック図である。
図１に示すように、本発明のスペクトラムアナライザは、アナログスペクトル分析と、デジタルＦＦＴスペクトル分析とのメリットのみを採用しており、２段カスケード（Ｃａｓｃａｄｅｄ）構造のＣＩＣ（Ｃａｓｃａｄｅｄ Ｉｎｔｅｇｒａｔｏｒ Ｃｏｍｂ）フィルタを基に、デジタル的に動作する。

具体的には、本発明の実施形態によるスペクトラムアナライザは、ユーザから、例えば上述の表１の項目の内、所望する測定項目、及びこの測定に必要な各種の設定値、例えば、スパン、ＲＢＷ、及びＶＢＷなどを入力される入力ＵＩ（Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）２００と、
ユーザが測定結果を知ることができるように表示する（ディスプレイする）出力ＵＩ４００と、
ユーザが設定したスパンによって、１つ以上の単位周波数帯域（Ｂａｎｄ−Ｗｉｄｔｈ Ｐａｒｔ：以下、単に‘ＢＷＰ’という）、例えば、４０ＭＨｚ分ずつ、入力ＲＦ信号を掃引して出力するＲＦ処理部（図示せず）と、
ＲＦ処理部を介して、ＲＦ掃引して出力されるアナログ形態の各ＢＷＰ信号を、所定のサンプルレート、例えば１２２．８８Ｍｓｐｓの速度でデジタルデータサンプルに変換するＡＤＣ１００と、
ＡＤＣ１００を介したデータサンプルを、２段カスケード構造を有するデシメーション（ｄｅｃｉｍａｔｉｏｎ）処理ブロックにより、デジタル的にデシメーションしながら掃引し処理することで、周波数掃引速度を増加させるデジタル掃引部（ＤＳ）と、
ユーザが、入力ＵＩ２００により、入力、設定、及び選択した各種の項目により、ＲＦ処理部とデジタル掃引部（ＤＳ）を制御して、スペクトル分析を行った後、その結果を、出力ＵＩ４００により表示（出力）する制御部３００とを含む。

上述の構成において、ＲＦ処理部、ＡＤＣ１００、制御部３００、及びデジタル掃引部（ＤＳ）は、同一の本体に共に構成され得るが、入力ＵＩ２００及び出力ＵＩ４００は、スペクトラムアナライザ本体とは別に、タッチスクリーン方式のディスプレイパネルを有する端末、例えば、スマートフォン、ノート型パソコンＰＣ、又は、タブレットＰＣなどの移動端末で具現され、ＷｉＦｉのような近距離無線通信で、アナライザ本体とＵＩデータを送受信することができる。

デジタル掃引部（ＤＳ）は、ＦＰＧＡで具現される。
この場合、制御部３００は、ＦＰＧＡに附属されるか、ＦＰＧＡとは別のＣＰＵで具現されるが、このような制御部３００には、図２における制御方法（アルゴリズム）が、ファームウエア形態で搭載されている。

具体的には、デジタル掃引部（ＤＳ）は、所望する信号区間、例えば、「５Ｇ ＴＤＤ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘｉｎｇ）」信号のＤＬ（Ｄｏｗｎ−Ｌｉｎｋ）区間又はＵＬ（Ｕｐ−Ｌｉｎｋ）区間に同期して、スペクトルを分析するように機能するゲート（Ｇａｔｅ）部１１０、
２段カスケード構造で接続され、それぞれが周波数を掃引する間、使用するデータを格納する第１及び第２の入力バッファ（１２２、１３２）、
ＮＣＯ（Ｎｕｍｅｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）からなり、周波数掃引に必要な変換周波数を生成するＬＯ（Ｌｏｃａｌ Ｏｓｃｉｌｌａｔｏｒ）として機能する第１及び第２のＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）（１２４、１３４）、
ユーザが設定したＲＢＷに合う効率的なデータ処理のために、必要なデシメーションを行うことで、処理すべきデータの量を減少させる第１及び第２のＣＩＣフィルタ（１２６、１３６）を含む第１及び第２のデシメーション処理ブロック（１２０、１３０）と、
ユーザが設定したＲＢＷフィルタリング及びＶＢＷフィルタリング機能をそれぞれ行うＲＢＷフィルタ１４０及びＶＢＷフィルタ１７０と、
ＲＢＷフィルタ１４０の出力である複素Ｉ／Ｑ（Ｉｎ−ｐｈａｓｅ／Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）値をそれぞれ二乗した後、平方根（ｓｑｕａｒｅ ｒｏｏｔ）を取って、出力信号の波形を抽出する包絡線検波器（Ｅｎｖｅｌｏｐｅ Ｄｅｔｅｃｔｏｒ）１５０と、
ユーザが設定したＲＢＷ対ＶＢＷの割合（ＲＢＷ／ＶＢＷ）に合うデシメーション又は補間を行う第３のＣＩＣフィルタ１６０と、
ＶＢＷフィルタ１７０の出力に対して、最大値（ｍａｘ）、最小値（ｍｉｎ）、和（ｓｕｍ）、及びサンプル（ｓａｍｐｌｅ）の４つのＶＢＷ出力値を抽出するディテクタ１８０と、を含む。

一方、ゲート部１１０における信号の同期は、内部フレーム同期信号、ＧＰＳ信号、１ＰＰＳ（Ｐｕｌｓｅ Ｐｅｒ Ｓｅｃｏｎｄ）信号、又は「５Ｇ ＮＲ（Ｎｅｗ Ｒａｄｉｏ）ＳＳＢ（Ｓｙｎｃ Ｓｉｇｎａｌ Ｂｌｏｃｋ）」信号などのような様々な信号を用いることができる。

第１のＣＩＣフィルタ１２６のデシメーション率（Ｎ_ｄ１）と第２のＣＩＣフィルタ１３６のデシメーション率（Ｎ_ｄ２）を乗じて、全体のデシメーション率（Ｎ_ｄ＝Ｎ_ｄ１＊Ｎ_ｄ２）を構成する。

第１の入力バッファ１２２及び第２の入力バッファ１３２は、ＤＤＲメモリで具現されるが、デジタル的に周波数を掃引する間、更なるデータを受信することなく、第１及び第２の入力バッファ（１２２、１３２）に格納されたデータを再利用することで、第１のＣＩＣフィルタ１２６のデシメーション率（１／Ｎ_ｄ１）で、周波数掃引時間を短縮することができる。
第１の入力バッファ１２２の最大格納のサンプル数は、例えば２秒分のＡＤＣ１００の出力サンプル（１２２．８８Ｍｓ＊２）となり、第２の入力バッファ１３２の最大格納のサンプル数は、例えば２秒分の第１のＣＩＣフィルタ出力サンプル（３．８４Ｍｓ＊２）となる。

一方、例えば、Ｆ_Ｓ＝１２２．８８ＭＨｚのサンプルレートを有するＡＤＣ出力データに対して、様々なＲＢＷをサポートするための第１及び第２のＣＩＣフィルタ（１２６、１３６）のデシメーション率（Ｎ_ｄ１、Ｎ_ｄ２）、及びその積である全体のデシメーション率（Ｎ_ｄ＝Ｎ_ｄ１＊Ｎ_ｄ２）は、下記に示す表３のように求められる。

表３の結果は、下記に示す数式２のように、１回の周波数掃引に対して、総計算回数が最小化されるように表される。

数式２において、Ｃ_１は、１段構造のデシメーション処理ブロックを有する場合の計算量であり、Ｃ_２は、図１のように、２段カスケード構造のデシメーション処理ブロックを有する場合の計算量である。
ＴＰ_Ｘ（Ｔｒａｃｅ Ｐｏｉｎｔ）、すなわち、ＴＰ_１及びＴＰ_２（ＴＰ≦ＴＰ_１＊ＴＰ_２）はそれぞれ、第１及び第２のデシメーション処理ブロック（１２０、１３０）の周波数掃引回数を表わし、Ｎ_Ｓは、処理サンプル数である。

そこで、本発明によるスペクトラムアナライザの計算の効率性は、下記に示す数式３の通りであって、周波数掃引にかかる時間が画期的に短縮されることが分かる。

これをより詳しく説明すると、掃引方式のスペクトラムアナライザの特性上、各掃引ポイント毎に入力データが必要であり、全ての入力データが処理されるまで、全ての掃引ポイントで同一の計算が繰り返されるべきであるが、本発明では、入力バッファを用いて、第２のデシメーション処理ブロック１３０に格納されたサンプルを再利用して、全ての掃引ポイントで使用することで、更なるサンプルを得るための第１のデシメーション処理ブロック１２０の入出力時間が不要である。
結果として、第１のデシメーション処理ブロック１２０のデシメーション率（Ｎｄ_１）分ほど、周波数掃引時間を減少することができる。
例えば、表２の下段項目の場合、ＲＢＷ／ＶＢＷ＝１Ｈｚであるので、従来、アナログ掃引方式のスペクトラムアナライザによる周波数掃引時間が４０００［ｓｅｃ］であることに対して、本発明によると、周波数掃引時間を、４０００［ｓｅｃ］／４０９６分ほど、すなわち、１［ｓｅｃ］以内に短縮することができる。

一方、ＦＤＤ方式の通信信号は、ＤＬ／ＵＬの信号周波数が分離されており、その周波数が一定であるので、掃引方式のスペクトラムアナライザからすると、信号の開始地点は無意味である。
しかし、５Ｇ信号のようなＴＤＤ方式の通信信号分析をサポートするためには、前述したように、ＤＬ／ＵＬなどの所定の時間区間でのみ、信号のスペクトルを演算するゲーテッド（Ｇａｔｅｄ）スペクトル分析方式を適用すべきである。

また、ＡＤＣ１００がサポートする瞬時周波数よりも広いスパンをサポートするためには、ＲＦ処理部においてＲＦ掃引が必要であるが、前述したように、１つのＲＦ掃引周波数帯域幅であるＢＷＰを定義した後、スパン帯域幅をＢＷＰで分けて、繰り返し処理しなければならない。
１つのＢＷＰに対するＡＤＣサンプルは、ＦＰＧＡで具現されるデジタル掃引部（ＤＳ）において、デジタル方式で一括処理される。

図２は、本発明の実施形態によるスペクトラムアナライザの制御方法を説明するためのフローチャートであり、制御部３００を主体として行われる。

まず、ステップＳ１０にて、ユーザにより測定しようとする周波数帯域幅であるスパン（ｓｐａｎ）、中心周波数（ｆ_ｃ）、ＲＢＷ、及びＶＢＷが設定されると、第１及び第２のデシメーション処理ブロック（１２０、１３０）の周波数掃引回数の積に関して決まるＴＰを、事前設定値、例えば１００１に固定し、このようなＴＰは、ディスプレイ画面の横解像度に関して決まることができる。
ここで、ＴＰは、ＴＰ_１＊ＴＰ_２と同一又は大きいが、同一の場合は、ＴＰ_１／ＴＰ_２がいずれも、ＴＰの約数である場合である。

次に、ステップＳ２０にて、ステップＳ１０における設定値により、ＲＦ処理部での毎ＲＦ周波数掃引時の単位周波数帯域幅、例えば、４０ＭＨｚの帯域幅を有するＢＷＰの数（Ｎ_ＢＷＰ）を、下記に示す数式４によって算出する。

次に、ステップＳ３０にて、各ＢＷＰに対して、第１及び第２のデシメーション処理ブロック（１２０、１３０）のデシメーション率であるＮ_ｄ１とＮ_ｄ２を計算し、ＲＢＷフィルタ１４０及びＶＢＷフィルタ１７０を構成し、Ｎ_ｄ１とＮ_ｄ２は、前述した表３によって算出することができる。
ここで、個別のＢＷＰは、互いに異なるＲＢＷ及びＶＢＷを有し、これにより、Ｎ_ｄ１とＮ_ｄ２が決められる。

これらのステップを介して初期化が完了すると、制御部３００は、ＲＦ周波数掃引によるデータ安定化時間を経て、デジタル掃引部（ＤＳ）を構成するＦＰＧＡを活性化させる。
具体的には、制御部３００は、ゲート部１１０によって同期が決まる時間区間に、所定のサンプリングレート、例えば１２２．８８Ｍｓｐｓで動作するＡＤＣ１００のＮ_Ｓ個の出力サンプルを、例えばＤＤＲメモリで具現される第１の入力バッファ１２２にキャプチャー（ステップＳ４０）する。
キャプチャーの途中に時間区間が終了すると、キャプチャーを中止（ｈｏｌｄｉｎｇ）した状態で、次の時間区間に続いてキャプチャーを行う。
このようにして、第１の入力バッファ１２２に、所定数（Ｎ_ｓ）のサンプルが満たされると、キャプチャーを完了し、最大格納のサンプル数は、例えば２秒分（１２２．８８Ｍｓ＊２）となる。

次に、周波数ステップを所定の単位、例えば、ｂｉｎ（＝ｓｐａｎ／ＴＰ）＊ＴＰ_２に設定した状態で、第１のＤＤＳ１２４により、毎周波数ステップの分ほど、第１の入力バッファ１２２に格納されたサンプルを掃引して、第１のＣＩＣフィルタ１２６に出力する。
以後、第１のＣＩＣフィルタ１２６は、ステップＳ３０で算出された第１のデシメーション率（Ｎ_ｄ１）を用いて、入力サンプルをデシメーションし、これにより、第１のＣＩＣフィルタ１２６の出力サンプル数は、Ｎ_Ｓ／Ｎ_ｄ１に減少される。

次に、第１のＣＩＣフィルタ１２６より出力されたサンプルは、第２のデシメーション処理ブロック１３０の第２の入力バッファ１３２にキャプチャー（ステップＳ５０）され、これにより、第２の入力バッファ１３２の必要格納空間は、Ｎ_Ｓ／Ｎ_ｄ１に減少される。
第２の入力バッファ１３２の最大格納のサンプル数は、例えば２秒分の第１のＣＩＣフィルタ１２６の出力サンプル（３．８４Ｍｓ＊２）となる。

次に、周波数ステップを所定の単位、例えば、ｂｉｎに設定した状態で、第２のＤＤＳ１３４により、毎周波数ステップの分ほど、第２の入力バッファ１３２に格納されたサンプルを掃引して、第２のＣＩＣフィルタ１３６に出力し、第２のＣＩＣフィルタ１３６は、ステップＳ３０で算出された第２のデシメーション率（Ｎ_ｄ２）を用いて、入力サンプルをデシメーション（ステップＳ６０）し、これにより、第２のＣＩＣフィルタ１３６の出力サンプル数は、Ｎ_ｓ／（Ｎ_ｄ１＊Ｎ_ｄ２）に減少される。

次に、ステップＳ７０では、第２のＣＩＣフィルタ１３６の出力を対象に、ＲＢＷフィルタ１４０、包絡線検波器１５０、第３のＣＩＣフィルタ１６０、ＶＢＷフィルタ１７０、及びディテクタ１８０を順次経て、第２のＣＩＣフィルタ１３６の出力サンプルを処理し、続くステップＳ８０では、全てのＴＰ_２に対する処理が終了したか否かを判断する。

ステップＳ８０における判断結果、全てのＴＰ_２に対する処理が終了していない場合は、ステップＳ６０に戻り処理を繰り返し、終了した場合は、ステップＳ９０に進行して、全てのＴＰに対する処理が終了したか否かを判断する。

ステップＳ９０における判断結果、全てのＴＰに対する処理が終了していない場合は、ステップＳ５０に戻り処理を繰り返し、全てのＴＰに対する処理が終了した場合は、更にステップＳ１００に進行して、全てのＢＷＰに対する処理が終了したか否かを判断する。

ステップＳ１００における判断結果、全てのＢＷＰに対する処理が終了していない場合は、ステップＳ３０に戻り処理を繰り返し、終了した場合は、ステップＳ１１０に進行して、ディテクタ１８０の処理結果を最終的に出力した後に、プログラムを終了する。

一方、ステップＳ７０において、ＲＢＷフィルタ１４０は、あるサンプリングレートに対して、ちょうどＲＢＷ帯域幅分ほど処理すべきであるが、下記に示す数式５のように、「Ｂｌａｃｋｍａｎ−Ｈａｒｒｉｓ」ウィンドウ関数（ｗｉｎｄｏｗ ｆｕｎｃｔｉｏｎ）を基本にして、構成することができる。

最終のウィンドウ関数は、下記に示す数式６によって求められる。

式６において、αは、ＲＢＷフィルタの帯域幅を合わせるための定数であって、数式６を用いて最適の値を探さなければならない。
以後、ＲＢＷサンプリングレートとＲＢＷにより、ＲＢＷフィルタの周波数領域値であるＨ［ｎ］とフィルタの長さを決め、ＩＦＦＴ（Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）により、時間領域値であるｈ［ｎ］を求める。

最終のＲＢＷフィルタの係数
は、下記に示す数式７によって求められる。

最後に、最終のＲＢＷフィルタの帯域幅が−３ｄＢｃの基準に合うように、αを適切に決めることで、ＲＢＷフィルタの構成が完了する。

以上、添付の図面を参照して、本発明のスペクトラムアナライザ及びその制御方法の好適な実施形態について詳しく説明したが、これは、例示に過ぎず、本発明の技術的思想の範疇内で多様に変形又は変更がなされることは言うまでもない。
例えば、前述した実施形態では、デシメーションブロックを２段カスケード構造としているが、３段以上に構成することもできる。

１００ ＡＤＣ
１１０ ゲート（Ｇａｔｅ）部
１２０ 第１のデシメーション処理ブロック
１２２ 第１の入力バッファ
１２４ 第１のＤＤＳ
１２６ 第１のＣＩＣフィルタ
１３０ 第２のデシメーション処理ブロック
１３２ 第２の入力バッファ
１３４ 第２のＤＤＳ
１３６ 第２のＣＩＣフィルタ
１４０ ＲＢＷフィルタ
１５０ 包絡線検波器
１６０ 第３のＣＩＣフィルタ
１７０ ＶＢＷフィルタ
１８０ ディテクタ
２００ 入力ＵＩ
３００ 制御部
４００ 出力ＵＩ
ＤＳ デジタル掃引部

Claims (15)

1. ユーザが設定したスパン（ｓｐａｎ）により、アナログ形態の１つ以上の単位周波数帯域信号であるＢＷＰ（Ｂａｎｄ−Ｗｉｄｔｈ Ｐａｒｔ）信号を所定のサンプルレートのデジタルデータサンプルに変換するＡＤＣと、
   前記ＡＤＣを介したデジタルデータサンプルを、２段カスケード構造を有するデシメーション処理ブロックにより、デジタル的にデシメーション（ｄｅｃｉｍａｔｉｏｎ）し、掃引して処理することで、周波数の掃引速度を増加させるデジタル掃引部と、
   ユーザが、入力、設定、及び選択した各種の項目によって、デジタル掃引部を制御してスペクトル分析を行った後、その結果を出力する制御部と、を有することを特徴とするスペクトラムアナライザ。
2. ユーザが設定したスパンにより、１つ以上のＢＷＰ信号分ずつ、入力ＲＦ信号をＲＦ掃引して出力するＲＦ処理部をさらに有することを特徴とする請求項１に記載のスペクトラムアナライザ。
3. スパン、ＲＢＷ（Ｒｅｓｏｌｕｔｉｏｎ Ｂａｎｄ−Ｗｉｄｔｈ）、及びＶＢＷ（Ｖｉｄｅｏ Ｂａｎｄ−Ｗｉｄｔｈ）を含み、ユーザから所望する測定項目及びこの測定に必要な各種の設定値が入力される入力ＵＩ（ユーザインターフェイス）と、
   ユーザが測定結果を知ることができるように、表示する出力ＵＩと、をさらに有し、
   前記ＲＦ処理部、ＡＤＣ、制御部、及びデジタル掃引部は、同一の本体に共に構成され、
   前記入力ＵＩ及び出力ＵＩは、本体とは別の端末に搭載されたまま、無線通信で本体とＵＩデータを送受信することを特徴とする請求項２に記載のスペクトラムアナライザ。
4. 前記デジタル掃引部は、所望する信号区間に同期して、スペクトルを分析するように機能するゲート部と、
   ２段カスケード構造で接続され、それぞれが周波数を掃引する間、使用するデータを格納する第１及び第２の入力バッファと、
   ＮＣＯ（Ｎｕｍｅｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）からなり、デジタル的な周波数掃引に必要な変換周波数を生成するＬＯ（Ｌｏｃａｌ Ｏｓｃｉｌｌａｔｏｒ）として機能する第１及び第２のＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）と、
   ユーザが設定したＲＢＷに合うデータ処理のために、必要なデシメーションを行うことで、処理すべきデータの量を減少させる第１及び第２のＣＩＣ（Ｃａｓｃａｄｅｄ Ｉｎｔｅｇｒａｔｏｒ Ｃｏｍｂ）フィルタと、を備える第１及び第２のデシメーション処理ブロックを含むことを特徴とする請求項１に記載のスペクトラムアナライザ。
5. ＲＢＷフィルタリングを行うＲＢＷフィルタと、
   ＶＢＷフィルタリングを行うＶＢＷフィルタと、
   ＲＢＷフィルタの出力信号の波形を抽出する包絡線検波器と、
   ＲＢＷ対ＶＢＷの割合（ＲＢＷ／ＶＢＷ）に合うデシメーション、又は補間を行う第３のＣＩＣフィルタと、
   ＶＢＷフィルタの出力に対して、最大値（ｍａｘ）、最小値（ｍｉｎ）、和（ｓｕｍ）、及びサンプル（ｓａｍｐｌｅ）の４つのＶＢＷ出力値を抽出するディテクタと、をさらに有することを特徴とする請求項４に記載のスペクトラムアナライザ。
6. 前記ゲート部における信号の同期は、内部フレーム同期信号、ＧＰＳ信号、１ＰＰＳ（Ｐｕｌｓｅ Ｐｅｒ Ｓｅｃｏｎｄ）信号、又は「５Ｇ ＮＲ（Ｎｅｗ Ｒａｄｉｏ） ＳＳＢ（Ｓｙｎｃ Ｓｉｇｎａｌ Ｂｌｏｃｋ）」信号であることを特徴とする請求項４に記載のスペクトラムアナライザ。
7. 前記第１のＣＩＣフィルタのデシメーション率（Ｎ_ｄ１）と前記第２のＣＩＣフィルタのデシメーション率（Ｎ_ｄ２）を乗じて、全体のデシメーション率（Ｎ_ｄ＝Ｎ_ｄ１＊Ｎ_ｄ２）を構成することを特徴とする請求項６に記載のスペクトラムアナライザ。
8. 前記デジタル掃引部でのデジタル的な周波数掃引の間、更なるデータを受信することなく、第１及び第２の入力バッファに格納されたデータを再利用することを特徴とする請求項６に記載のスペクトラムアナライザ。
9. 前記制御部は、ＡＤＣ出力データに対して、複数のＲＢＷをサポートするための第１及び第２のＣＩＣフィルタのデシメーション率（Ｎ_ｄ１、Ｎ_ｄ２）、及びその積である全体のデシメーション率（Ｎ_ｄ＝Ｎ_ｄ１＊Ｎ_ｄ２）を、ルックアップテーブルに格納することを特徴とする請求項６に記載のスペクトラムアナライザ。
10. 測定しようとする周波数帯域幅であるスパンと、中心周波数（ｆ_ｃ）、ＲＢＷ、及びＶＢＷが設定されると、
    １次及び２次のデジタル的な周波数の掃引回数（ＴＰ_１、ＴＰ_２）の積（ＴＰ_１＊ＴＰ_２）に関して決まるＴＰ（Ｔｒａｃｅ Ｐｏｉｎｔ）を事前設定値として固定するステップと、
    Ｎ_ＢＷＰ＝ｃｅｉｌ（ｓｐａｎ／４０ＭＨｚ）から、ＲＦ処理部における毎ＲＦ周波数掃引時の単位周波数帯域幅であるＢＷＰの数（Ｎ_ＢＷＰ）を算出するステップと、
    各ＢＷＰに対して、第１及び第２のデシメーション率であるＮ_ｄ１とＮ_ｄ２を計算し、ＲＢＷフィルタ及びＶＢＷフィルタを構成するステップと、
    同期が定められた時間区間に、ＡＤＣのＮ_Ｓ個の出力サンプルを、第１の入力バッファにキャプチャーするステップと、
    第１の周波数ステップの分ほど、前記第１の入力バッファに格納されたサンプルを、１次デジタル的に掃引した後、第１のデシメーション率（Ｎ_ｄ１）を用いる第１のＣＩＣフィルタリングによりデシメーションするステップと、
    前記第１のＣＩＣフィルタリングによりデシメーションされたサンプルを、第２の入力バッファにキャプチャーした後に、第２の周波数ステップの分ほど、前記第２の入力バッファに格納されたサンプルを２次デジタル的に掃引し、その後、第２のデシメーション率（Ｎ_ｄ２）を用いる第２のＣＩＣフィルタリングによりデシメーションするステップと、
    全てのＢＷＰに対する処理が終了するまで、１次及び２次のデジタル的な周波数の掃引及びデシメーション処理を繰り返し行うステップと、を有することを特徴とするスペクトラムアナライザの制御方法。
11. 前記ＴＰは、ＴＰ≦ＴＰ_１＊ＴＰ_２であることを特徴とする請求項１０に記載のスペクトラムアナライザの制御方法。
12. 前記第１の周波数ステップは、ｂｉｎ（＝ｓｐａｎ／ＴＰ）＊ＴＰ_２で決まり、
    前記第２の周波数ステップは、ｂｉｎで決まることを特徴とする請求項１１に記載のスペクトラムアナライザの制御方法。
13. 前記キャプチャーするステップは、第１の入力バッファに、所定数（Ｎ_ｓ）のサンプルが満たされるまでキャプチャーを行い、
    キャプチャーの途中に時間区間が終了すると、キャプチャーを中止した状態で、次の時間区間に続いて、キャプチャーを行うステップを含むことを特徴とする請求項１２に記載のスペクトラムアナライザの制御方法。
14. 前記第２のＣＩＣフィルタリングの出力を対象に、ＲＢＷフィルタ、包絡線検波器、第３のＣＩＣフィルタ、ＶＢＷフィルタ、及びディテクタを順次経て、第２のＣＩＣフィルタリングの出力サンプルを、全てのＴＰ_２に対する処理が終了するまで繰り返すことを特徴とする請求項１２に記載のスペクトラムアナライザの制御方法。
15. ＲＢＷフィルタの係数
    は、
    に求められ、ＲＢＷフィルタは、
    のウィンドウ関数を基に構成し、最終のウィンドウ関数は、
    （αは、ＲＢＷフィルタの帯域幅を合わせるための定数）に求められ、ＲＢＷサンプリングレートとＲＢＷによって、ＲＢＷフィルタの周波数領域値であるＨ［ｎ］とフィルタの長さを決め、ＩＦＦＴ（Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）により、時間領域値であるｈ［ｎ］を求めることを特徴とする請求項１４に記載のスペクトラムアナライザの制御方法。