JP2005501267A - アップストリーム周波数帯域の監視 - Google Patents
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Abstract
スペクトラムアナライザは、入力信号を受信するベく適合された入力（１１５）と、入力に接続されたミキサ（３０）と、を含んでいる。ミキサは、入力信号からダウンコンバージョンされた信号を生成するべく適合されている。スペクトラムアナライザは、更に、ミキサに接続され、ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路（１１２）と、ミキサに接続され、ミキサからのダウンコンバージョンされた信号の周波数を選択的に制御し、前記入力信号の周波数スペクトルにおける強度を計測するデコーダ（１０８）と、を含んでいる。
【選択図】図１
【選択図】図１
Description
【技術分野】
【０００１】
本発明は、電子工学の分野に関し、更に詳しくは、アップストリーム周波数帯域の監視に関するものである。
【背景技術】
【０００２】
電気通信業界においては、多くのサービスプロバイダにとって、いまや、データ搬送が、潜在的な収益拡大源となっている。このようなデータの高速搬送ニーズに沿って、業界は様々な方向の動きを見せている。例えば、電話会社は、ＤＳＬ（Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ：デジタル加入者線）サービスを使用し、高速データサービスを提供している。更には、ケーブルテレビ業界も、ＤＯＣＳＩＳ（Ｄａｔａ Ｏｖｅｒ Ｃａｂｌｅ Ｓｅｒｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ）規格などの規格を使用するケーブルモデムを開発し配備している。
【０００３】
ケーブルテレビ業界が抱える問題の１つが、データ搬送に通常使用する周波数スペクトルにおける雑音に対するケーブルネットワークの脆弱性である。例えば、米国の場合、大部分のケーブルモデムは、加入者からケーブルシステムの中継局に、データを５〜４５ＭＨｚの周波数帯域で搬送している。この帯域における雑音問題のため、サービスプロバイダは、この帯域を監視し、雑音によってデータスループットが許容レベルを下回ることのないように、必要に応じて調節しなければならない。この過程で、所与のケーブルプラントにおいて雑音の影響を受けている周波数に関する正確な情報を取得し、それらの周波数をデータ搬送に使用しないようにするべく、しばしば、高価なスペクトラムアナライザを使用することが要求される。更には、雑音によって影響をうける帯域の周波数は、しばしば、時間と共に変化する。従って、このような通信媒体における状態の変化に応答し、スペクトラムアナライザの使用による帯域割当を変更することも必要となる。しかしながら、アップストリームスペクトルを監視するための従来のプロセスは、時間を要し、システムの雑音の変化に対して迅速に対応することができない。この結果、しばしば、データスループットに悪影響を被ることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上の理由、並びに、本明細書を参照及び理解することによって当業者に明らかになる後述するその他の理由から、当技術分野においては、アップストリーム通信に使用する帯域の品質の監視を改善し、このスペクトルにおける雑音の変化に対する迅速な対応を可能にするニーズが存在しているのである。
【課題を解決するための手段】
【０００５】
スペクトル分析に伴う前述の問題点及びその他の問題は、本発明の実施例によって解決され、以下の記述を参照並びに検討することにより、それらについて理解されよう。本発明の実施例によれば、有利なことに、通信回路内に周波数及び／又は時間ドメイン分析用の回路を組み込むことにより、スペクトルにおける雑音の変化に対する迅速な対応が可能になる。例えば、一実施例においては、この回路は、デジタルダウンコンバータ内の信号に基づいて、時間ドメイン又はスペクトル分析を選択的に提供する。
【０００６】
一実施例においては、スペクトラムアナライザが提供される。このスペクトラムアナライザは、入力信号を受信するべく適合された入力と、入力に接続されたミキサを含んでいる。ミキサは、入力信号から、ダウンコンバージョンされた信号を生成するべく適合されている。更に、スペクトラムアナライザは、ミキサに接続され、ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路と、この調節可能な間引き回路に接続され、間引き処理された信号における強度を計測するデコーダと、を含んでいる。更に、スペクトラムアナライザは、ミキサに接続され、ミキサからのダウンコンバージョンされた信号の周波数を選択的に制御し、入力信号の周波数スペクトルにおける強度を計測する制御回路を含んでいる。
【０００７】
一実施例において、選択した周波数スペクトルにおいて入力信号の強度を計測する方法が提供される。この方法は、入力信号をミキシングし、選択した周波数におけるダウンコンバージョンされた信号を生成する段階と、ダウンコンバージョンされた信号を間引き処理する段階と、を含んでいる。更に、この方法は、間引き処理された信号の強度レベルを計測する段階と、ミキシング、間引き、計測、及び保存段階を反復し、複数の周波数の強度計測値を生成する段階と、を含んでいる。
【０００８】
一実施例においては、信号アナライザが提供される。この信号アナライザは、入力信号を受信するべく適合された入力と、この入力に接続され、入力信号から、ダウンコンバージョンされた信号を生成するべく適合されたミキサと、このミキサに接続され、ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路と、を含んでいる。更に、信号アナライザは、調節可能な間引き回路に接続され、所定の期間にわたって、間引き処理された信号を選択されたしきい値と比較するしきい値比較器と、ミキサに接続され、ミキサからのダウンコンバージョンされた信号の周波数を選択的に制御し、時間ドメイン分析のための入力信号の周波数を選択する制御回路と、を更に含んでいる。
【０００９】
一実施例において、選択した周波数における入力信号の雑音レベルを監視する方法が提供される。この方法は、入力信号をミキシングし、選択した周波数におけるダウンコンバージョンされた信号を生成する段階と、このダウンコンバージョンされた信号を間引き処理する段階と、間引き処理された信号に基づいて値を算出する段階と、を含んでいる。更に、この方法は、値をしきい値と比較する段階と、この比較段階を監視して信号の時間ドメイン分析を提供する段階と、を含んでいる。
【発明を実施するための最良の形態】
【００１０】
以下の詳細な説明においては、本明細書の一部を構成すると共に、本発明を実施可能な特定の具体的な実施例を例示を目的として図示する添付図面を参照している。これらの実施例については、当業者が本発明を実施できるように十分詳細に説明しているが、その他の実施例も利用可能であり、本発明の精神と範囲を逸脱することなく、論理的、機械的、及び電気的な変更を加えることが可能であることを理解されたい。従って、以下の詳細な説明は、制限を意図するものとして解釈されてはならない。
【００１１】
本発明の実施例によれば、データ搬送に使用するシステム内（又は、チップ上）の信号のスペクトル分析が提供される。基本的には、入力信号を処理し、選択した周波数における入力信号の強度を計測する。スペクトル分析機能を統合することにより、通信媒体上の雑音の変化に対して迅速に対応し、媒体上におけるデータ搬送に対する悪影響を軽減することが可能になる。本発明の実施例によれば、システム内のＡ／Ｄコンバータからの実際の信号の観測が可能になる。本発明の実施例によれば、入力信号に関する情報を収集及び保存するシステムが提供される。更に、このシステムの実施例によれば、収集された情報の可読出力が生成される。更に、本発明の実施例は、時間ドメイン処理（例：雑音カウンタ）を実装している。
【実施例１】
【００１２】
図１は、本発明の開示内容による（総体として参照符号１００が付加された）分析システムの実施例のブロックダイアグラムである。システム１００は、入力信号を受信するべく設計されたデジタル高周波（ＲＦ）入力１１５を含んでいる。一実施例においては、この入力信号は、ＤＯＣＳＩＳ準拠、ＥＵＲＯ−ＤＯＣＳＩＳ準拠、又はその他の適切なケーブルモデルからのアップストリーム信号のデジタル化表現である。システム１００は、複数の周波数において入力信号内の強度レベルを計測し、デジタルデータの搬送に使用するべきではない周波数スペクトル部分のサービスプロバイダによる識別を好都合に可能にする。
【００１３】
システム１００は、処理のために入力信号の準備を行うスペクトラムアナライザ１０１を含んでいる。デジタルＲＦ入力１１５は、受信した入力信号から、ダウンコンバージョンされた信号を生成するミキサ１０３に接続されている。システム１００は、ミキサ１０３に接続された調節可能な間引き回路１１２を含んでいる。この調節可能な間引き回路１１２は、入力信号のソースと入力信号が使用する周波数帯域に部分的に基づいて、ダウンコンバージョンされた信号を選択的に間引き処理する。このダウンコンバージョンされた信号の選択的な間引きが完了すると、フィルタ１１０によってフィルタリングする。一実施例においては、フィルタ１１０は、低域通過フィルタである。別の実施例においては、フィルタ１１０は、有限インパルス応答低域通過フィルタである。この信号のフィルタリングが完了すると、デコーダ回路１０８が、その結果を受信し、信号の強度を計測する。一実施例においては、計測した信号強度に関連する値は、その強度計測に関連する周波数の標識と共に、メモリ１０６内に保存される。
【００１４】
システム１００は、入力信号のスペクトルを分析する際に、選択した周波数範囲において段階的に掃引する。システム１００は、数値制御発振器（ＮＣＯ：Ｎｕｍｅｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０２に接続された制御回路１０４を更に含んでいる。ＮＣＯ１０２は、ミキサ１０３の動作を駆動している。制御回路１０４は、ＮＣＯ１０２の制御を通じて、ミキサ１０３からのダウンコンバージョンされた信号の周波数を選択的に制御している。制御回路１０４は、ＮＣＯ１０２に供給する制御値として、初期制御値、ステップ数、ステップサイズを設定する。制御回路１０４は、入力信号の周波数スペクトルの複数の周波数においてＮＣＯ１０２を段階的に掃引し、この結果、選択した周波数スペクトルにおける強度の計測が可能になる。
【００１５】
一実施例においては、メモリ１０６がプロセッサ１２０に接続されている。一実施例においては、プロセッサ１２０は、スペクトラムアナライザ１０１と統合されている。別の実施例においては、プロセッサ１２０は、スペクトラムアナライザ１０１の外付けになっている。一実施例においては、スペクトラムアナライザ１０１に、プロセッサバスが含まれており、プロセッサ１２０は、所望の出力を生成するべく、スペクトラムアナライザ１０１のレジスタに対する書き込み及び読み取りを実行する。一実施例においては、プロセッサ１２０の出力は、強度レベルのグラフである。一実施例においては、システム１００には、システム強度レベルのグラフなどの所望の出力を表示するプロセッサ１２０に接続されたディスプレイ１３０が含まれている。
【００１６】
動作の際には、システム１００は、スペクトル分析のためにデジタルＲＦ信号を処理する。即ち、入力１１５において、デジタルＲＦ信号を受信する。そして、ミキサ１０３により、このデジタルＲＦ信号をＮＣＯ１０２の出力とミキシングし、ダウンコンバージョンされた信号を生成する。ＮＣＯ１０２は、制御回路１０４から入力を受信している。制御回路１０４により、ＮＣＯ１０２は、入力信号の周波数帯域を段階的に掃引できるようになっている。この結果、ＮＣＯ１０２による信号の周波数帯域の段階的な掃引に伴い、デコーダ回路１０８は、信号の強度を計測することができる。ダウンコンバージョンされた信号は、調節可能な間引き回路１１２によって受信され、選択的に間引き処理される。例えば、一実施例においては、ダウンコンバージョンされた信号は、２００メガサンプル／秒であり、この信号が、２０メガサンプル／秒に選択的に間引き処理される。次いで、間引き処理された信号が、フィルタ１１０によってフィルタリングされ、望ましくない信号や信号成分が除去される。次いで、デコーダ１０８は、このフィルタ１１０の出力を受信し、出力信号の強度を計測する。基本的に、このデコーダ回路１０８の出力は、特定の周波数における強度レベルである。一実施例においては、デコーダ回路１０８には、計測した強度の対数を算出する対数関数が含まれている。一実施例においては、デコーダ回路１０８の出力は、強度の対数関数である。デコーダ回路１０８による強度の計測及び算出は、ソフトウェアによって制御されている。例えば、一実施例においては、デコーダ回路１０８は、次の式を使用して所望の周波数における信号強度を算出している。
【００１７】
【数１】
【００１８】
Ｉ及びＱ成分は、それぞれ、特定の大きさを有している。デコーダ回路１０８の出力は、特定の周波数における強度であり、メモリ１０６に入力される。一実施例においては、メモリ１０６は、ランダムアクセスメモリ、又はこれに類似したものである。このフィルタリングされた信号の関連強度情報は、プロセッサ１２０による処理のために、メモリ１０６内に保存される。
【００１９】
プロセッサ１２０は、メモリ１０６内に保存された強度情報を取り出し、操作及び出力を行う。一実施例においては、この情報は、システムオペレータによる検討のために、更にディスプレイ１３０に出力される。プロセッサ１２０が供給する出力タイプの一例が図７に示されている。この出力には、「周波数」対「強度」をプロットするトレース７００が提供されている。一実施例においては、この出力は、システム強度レベルのグラフである。
【００２０】
プロセッサ１２０は、制御回路１０４にも接続されており、制御回路１０４がＮＣＯ１０２と調節可能な間引き回路１１２を制御するための制御情報を供給する。例えば、一実施例においては、プロセッサ１２０を使用し、制御回路１０４に対して、ＮＣＯ１０２用の初期周波数、ステップサイズ、及びステップ数を供給する。
【００２１】
別の実施例においては、スペクトラムアナライザ１０１は、「ゼロスパンモード」において動作する。これは、監視対象の単一の周波数、帯域、又はチャネルを選択する制御信号を制御回路１０４がＮＣＯ１０２に供給することを意味している。即ち、このモードにおいては、制御回路１０４は、ＮＣＯ１０２を複数の周波数で段階的に掃引しない。その代わりに、スペクトラムアナライザ１０１は、単一の周波数帯域又はチャネルの時間ドメイン分析を提供することになる。この実施例においては、時間ドメイン分析により、スペクトラムアナライザ１０１は、選択した通信媒体のチャネルに対するインパルス雑音の影響を判定することができる。
【００２２】
図２は、本発明の開示内容による選択した周波数スペクトルにおいて入力信号の強度を計測する、概略的に２００で示される、プロセスの一実施例を示すフローチャートである。この方法は、ブロック２０４から始まっており、ここでは、入力信号の受信により、システムを初期化している。更に、様々な変数も初期化される。例えば、図１の調節可能な間引き回路１１２などの調節可能な間引き回路の間引きのレベルを選択する。又、一実施例においては、ブロック２０８において、信号のダウンコンバージョンに使用する数値制御発振器の初期周波数、ステップサイズ、ステップ数を設定する。一実施例においては、入力信号は、ＤＯＣＳＩＳ準拠、ＥＵＲＯ−ＤＯＣＳＩＳ準拠、又はその他の適切なケーブルモデムからのアップストリーム信号のデジタル化表現である。次いで、本方法は、ブロック２１０に進み、信号をミキシングし、選択した周波数におけるダウンコンバージョンされた信号を生成する。ブロック２１５において、入力信号の帯域幅と出力信号の所望の帯域幅に部分的に基づいて、ダウンコンバージョンされた信号を間引き処理する。ブロック２２０において、間引き処理された信号をフィルタリングし、望ましくない信号や信号成分を除去する。そして、この方法はブロック２２５に進み、選択した周波数において、間引き処理された信号の強度レベルを計測する。ブロック２３０において、計測した強度レベルに関連するデータをランダムアクセスメモリなどのメモリ内に保存する。ブロック２３５において、本方法は、処理を要する更なる周波数が存在するかどうかを判定する。そして、存在する場合には、本方法はブロック２０８に進み、選択した周波数において強度を計測するプロセスを反復する。一方、処理を要する更なる周波数が存在しない場合には、本方法はブロック２４０に進み、データを読み出して表示する。そして、本方法は、ブロック２４５に進み、終了する。
【００２３】
図３は、本発明の開示内容による、概略的に３００で示される、調節可能な間引き回路の一実施例のブロックダイアグラムである。この調節可能な間引き回路３００は、例えば、図１の調節可能な間引き回路１１２として使用されるものである。調節可能な間引き回路３００は、第１及び第２間引き処理段３２５及び３４５をそれぞれ含んでいる。第１間引き処理段３２５には、バイパス可能な固定デシメータ３３０が含まれており、これは、バイパス可能な可変デシメータ３３４に接続されている。制御信号により、固定デシメータ３３０及び／又は可変デシメータ３３４の選択又はバイパスが制御されている。第１間引き処理段３２５の出力信号は、第２間引き処理段３４５に入力される。第２間引き処理段３４５は、複数のバイパス可能な固定デシメータ３４８−１〜３４８−Ｎを含んでいる。制御信号により、複数のバイパス可能な固定デシメータ３４８−１〜３４８−Ｎの中の１つ又は複数のもののバイパス又は選択が制御される。
【００２４】
第１間引き処理段３２５は、制御回路からの信号に反応する。これらの信号により、第１間引き処理段３２５の間引きファクタが選択される。この選択される間引きファクタは、入力信号の特性に基づいて、入力信号における秒当たりのサンプルを望ましい秒当たりのサンプル数に減少させるべく選定される（例えば、ＤＯＣＳＩＳ信号に対しては、ある間引きファクタを使用し、ＥｕｒｏーＤＯＣＳＩＳ信号に対しては、帯域幅の違いにより、別の間引きファクタが使用される）。第２間引き処理段３４５も、制御回路からの信号に反応する。一実施例においては、第２間引き処理段３４５は、計測した信号の帯域幅を選択的に削減する（又は、計測の周波数分解能を向上させる）。より多くのデシメータ３４８−１〜３４８−Ｎを選択するほど、分解能帯域幅が減少する。一実施例においては、デシメータ３４８−１〜３４８−Ｎのそれぞれは、２対１デシメータであり、それぞれのデシメータ３４８−１〜３４８−Ｎは、受信した信号のサンプルレートを半分に削減する。選択するデシメータ３４８−１〜３４８−Ｎを増やすに従って、サンプリングレートは、どんどん低速になる。
【実施例２】
【００２５】
図４は、本発明の開示内容による、概略的に４００で示される、デジタルダウンコンバータの一実施例のブロックダイアグラムである。デジタルダウンコンバータ４００は、複数の入力ポート１〜Ｎを含んでいる。又、デジタルダウンコンバータ４００には、複数のＮ対１マルチプレクサ４５０−１〜４５０−Ｍも含まれている。それぞれのＮ対１マルチプレクサ４５０−１〜４５０−Ｍは、チャネル４６０−１〜４６０−Ｍに接続されている。一実施例においては、チャネル４６０−１〜４６０−Ｍのそれぞれは、本出願と同日付で出願された「デジタルダウンコンバータ（Ｄｉｇｉｔａｌ Ｄｏｗｎ Ｃｏｎｖｅｒｔｅｒ）」という名称の共同譲渡され同時継続出願中の米国特許出願第 号明細書（ドケット番号第１００．２２５ＵＳ０１号）に記述されているタイプのデジタルダウンコンバータ回路から構成されている。その他の実施例においては、その他の適切なデジタルダウンコンバータ回路を使用する。それぞれのチャネル４６０−１〜４６０−Ｍは、受信機に接続されている。
【００２６】
チャネル４６０−１〜４６０−Ｍは、それぞれ、制御回路４７５の制御下において、入力ポート１〜Ｎの中の選択されたものから選択可能なチャネルをダウンコンバージョンする。制御回路４７５には、マルチプレクサ４５０−１〜４５０−Ｍのそれぞれに印加される制御信号が含まれている。更に、制御回路は、チャネル４６０−１〜４６０−Ｍに対して適切な制御信号を供給する。
【００２７】
この実施例においては、ダウンコンバージョンチャネル４６０−１〜４６０−Ｍの出力は、複数の受信機の中の１つ又は複数のものに接続されている。デジタルダウンコンバージョン回路４００には、入力１〜Ｎに選択的に接続される更なるＮ対１マルチプレクサ４８０が含まれている。マルチプレクサ４８０の出力は、スペクトラムアナライザ４０１に接続されている。一実施例においては、スペクトラムアナライザ４０１は、図１に関連して説明したスペクトラムアナライザであり、選択した周波数スペクトルにおいて、入力ポート１〜Ｎの中の選択されたものからの入力信号の強度を計測する。その他の実施例においては、スペクトラムアナライザ４０１は、図５に関連して図示及び説明する時間ドメインアナライザから構成されている。別の実施例においては、スペクトラムアナライザ４０１は、図６に関連して図示及び説明する信号アナライザから構成されている。
【００２８】
動作の際には、１つ又は複数のケーブルから入力ポート１〜Ｎにおいて受信された入力信号が、ダウンコンバージョンのためにチャネル４６０−１〜４６０−Ｍに選択的に印加される。それぞれのＮ対１マルチプレクサ４５０−１〜４５０−Ｍは、制御回路４７５の制御下において、入力ポート１〜Ｎの中の１つからの入力信号を選択する。そして、それぞれのチャネル４６０−１〜４６０−Ｎは、アップストリーム帯域内の１つの周波数を選択し、受信機用にダウンコンバージョンする。例えば、一実施例においては、単一のファイバノードを入力ポート１〜Ｎの中の１つにおいて受信し、それぞれのチャネル４６０−１〜４６０−Ｍをアップストリーム周波数スペクトルの選択された部分にチューニングする。別の実施例においては、個別のファイバノードからの１つのケーブルをそれぞれのポート１〜Ｎに接続する。この実施例においては、それぞれのチャネル４６０−１〜４６０−Ｍは、ケーブルの中のいずれかのものの上の選択したチャネルにチューニングされる。別の実施例においては、単一のファイバノードの組み合わせを入力ポート１〜Ｎに接続し、それぞれのチャネルは、ケーブルの中のいずれかのものの上の周波数スペクトルの選択した部分にチューニングされる。
【００２９】
一実施例においては、複数のダウンコンバージョンチャネル４６０−１〜４６０−Ｍが複数の入力１〜Ｎを処理する一方で、スペクトラムアナライザ４０１は、入力を分析し、入力上のそれぞれの周波数帯域において利用可能な強度のグラフを生成しており、この結果、ケーブルオペレータは、複数のダウンコンバージョンチャネル４６０−１〜４６０−Ｍの処理を妨げることなしに、雑音のソース又はオープンチャネルを走査することができる。
【実施例３】
【００３０】
図５は、本発明の開示内容による、概略的に５００で示されている、信号分析システムの一実施例のブロックダイアグラムである。システム５００は、入力信号を受信するベく設計されたデジタル高周波（ＲＦ）入力５１５を含んでいる。一実施例においては、入力信号は、ＤＯＣＳＩＳ準拠、ＥＵＲＯ−ＤＯＣＳＩＳ準拠、又はその他の適切なケーブルモデムからのアップストリーム信号のデジタル化表現である。システム５００によれば、チャネルに対する雑音の影響の推定が選択的に可能になる。一実施例においては、システム５００により、サービスプロバイダは、使用されていないチャネルの雑音をチェックし、それらが使用可能であるかどうかを判定することができる。
【００３１】
システム５００は、処理のために入力信号の準備を行う時間ドメインアナライザ５０９を含んでいる。デジタルＲＦ入力５１５は、ミキサ５０３に接続されており、このミキサは、受信した入力信号からダウンコンバージョンされた信号を生成する。システム５００には、ミキサ５０３に接続された調節可能な間引き回路５１２が含まれている。この調節可能な間引き回路５１２は、入力信号のソースと入力信号が使用する帯域幅に部分的に基づいて、ダウンコンバージョンされた信号を選択的に間引き処理する。このダウンコンバージョンされた信号の選択的な間引きが完了すると、フィルタ５１０によってフィルタリングする。一実施例においては、フィルタ５１０は、低域通過フィルタである。別の実施例においては、フィルタ５１０は、有限インパルス応答低域通過フィルタである。一実施例においては、フィルタ５１０は、計測対象のチャネルを形成する。この信号のフィルタリングが完了すると、しきい値比較器５９０は、フィルタ５１０の出力を制御回路５０４によって選択されたしきい値と比較する。例えば、一実施例においては、しきい値比較器５９０は、フィルタ５１０から信号を受信し、次の式に基づいて、しきい値と比較するための値を判定する。
【００３２】
Ｖａｌｕｅ＝｜Ｉ｜＋｜Ｑ｜
【００３３】
しきい値比較器５９０は、制御回路５０４によって制御されるしきい値を有している。このしきい値は、監視対象の周波数帯域又はチャネル上で信号を搬送するのに使用される変調のタイプ、予想強度レベル、及びこれらに類似したものなどのファクタに基づいて設定される。例えば、一実施例においては、しきい値は、選択された変調法及び予想強度レベルのコンステレーションにおける隣接ポイント間の距離の半分に基づいて設定される。
【００３４】
システム５００は、連続した時間インターバルにわたって、フィルタ５１０の出力をしきい値と比較する。一実施例においては、これらのインターバルは、予想される変調のシンボル周期の持続時間になるように選択される。
【００３５】
システム５００は、数値制御発振器（ＮＣＯ）５０２に接続された制御回路５０４を含んでいる。ＮＣＯ５０２は、ミキサ５０３の動作を駆動するものである。制御回路５０４は、ＮＣＯ５０２の制御を通じて、ミキサ５０３からのダウンコンバージョンされた信号の周波数を選択的に制御し、監視対象となる使用されていないチャネルを選択する。
【００３６】
一実施例においては、プロセッサ５２０は、時間ドメインアナライザ５０９と統合されている。別の実施例においては、プロセッサ５２０は、時間ドメインアナライザ５０９に外付けになっている。一実施例においては、プロセッサ５２０の出力は、雑音信号である。一実施例においては、システム５００は、雑音信号などの所望の出力を表示するプロセッサ５２０に接続されたディスプレイ５３０を含んでいる。別の実施例においては、ディスプレイ５５０は、監視対象のチャネルにおける雑音のグラフィカルな表現を提供する。
【００３７】
一実施例においては、プロセッサ５２０は、しきい値比較器５９０による複数回の比較に基づいて監視対象の信号の雑音レベルを推定する。この実施例においては、しきい値比較器５９０は、複数の連続したシンボル周期における雑音に関する情報を記録するためのメモリを含んでいる。プロセッサ５２０は、この情報を読み取り、フィルタ５１０の出力が、設定されたしきい値を超過又は下回るシンボル周期の割合に基づいてチャネルの雑音レベルの推定値を判定する。
【００３８】
動作の際には、システム５００は、時間ドメイン分析のために、デジタルＲＦ信号を処理する。即ち、入力５１５において、デジタルＲＦ信号を受信する。そして、ミキサ５０３により、デジタルＲＦ信号をＮＣＯ５０２の出力とミキシングし、ダウンコンバージョンされた信号を生成する。ＮＣＯ５０２は、制御回路５０４から入力を受信する。制御回路５０４により、ＮＣＯ１０２は、対象のチャネル又は周波数帯域を選択可能になっている。この結果、しきい値比較器は、シンボル周期内の入力信号のＩ及びＱ成分の値を計測することができる。ダウンコンバージョンされた信号は、調節可能な間引き回路５１２によって受信され、選択的に間引き処理される。そして、間引き処理された信号をフィルタ５１０によってフィルタリングし、望ましくない信号や信号成分を除去する。次いで、しきい値比較器５９０は、フィルタ５１０の出力を受信し、所定の期間（例：１シンボル周期）にわたって、信号をしきい値と比較する。
【００３９】
しきい値比較器５９０の出力は、特定の時間（例：シンボル周期）における雑音の推定値又は計測値であり、プロセッサ５２０に供給される。一実施例においては、比較器５９０の出力は、プロセッサ５２０による処理のためにメモリ内に保存される。
【実施例４】
【００４０】
図６は、本発明の開示内容による、概略的に６００で示される、信号アナライザの実施例のブロックダイアグラムである。信号アナライザ６００は、入力信号を受信するべく設計されたデジタル高周波（ＲＦ）入力６１５を含んでいる。一実施例においては、入力信号は、ＤＯＣＳＩＳ準拠、ＥＵＲＯ−ＤＯＣＳＩＳ準拠、又はその他の適切なケーブルモデムからのアップストリーム信号のデジタル化表現である。
【００４１】
信号アナライザ６００は、入力６１５において受信した信号の選択的な監視を可能にするメカニズムの組み合わせを提供している。信号アナライザ６００には、入力６１５において入力信号を受信するべく接続されたスペクトラムアナライザ６０１が含まれている。スペクトラムアナライザ６０１は、例えば、図１、図２、図３、又は図７に関連して前述したように構築されている。スペクトラムアナライザ６０１は、プロセッサ６２０に接続されている。又、信号アナライザ６００には、時間ドメインアナライザ６０９も含まれている。時間ドメインアナライザ６０９は、スペクトル入力６１５に接続されており、例えば、図５に関連して前述したように構築されている。時間ドメインアナライザ６０９も、プロセッサ６２０に接続されている。プロセッサ６２０は、ディスプレイ６３０に接続されている。一実施例においては、スペクトラムアナライザ６０１と時間ドメインアナライザ６０９は、数値制御発振器、間引き回路、及びフィルタなどの共通コンポーネントを共有している。
【００４２】
プロセッサ６２０は、信号アナライザ６００の動作を選択的に制御し、実行するべき適切な信号分析を選択する。例えば、プロセッサ６２０は、周波数スペクトラムアナライザが必要とされる場合には、必要な制御信号をスペクトラムアナライザ６０１に供給する。又、時間ドメイン分析を実行する必要がある場合には、プロセッサ６２０は、時間ドメインアナライザ６０９に制御信号を供給する。
【実施例５】
【００４３】
図８は、本発明の開示内容による信号アナライザ８６０を含む、概略的に８００で示される、デジタルダウンコンバータ回路の別の実施例のブロックダイアグラムである。一実施例においては、デジタルダウンコンバータ８００は、Ｎ個の入力８０１において、５〜６５ＭＨｚにおいて、最大で６つのＲＦ接続を受信することができるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向け集積回路）として形成される。デジタルダウンコンバータ８００は、入力８０１からのアップストリームデータの最大６つのチャネルをダウンコンバージョンする。受信したチャネルは、出力８０２において、５．１２ＭＨｚを中心とする中間周波数信号としてＰＨＹ（例：カリフォルニア州アービンに所在するブロードコム社（Ｂｒｏａｄｃｏｍ Ｃｏｒｐｏｒａｔｉｏｎ ｏｆ Ｉｒｖｉｎｅ， ＣＡ）から市販されているＢＣＭ３１３７ユニバーサルバースト受信機）に提示される。デジタルダウンコンバータ８００は、１０２．４ＭＨｚのパラレル入力を使用し、最大で、２０４．８ＭＨｚ／秒の入力データストリームを受け入れる。更に、この実施例は、４０．９６メガサンプル／秒で出力サンプルをＰＨＹに供給する。又、デジタルダウンコンバータ８００には、信号アナライザ８６０も含まれている。信号アナライザ８６０は、入力データストリームの中のいずれかのものからの信号を選択的に処理するべく、入力８０１に接続されている。信号アナライザ８６０は、供給された信号の周波数ドメイン分析及び時間ドメイン分析の少なくとも１つを提供する。
【００４４】
デジタルダウンコンバータ８００は、最大で、６つのＡ／Ｄコンバータ（ＡＤＣ）８０３からサンプルを受信することができる。それぞれのＡＤＣ８０３は、独自のサンプルクロックをデジタルダウンコンバーター８００に供給可能であるが、６つのクロックは、互いに５ナノ秒以内の精度で同期していなければならない。図８のＣＬＫ１というラベルが付加されたクロックは、マスタクロックとして使用され、オンチップの位相ロックループ（ＰＬＬ）において倍加された後に、４０．９６ＭＨｚの出力クロックに分割される。デジタルダウンコンバータ８００は、入力の柔軟性を提供するべく、可変クロック分割器を使用している。このクロック分割器は、表１に示されているように、ＤＩＶ［１：０］ピンを使用して制御される。
【００４５】
【表１】
【００４６】
入力サンプルは、マルチプレクサ８４０−１〜８４０−Mとして示されているクロスバーによって受信されるが、これは、入力信号８０１をデジタルダウンコンバータチャネル８５０−１〜８５０−Ｍ、又は信号アナライザ８６０に接続することができる。単一の入力ストリームを複数のチャネルに案内し、単一の入力からの複数のアップストリーム周波数の選択を可能にすることができる。ＡＤＣ８０３からの出力は、最大で１２ビット幅であってよい。それぞれの入力ポートは、Ａ及びＢサンプル入力を有している。サイクル当たり２つのサンプルを供給するＡＤＣ８０３の場合には、Ａ及びＢ入力の両方に接続され、Ｂ入力は、Ａ入力よりも後のサンプルである必要がある。サイクル当たり１つのサンプルを供給するＡＤＣ８０３は、Ａ入力のみに接続される。
【００４７】
入力８０１は、クロックアライメントロジック８０４を介して受信する。クロックアライメントロジック８０４は、６つの個々のクロックドメインを単一のコアクロックドメインに纏めるものである。クロックアライメントロジック８０４は、データを符号なしから２の補数に変換したり、Ａ及びＢポートをスワップしたり、或いは、ＡＤＣ８０３の最上位ビットから最下位ビットの入力バスを規定の順序のモジュール配線を困難にするピンアウトとスワップすることが可能な制御ビットを有している。クロックアライメントブロック８０４は、パラレル又はインターリーブフォーマットで、ＡＤＣ８０３から入力を受け付けることができる。
【００４８】
図９は、図８のデジタルダウンコンバータ用の、概略的に９００で示される、信号アナライザチャネルの実施例のブロックダイアグラムである。信号アナライザチャネル９００は、デジタルダウンコンバータチャネル８５０−１〜８５０−Ｍと比べ、スペクトラムアナライザとするためのいくつかの追加ロジックを備えている。
【００４９】
チャネル９００は、入力９０１ａ及び９０１ｂにおいて入力信号を受信する。有利なことに、チャネル９００は、ＤＯＣＳＩＳ規格、Ｅｕｒｏ−ＤＯＣＳＩＳ規格、又はその他のケーブルネットワークによってデータを供給する適切な規格を含む（但し、これらに限定されない）いくつかの規格に準拠する信号を入力９０１ａ及び９０１ｂで受け付けるべく設計されている。
【００５０】
信号アナライザチャネル９００は、ＣＳＲ（Ｃｈａｎｎｅｌ ｃｏｎｔｒｏｌ ａｎｄ Ｓｔａｔｉｃ Ｒｅｇｉｓｔｅｒ：チャネル制御及び静的レジスタ）９２５の制御下において、入力９０１ａ及び９０１ｂの入力ストリームをダウンコンバージョンする。信号アナライザチャネル９００は、数値制御発振器（ＮＣＯ）９０４とミキサ９０２ａ及び９０２ｂを使用し、入力ストリームをベースバンドに変換する。一実施例においては、ＮＣＯ９０４は、−６５〜６５ＭＨｚにチューニング可能である。そして、このダウンコンバージョンされたデータは、一連の間引きフィルタ９０８及び９１０を介して送信される。一実施例においては、間引きフィルタ９０８及び９１０の出力は、２０．４８メガサンプル／秒の「Ｉ」及び「Ｑ」サンプルストリームである。
【００５１】
一実施例においては、信号アナライザチャネル９００は、複数の２対１デシメータ９１２−１〜９１２−Ｎをも有している。デシメータ９１２−１〜９１２−Ｎを個々にオン／オフし、フィルタ９１４のサンプル周波数（及び帯域幅）を変化させることができる。一実施例においては、チャネル９００には、８つの２対１デシメータが含まれている。一実施例においては、フィルタ９１４は、プログラム可能な係数を有する低域通過５３タップＦＩＲフィルタを有している。
【００５２】
信号アナライザ９００には、フィルタ９１４の出力を周波数ドメイン又は時間ドメインにおいて処理するデコーダ９１６も含まれている。一実施例においては、デコーダ９１６は、対数強度及び出力電圧を算出する。デコーダ９１６は、このデータをスペクトラムアナライザ９１８に供給する。一実施例においては、スペクトル分析のために、スペクトラムアナライザ９１８に、開始周波数、周波数ステップサイズ、及びステップ数が読み込まれる。スペクトラムアナライザは、この情報を数値制御発振器９０４に供給し、データの収集を制御する。一実施例においては、スペクトラムアナライザ９１８の出力は、メモリ制御９２２の制御下において、メモリバンク９２０内に保存される。
【００５３】
図１０は、図９の信号アナライザチャネル用の、概略的に１０００で示される、発振器の実施例のブロックダイアグラムである。例えば、発振器１０００は、ミキサ９０２ａ及び９０２ｂを駆動する適切な出力信号を供給するべく機能することができる。
【００５４】
発振器１０００は、数値制御発振器であり、Ａ及びＢチャネルの両方にサイン及びコサイン関数を生成する。クロック信号ＣＬＫのクロックサイクルごとに、加算器１００４により、入力周波数ワード（ｆｒｅｑ）が位相アキュムレータ１００２に加算される。周波数ワードを２で除算したものが、加算器１００６により、位相アキュムレータ１００２の出力に加算され、奇数の（又は、Ａ）サンプルの位相が算出される。周波数ワードは、符号を有する量であり、発振器は反対方向にスピン可能であって、サイン及びコサイン（又は、「Ｑ」及び「Ｉ」チャネル）を効果的にスワップすることができる。
【００５５】
発振器１０００は、複数のサインジェネレータ１０１０−ａ２、１０１０−ａ１、１０１０−ｂ２、及び１０１０−ｂ１、並びに、コサインジェネレータ１０１２−ａ２、１０１２−ａ１、１０１２−ｂ２、及び１０１２−ｂ１を含んでいる。一実施例においては、サインジェネレータとコサインジェネレータの組み合わせ速度は、入力クロックレートＣＬＫで動作できるほどに十分大きなものではない。このロジックを高速で動作可能にするべく、図示のように、１クロックサイクルだけ位相がずれて動作するサインジェネレータとコサインジェネレータの２つの完全な組を使用する。フリップフロップ（奇数）１００８は、入力クロックを２で除算するものであり、これを使用し、それぞれレジスタ１０１４及び１０１６、並びに、それぞれレジスタ１０１８及び１０２０に交互に読み込むと同時に、サインジェネレータとコサインジェネレータ間を選択し、出力レジスタ１０２２、１０２４、１０２６、及び１０２８にそれぞれ読み込んでいる。
【００５６】
図１１は、図９の信号アナライザチャネル用の、概略的に１１００で示される、ミキサの実施例のブロックダイアグラムである。例えば、一実施例においては、ミキサ９０２ａ及び９０２ｂは、この図１１に関連して図示及び後述するように実装される。
【００５７】
ミキサ１１００は、それぞれのクロックサイクルごとに、入力信号を受信し、レジスタ１１２０内に保存する。この入力データは、範囲ブロック１１１４によってチェックされ、データが最大又は最小信号レベルに過度に近接している場合には、範囲外信号が生成される（このしきい値は、最大信号範囲から２５、１２．５、６．２５、又は３．１２５パーセントにプログラム可能である）。
【００５８】
ミキサ１１００も、図１０の発振器１０００などの発振器からサイン及びコサイン入力を受信する。ミキサ１１００は、クロックサイクルごとに、それぞれレジスタ１１１０及び１１１２内にサイン及びコサイン値を読み込む。サイン及びコサインレジスタ１１１２及び１１１０の前にそれぞれ位置しているマルチプレクサ１１１６及び１１１８は、チップ試験用のものである（サイン及びコサイン入力又は遅延入力信号間を切り替える）。
【００５９】
乗算器１１２２及び１１２４において、入力レジスタ１１２０の内容に、サイン及びコサインレジスタ１１１０及び１１１２の内容を乗算し、Ｉ及びＱ値を生成する実際のミキサ機能を実行する。加算器１１２６及び１１２８において、５１２を加算した後に、積の最下位の１０ビットを無視し、適切な丸めを実行する。これにより、結果は、−４０９６〜４０９５にクリッピングされており、出力がクリッパ１１２７及び１１２９においてラップしないようになっている。クロックサイクルごとに、切り捨て及びクリッピングされたＩ及びＱ値が出力レジスタ１１３０及び１１３２内に保存される。出力データ経路内のマルチプレクサ１１３４及び１１３６は、チップ試験用のものである（入力データが出力ピンに直接ゲーティングされる（フロースルーモード））。
【００６０】
図１２は、図９の信号アナライザチャネル用の、概略的に１２００で示される、デシメータの実施例のブロックダイアグラムである。一実施例においては、図９のデシメータ９０８は、この図１２に関連して図示及び後述するように構築される。
【００６１】
デシメータ１２００は、４つの入力ストリーム（Ｑ及びＩストリームの奇数及び偶数サンプル）を半分のサンプルレートの２つのストリーム（Ｑ及びＩ）に削減する２対１デシメータから構成されている。ＩデータとＱデータは同様に処理されるため、Ｑデータを処理する回路についてのみ詳細に説明する。
【００６２】
クロックサイクルごとに、奇数及び偶数サンプルの両方が、５サンプルの深さを有するシフトレジスタ１２０２内にシフトされる。これらの５つのサンプルは、それぞれ、１、４、６、４、及び１の重みファクタにより、加算器１２０４において合算される。適切な丸めを行うべく、加算器１２０４により、合計に更に「８」が加算される。最下位の４ビットは無視され（フィルタは、１６の利得を有している）、出力が出力レジスタ１２０６内に読み込まれる。
【００６３】
デシメータ１２００は、制御信号１２１０により、単一のサンプルストリームを生成するＡ／Ｄコンバータに選択的にバイパスされる。デシメータ１２００は、制御信号１２１０によって制御されるマルチプレクサ１２１２を含んでいる。デシメータ１２００をバイパスする場合には、制御信号１２１０は、変更を加えることなしに、入力レジスタを出力レジスタにクロッキングする。尚、マルチプレクサ１２１４は、チップ試験用のものである（入力データが出力ピンに直接ゲーティングされる（フロースルーモード））。
【００６４】
図１３は、図９の信号アナライザチャネル用の、概略的に１３００で示される、別のデシメータの実施例のブロックダイアグラムである。一実施例においては、図９のデシメータ９１０は、この図１３に関連して図示及び説明するように構築される。
【００６５】
デシメータ１３００は、「Ｑ」及び「Ｉ」ストリームのサンプル周波数を３〜６のファクタで削減する。入力信号ｉｎｑ及びｉｎｉの６つのサンプルが、入力シフトレジスタｉｒｅｇｑ及びｉｒｅｇｉにそれぞれ保存される。次いで、一度に、３、４、５、又は６個のサンプルがシフトレジスタｄｒｅｇｑ及びｄｒｅｇｉを通じてシフトされる。この際に使用するクロックは、入力クロックを３〜６の同一のファクタで除算したものである。これらの最新の２つのシフトレジスタ内には、合計で１７個のサンプルが保持される。ゲート数を削減するべく、後続の部分は、「Ｑ」及び「Ｉ」データストリーム間で共有されており、２倍のクロックレートで動作し、「Ｑ」及び「Ｉ」サンプル間で交互に切り替わる。ｄｒｅｇｑ及びｄｒｅｇｉの内容が、マルチプレクサ１３１０によってマルチプレクシングされ、レジスタｄｒｅｇ内に読み込まれる。１７個のサンプルに対して、フィルタが作用するが、これは対称になっている（これは、実行を要するのが９つの乗算のみであることを意味している）。ファイルタ係数を乗算する前に、まず、「サンプル１及び１７」、「２及び１６」から「８及び１０」までを加算する。そして、速度の利点の観点から、９つの部分乗算器によって乗算を実行する。パイプラインレジスタ１３２０内に読み込まれる前に、１８個の部分積は合算され、２つの部分合計が形成される。レジスタ１３３０内への読み込みの前に、データはスケーリングされ（利得の一部が乗算され）、丸められ（数を加算して適切に丸め）、２の累乗の利得によって指定されるビットにクリッピングされる。レジスタ１３３２、１３３４、及び１３３６を使用し、合成されている「Ｑ」及び「Ｉ」ストリームを２つの別個のデータストリームにデマルチプレクシングする。マルチプレクサ１３３８及び１３４０は、チップ試験用のものである（入力データが出力ピンに直接ゲーティングされる（フロースルーモード））。「範囲」ブロック１３４２は、信号レベルをチェックし、データが範囲の最大又は最小に過剰に近接している場合に、範囲外信号を生成する（このしきい値は、２５、１２．５、６．２５、又は３．１２５パーセントにプログラム可能である）。
【００６６】
図１４は、図９の信号アナライザチャネル用の、概略的に１４００で示される、別のデシメータの実施例のブロックダイアグラムである。一実施例においては、それぞれのデシメータ９１２−１〜９１２−Ｎは、この図１４に関連して図示及び説明するように構築される。
【００６７】
デシメータ１４００は、選択的にオン／オフされる２対１デシメータである。オフの場合には、Ｑ及びＩ入力データは、入力イネーブル信号と共に、出力レジスタ１４０２及び１４０４に直接ゲーティングされる。オンの場合には、デシメータ１４００は、信号の間引き処理を実行する。Ｑの最新の５つのサンプルとＩの最新の６つのサンプルがレジスタｎｅｘｑｒ及びｎｅｘｉｒ内に保存される。間引き機能は、すべての入力サンプルにおいて、Ｑ又はＩの最新の５つのサンプルに対して適用される。
【００６８】
これらの入力サンプルは、１、４、６、４、及び１の重みファクタにより、加算器１４０６によって合算される。この加算器の出力は、１又は２の利得を有する利得処理段１４０８を通過する。クリッパ１４１０におけるクリッピングの後に、合成されたＱ及びＩストリームは、レジスタｓａｖｅｑ及びｓａｖｅｉによって個々のＱ及びＩストリームに分離される。このｓａｖｅｑ及びｓａｖｅｉレジスタの出力は、出力レジスタｏｕｔｑｒ及びｏｕｔｉｒ内に保存される。マルチプレクサ１４１２及び１４１４は、チップ試験用のものである（入力データが出力ピンに直接ゲーティングされる（フロースルーモード））。
【００６９】
図１５は、図９の信号アナライザチャネル用の、概略的に１５００で示される、フィルタの実施例のブロックダイアグラムである。一実施例においては、図９のフィルタ９１４は、この図１５のフィルタ１５００に関連して図示及び説明するように構築される。
【００７０】
フィルタ１５００は、最終帯域形成フィルタである。フィルタ１５００は、２０．４８ＭＨｚで動作する対称５３タップフィルタであり、１６の外部タップ係数は、１０ビットの符号を有する整数であり、残りの１１個の内部係数は、１２ビットの符号を有する数である。ゲート数を削減するベく、１つのバージョンのフィルタのみが存在しており、２倍の周波数で動作し、「Ｑ」と「Ｉ」サンプルを切り換えている。ｅｎａｌクロックサイクルごとに、ｉｎｑ又はｉｎｉが、１０５の深さを有するシフトレジスタ１５０２内にシフトされる。フィルタ１５００は、シフトレジスタのすべての奇数サンプルを使用して動作し、これらは、「Ｑ」又は「Ｉ」の最新の５３サンプルである。まず、同一のタップ係数を有するシフトレジスタの両側のサンプルが合算された後に（２６個の加算器）、その対応する係数が乗算される。中心タップの場合には、その係数が直接乗算される。そして、これら２７個の部分乗算器の出力は、削減ツリー１５０４内において、２つの部分合計に削減される。パイプラインレジスタ１５０６の後に、これらの部分合計は、加算器１５０８によって合算される。レジスタ１５１０、１５１２、及び１５１４は、合成されたデータストリームを別個の「Ｑ」及び「Ｉ」ストリームに分割するためのものである。マルチプレクサ１５１６及び１５１８は、チップ試験用のものである（データが出力ピンに直接ゲーティングされる（フロースルーモード））。
【００７１】
図１６は、図９の信号アナライザチャネル用の、概略的に１６００で示される、デコーダの実施例のブロックダイアグラムである。一実施例においては、図９のデコーダ９１８は、この図１６のデコーダ１６００に関連して図示及び説明するように構築される。
【００７２】
デコーダ１６００は、フィルタ（例：図９のフィルタ９１４）の出力信号から出力電圧及び対数出力強度を算出する。デコーダ１６００は、出力信号を受信し、レジスタｒｅｇｑ及びｒｅｇｉ内に保存する。これらのレジスタの内容は、平方関数１６０２及び１６０４により、それぞれ平方される。次いで、加算器１６０６において、レジスタ１６０２及び１６０４の内容を加算することにより、出力強度が算出される。この強度値は、レジスタｐｏｗｅｒ内に保存される。
【００７３】
このレジスタｐｏｗｅｒ内の値を使用し、出力値を選択的に算出する。一実施例においては、平方根関数１６０８は、レジスタｐｏｗｅｒ内の値の平方根を算出する。この値は、レジスタ１６１０内に保存される。レジスタ１６１０の出力は電圧であり、これは、利得ブロック１６１２、クリップブロック１６１４によって変更され、レジスタ１６１６内に保存される。
【００７４】
別の実施例においては、レジスタｐｏｗｅｒ内に保存されている値に対数関数が適用される。対数関数は、２つの処理段により、実行される。第１の処理段においては、ｐｏｗｅｒの最上位ビットを検出し、符号化ビット番号（ｌｓｂ＝０）がレジスタｌｏｇ １のビット１２〜１７内に読み込まれ、１２個の次の上位ビットがレジスタｌｏｇ １のビット０〜１１に読み込まれる。そして、第２処理段において、乗算器１６１８により、レジスタｌｏｇ １内の値に３８５３が乗算され、加算器１６２０により、９３８４７６が加算される。この最初の数は、１２８＊１００＊ｌｏｇ（２）であり、２番目の数は、絶対エラーを極小化するオフセットである。この計算の出力は、１００＊ｌｏｇ（ｐｏｗｅｒ）ｘ５２４２８８又は２＾１９の近似である。この結果は、１９個の最下位ビットを捨てた後に、出力レジスタｏｕｔｌｏｇ内に読み込まれる。
【００７５】
一実施例においては、デコーダ１６００内には、雑音検出器も実装される。雑音検出器は、まず、絶対値関数１６３０及び１６３２により、Ｑ及びＩ入力レジスタ内の内容の絶対値をそれぞれ算出する。これらの絶対値は、レジスタａｂｓｑ及びａｂｓｉに保存され、比較器１６３４及び１６３６により、指定された雑音レベルと比較される。次いで、この比較器１６３４及び１６３６の出力に基づいて、雑音カウンタを更新するパルスが生成される。
【００７６】
マルチプレクサ１６３８、１６４０、１６４２、及び１６４４は、チップ試験用のものである（Ｑ又はＩ入力データの上位又は下位の半分が出力ピンに直接ゲーティングされる（フロースルーモード））。デコーダ自体を試験するには、対数関数の出力、又はｐｏｗｅｒレジスタの１３ビットの３つの組の中の１つがデコーダ出力ピンにゲーティングされる。
【００７７】
図１７及び１８は、図９の信号アナライザチャネル用の、概略的に１７００で示される、スペクトラムアナライザの実施例を示すブロックダイアグラムである。一実施例においては、スペクトラムアナライザ９１８は、この図１７及び図１８のスペクトラムアナライザ１７００に関連して図示及び説明するように構築される。
【００７８】
スペクトラムアナライザ１７００は、レジスタ１７０２、１７０４、１７０６、及び１７０８を使用し、数値制御発振器（例：図９のＮＣＯ９０４）の動作を制御すると共に、メモリ内のデータの保存（例：メモリバンク９０２におけるデコーダ９１６からの対数強度データの保存）を制御する。
【００７９】
レジスタ１７０２は、スペクトラムアナライザが周波数範囲においてＮＣＯを段階的に掃引する際に、蓄積された周波数を保存する周波数アキュムレータである。レジスタ１７０２は、加算器１７１０の出力を保存する。加算器１７１０は、スペクトラムアナライザ１７００が次の周波数に変化するごとにｆ＿ｓｔｅｐレジスタの内容を加算する。
【００８０】
レジスタ１７０４（１＿ｓｔｅｐ＿ｃｎｔ）は、スペクトラムアナライザ１７００のそれぞれのステップの持続時間を判定するものである。レジスタ１７０４は、それぞれのステップにおいて計数する。レジスタ１７０４には、ステップの開始時点において、６８が読み込まれる。減分器１７１２は、減分器１７１２内に保存されている値がゼロに到達するまで、間引き処理されたクロックサイクルに従って、レジスタ１７０４内の値を減分する。
【００８１】
レジスタ１７０６（Ｎ＿ｓｔｅｐ＿ｃｎｔ）は、選択された数のステップが達成される時点を判定する。レジスタ１７０６は、ゼロからスタートする。レジスタ１７０６は、増分器１７１６により、ステップの終了時点ごとに増分される。比較器１７１４により、レジスタ１７０６の内容が、入力されたｎ＿ｓｔｅｐと比較される。レジスタ１７０６内の値がｎ＿ｓｔｅｐの選択値と等しくなると、スペクトラムアナライザ１７００は停止する。
【００８２】
各ステップの終了時点において、レジスタ１７０６の内容がレジスタ１７１８（ｓａ＿ｗｒｔ＿ａｄｄ）内に読み込まれる。このレジスタ１７１８内の値は、保存するデータ用のメモリアドレスとして使用される。又、各ステップの終了時点において、チューナの対数強度出力がサンプリングされ、レジスタ１７０８（ｓａ＿ｗｒｔ＿ｄａｔ）内に保存されて、メモリ書き込み用のデータとして使用される。
【００８３】
スペクトラムアナライザ１７００の残りのロジックが図１８に示されている。この図１８のスペクトラムアナライザの部分は、Ａ／Ｄコンバータの生データをサンプリングし、サンプルをメモリ内に書き込むためのものである。レジスタ１７０６（ｎ＿ｓｔｅｐ＿ｃｎｔ）にゼロが読み込まれた場合に、サンプラはスタートする。サンプルアドレスレジスタ１７３０（ｓａｍ＿ａｄｄｒ）にゼロが読み込まれ、サイクルごとに、値が増分される。このレジスタ１７３０内の値は、単一チャネルＡＤＣを使用する場合には、増分器１７３２及び１７３４のいずれかによって増分され、クロックサイクルごとに２つのサンプルを生成するＡＤＣを使用する場合には、両方によって増分される。データ経路内のマルチプレクサ１７３６、１７３８、及び１７４０は、２つのＡＤＣチャネルからのデータフローとスペクトラムアナライザ１７００からのデータを制御する。サンプラ及びスペクトラムアナライザからのメモリアドレスを切り換えるためのマルチプレクサ１７４２も存在している。ＯＲゲート１７４４及び１７４６とフリップフロップ１７４８及び１７５０は、メモリコントローラに対する書き込みイネーブル信号を生成する。
【００８４】
図１９は、図９の信号アナライザチャネル用の、概略的に１９００で示される、メモリコントローラの実施例のブロックダイアグラムである。一実施例においては、図９のメモリコントローラ９２２は、この図１９のメモリコントローラ１９００に関連して図示及び説明するように構築される。
【００８５】
メモリコントローラ１９００は、ＣＰＵインターフェイスからのメモリアドレス用の自動増分レジスタ１９０２を有している。アドレスに書き込まれると、第１のメモリ位置が読み取られ、そのデータがレジスタ１９０４（ｃ＿ｍｅｍ＿ｄａｔａ）内に保存され、レジスタ１９０２内のアドレスポイントが増分される。ＣＰＵがメモリデータレジスタ１９０４を読み取ると、信号ｃ＿ｒｄ＿ｄａｔａは、同一の動作を実行し、次のデータワードをメモリから読み取り、アドレスレジスタ１９０２を増分する。レジスタの残りの部分は、残りの信号をメモリバンク、チップセレクト（ｍ＿ｃｓｂ）、書き込みイネーブル（ｍ＿ｗｅｂ）、及びデータ（ｍｄｉ）にパイプラインする。
【図面の簡単な説明】
【００８６】
【図１】本発明の開示内容によるスペクトラムアナライザを有するシステムの一実施例のブロックダイアグラムである。
【図２】本発明の開示内容による信号をスペクトル分析するプロセスの一実施例のフローチャートである。
【図３】本発明の開示内容による調節可能な間引き回路の一実施例のブロックダイアグラムである。
【図４】本発明の開示内容によるスペクトラムアナライザを有するデジタルダウンコンバージョン回路の一実施例のブロックダイアグラムである。
【図５】本発明の開示内容による時間ドメインアナライザを含むシステムの別の実施例のブロックダイアグラムである。
【図６】本発明の開示内容による信号アナライザを有するシステムの別の実施例のブロックダイアグラムである。
【図７】本発明の開示内容によるスペクトラムアナライザのサンプル出力の画面ショットである。
【図８】本発明の開示内容による信号アナライザを含むデジタルダウンコンバージョン回路の別の実施例のブロックダイアグラムである。
【図９】図８のデジタルダウンコンバータ用の信号アナライザチャネルの実施例のブロックダイアグラムである。
【図１０】図９の信号アナライザチャネル用の発振器の実施例のブロックダイアグラムである。
【図１１】図９の信号アナライザチャネル用のミキサの実施例のブロックダイアグラムである。
【図１２】図９の信号アナライザチャネル用のデシメータの実施例のブロックダイアグラムである。
【図１３】図９の信号アナライザチャネル用の別のデシメータの実施例のブロックダイアグラムである。
【図１４】図９の信号アナライザチャネル用の別のデシメータの実施例のブロックダイアグラムである。
【図１５】図９の信号アナライザチャネル用のフィルタの実施例のブロックダイアグラムである。
【図１６】図９の信号アナライザチャネル用のデコーダの実施例のブロックダイアグラムである。
【図１７】図９の信号アナライザチャネル用のスペクトラムアナライザの実施例のブロックダイアグラムである。
【図１８】図９の信号アナライザチャネル用のスペクトラムアナライザの実施例のブロックダイアグラムである。
【図１９】図９の信号アナライザチャネル用のメモリコントローラの実施例のブロックダイアグラムである。
【０００１】
本発明は、電子工学の分野に関し、更に詳しくは、アップストリーム周波数帯域の監視に関するものである。
【背景技術】
【０００２】
電気通信業界においては、多くのサービスプロバイダにとって、いまや、データ搬送が、潜在的な収益拡大源となっている。このようなデータの高速搬送ニーズに沿って、業界は様々な方向の動きを見せている。例えば、電話会社は、ＤＳＬ（Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ：デジタル加入者線）サービスを使用し、高速データサービスを提供している。更には、ケーブルテレビ業界も、ＤＯＣＳＩＳ（Ｄａｔａ Ｏｖｅｒ Ｃａｂｌｅ Ｓｅｒｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ）規格などの規格を使用するケーブルモデムを開発し配備している。
【０００３】
ケーブルテレビ業界が抱える問題の１つが、データ搬送に通常使用する周波数スペクトルにおける雑音に対するケーブルネットワークの脆弱性である。例えば、米国の場合、大部分のケーブルモデムは、加入者からケーブルシステムの中継局に、データを５〜４５ＭＨｚの周波数帯域で搬送している。この帯域における雑音問題のため、サービスプロバイダは、この帯域を監視し、雑音によってデータスループットが許容レベルを下回ることのないように、必要に応じて調節しなければならない。この過程で、所与のケーブルプラントにおいて雑音の影響を受けている周波数に関する正確な情報を取得し、それらの周波数をデータ搬送に使用しないようにするべく、しばしば、高価なスペクトラムアナライザを使用することが要求される。更には、雑音によって影響をうける帯域の周波数は、しばしば、時間と共に変化する。従って、このような通信媒体における状態の変化に応答し、スペクトラムアナライザの使用による帯域割当を変更することも必要となる。しかしながら、アップストリームスペクトルを監視するための従来のプロセスは、時間を要し、システムの雑音の変化に対して迅速に対応することができない。この結果、しばしば、データスループットに悪影響を被ることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上の理由、並びに、本明細書を参照及び理解することによって当業者に明らかになる後述するその他の理由から、当技術分野においては、アップストリーム通信に使用する帯域の品質の監視を改善し、このスペクトルにおける雑音の変化に対する迅速な対応を可能にするニーズが存在しているのである。
【課題を解決するための手段】
【０００５】
スペクトル分析に伴う前述の問題点及びその他の問題は、本発明の実施例によって解決され、以下の記述を参照並びに検討することにより、それらについて理解されよう。本発明の実施例によれば、有利なことに、通信回路内に周波数及び／又は時間ドメイン分析用の回路を組み込むことにより、スペクトルにおける雑音の変化に対する迅速な対応が可能になる。例えば、一実施例においては、この回路は、デジタルダウンコンバータ内の信号に基づいて、時間ドメイン又はスペクトル分析を選択的に提供する。
【０００６】
一実施例においては、スペクトラムアナライザが提供される。このスペクトラムアナライザは、入力信号を受信するべく適合された入力と、入力に接続されたミキサを含んでいる。ミキサは、入力信号から、ダウンコンバージョンされた信号を生成するべく適合されている。更に、スペクトラムアナライザは、ミキサに接続され、ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路と、この調節可能な間引き回路に接続され、間引き処理された信号における強度を計測するデコーダと、を含んでいる。更に、スペクトラムアナライザは、ミキサに接続され、ミキサからのダウンコンバージョンされた信号の周波数を選択的に制御し、入力信号の周波数スペクトルにおける強度を計測する制御回路を含んでいる。
【０００７】
一実施例において、選択した周波数スペクトルにおいて入力信号の強度を計測する方法が提供される。この方法は、入力信号をミキシングし、選択した周波数におけるダウンコンバージョンされた信号を生成する段階と、ダウンコンバージョンされた信号を間引き処理する段階と、を含んでいる。更に、この方法は、間引き処理された信号の強度レベルを計測する段階と、ミキシング、間引き、計測、及び保存段階を反復し、複数の周波数の強度計測値を生成する段階と、を含んでいる。
【０００８】
一実施例においては、信号アナライザが提供される。この信号アナライザは、入力信号を受信するべく適合された入力と、この入力に接続され、入力信号から、ダウンコンバージョンされた信号を生成するべく適合されたミキサと、このミキサに接続され、ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路と、を含んでいる。更に、信号アナライザは、調節可能な間引き回路に接続され、所定の期間にわたって、間引き処理された信号を選択されたしきい値と比較するしきい値比較器と、ミキサに接続され、ミキサからのダウンコンバージョンされた信号の周波数を選択的に制御し、時間ドメイン分析のための入力信号の周波数を選択する制御回路と、を更に含んでいる。
【０００９】
一実施例において、選択した周波数における入力信号の雑音レベルを監視する方法が提供される。この方法は、入力信号をミキシングし、選択した周波数におけるダウンコンバージョンされた信号を生成する段階と、このダウンコンバージョンされた信号を間引き処理する段階と、間引き処理された信号に基づいて値を算出する段階と、を含んでいる。更に、この方法は、値をしきい値と比較する段階と、この比較段階を監視して信号の時間ドメイン分析を提供する段階と、を含んでいる。
【発明を実施するための最良の形態】
【００１０】
以下の詳細な説明においては、本明細書の一部を構成すると共に、本発明を実施可能な特定の具体的な実施例を例示を目的として図示する添付図面を参照している。これらの実施例については、当業者が本発明を実施できるように十分詳細に説明しているが、その他の実施例も利用可能であり、本発明の精神と範囲を逸脱することなく、論理的、機械的、及び電気的な変更を加えることが可能であることを理解されたい。従って、以下の詳細な説明は、制限を意図するものとして解釈されてはならない。
【００１１】
本発明の実施例によれば、データ搬送に使用するシステム内（又は、チップ上）の信号のスペクトル分析が提供される。基本的には、入力信号を処理し、選択した周波数における入力信号の強度を計測する。スペクトル分析機能を統合することにより、通信媒体上の雑音の変化に対して迅速に対応し、媒体上におけるデータ搬送に対する悪影響を軽減することが可能になる。本発明の実施例によれば、システム内のＡ／Ｄコンバータからの実際の信号の観測が可能になる。本発明の実施例によれば、入力信号に関する情報を収集及び保存するシステムが提供される。更に、このシステムの実施例によれば、収集された情報の可読出力が生成される。更に、本発明の実施例は、時間ドメイン処理（例：雑音カウンタ）を実装している。
【実施例１】
【００１２】
図１は、本発明の開示内容による（総体として参照符号１００が付加された）分析システムの実施例のブロックダイアグラムである。システム１００は、入力信号を受信するべく設計されたデジタル高周波（ＲＦ）入力１１５を含んでいる。一実施例においては、この入力信号は、ＤＯＣＳＩＳ準拠、ＥＵＲＯ−ＤＯＣＳＩＳ準拠、又はその他の適切なケーブルモデルからのアップストリーム信号のデジタル化表現である。システム１００は、複数の周波数において入力信号内の強度レベルを計測し、デジタルデータの搬送に使用するべきではない周波数スペクトル部分のサービスプロバイダによる識別を好都合に可能にする。
【００１３】
システム１００は、処理のために入力信号の準備を行うスペクトラムアナライザ１０１を含んでいる。デジタルＲＦ入力１１５は、受信した入力信号から、ダウンコンバージョンされた信号を生成するミキサ１０３に接続されている。システム１００は、ミキサ１０３に接続された調節可能な間引き回路１１２を含んでいる。この調節可能な間引き回路１１２は、入力信号のソースと入力信号が使用する周波数帯域に部分的に基づいて、ダウンコンバージョンされた信号を選択的に間引き処理する。このダウンコンバージョンされた信号の選択的な間引きが完了すると、フィルタ１１０によってフィルタリングする。一実施例においては、フィルタ１１０は、低域通過フィルタである。別の実施例においては、フィルタ１１０は、有限インパルス応答低域通過フィルタである。この信号のフィルタリングが完了すると、デコーダ回路１０８が、その結果を受信し、信号の強度を計測する。一実施例においては、計測した信号強度に関連する値は、その強度計測に関連する周波数の標識と共に、メモリ１０６内に保存される。
【００１４】
システム１００は、入力信号のスペクトルを分析する際に、選択した周波数範囲において段階的に掃引する。システム１００は、数値制御発振器（ＮＣＯ：Ｎｕｍｅｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０２に接続された制御回路１０４を更に含んでいる。ＮＣＯ１０２は、ミキサ１０３の動作を駆動している。制御回路１０４は、ＮＣＯ１０２の制御を通じて、ミキサ１０３からのダウンコンバージョンされた信号の周波数を選択的に制御している。制御回路１０４は、ＮＣＯ１０２に供給する制御値として、初期制御値、ステップ数、ステップサイズを設定する。制御回路１０４は、入力信号の周波数スペクトルの複数の周波数においてＮＣＯ１０２を段階的に掃引し、この結果、選択した周波数スペクトルにおける強度の計測が可能になる。
【００１５】
一実施例においては、メモリ１０６がプロセッサ１２０に接続されている。一実施例においては、プロセッサ１２０は、スペクトラムアナライザ１０１と統合されている。別の実施例においては、プロセッサ１２０は、スペクトラムアナライザ１０１の外付けになっている。一実施例においては、スペクトラムアナライザ１０１に、プロセッサバスが含まれており、プロセッサ１２０は、所望の出力を生成するべく、スペクトラムアナライザ１０１のレジスタに対する書き込み及び読み取りを実行する。一実施例においては、プロセッサ１２０の出力は、強度レベルのグラフである。一実施例においては、システム１００には、システム強度レベルのグラフなどの所望の出力を表示するプロセッサ１２０に接続されたディスプレイ１３０が含まれている。
【００１６】
動作の際には、システム１００は、スペクトル分析のためにデジタルＲＦ信号を処理する。即ち、入力１１５において、デジタルＲＦ信号を受信する。そして、ミキサ１０３により、このデジタルＲＦ信号をＮＣＯ１０２の出力とミキシングし、ダウンコンバージョンされた信号を生成する。ＮＣＯ１０２は、制御回路１０４から入力を受信している。制御回路１０４により、ＮＣＯ１０２は、入力信号の周波数帯域を段階的に掃引できるようになっている。この結果、ＮＣＯ１０２による信号の周波数帯域の段階的な掃引に伴い、デコーダ回路１０８は、信号の強度を計測することができる。ダウンコンバージョンされた信号は、調節可能な間引き回路１１２によって受信され、選択的に間引き処理される。例えば、一実施例においては、ダウンコンバージョンされた信号は、２００メガサンプル／秒であり、この信号が、２０メガサンプル／秒に選択的に間引き処理される。次いで、間引き処理された信号が、フィルタ１１０によってフィルタリングされ、望ましくない信号や信号成分が除去される。次いで、デコーダ１０８は、このフィルタ１１０の出力を受信し、出力信号の強度を計測する。基本的に、このデコーダ回路１０８の出力は、特定の周波数における強度レベルである。一実施例においては、デコーダ回路１０８には、計測した強度の対数を算出する対数関数が含まれている。一実施例においては、デコーダ回路１０８の出力は、強度の対数関数である。デコーダ回路１０８による強度の計測及び算出は、ソフトウェアによって制御されている。例えば、一実施例においては、デコーダ回路１０８は、次の式を使用して所望の周波数における信号強度を算出している。
【００１７】
【数１】
Ｉ及びＱ成分は、それぞれ、特定の大きさを有している。デコーダ回路１０８の出力は、特定の周波数における強度であり、メモリ１０６に入力される。一実施例においては、メモリ１０６は、ランダムアクセスメモリ、又はこれに類似したものである。このフィルタリングされた信号の関連強度情報は、プロセッサ１２０による処理のために、メモリ１０６内に保存される。
【００１９】
プロセッサ１２０は、メモリ１０６内に保存された強度情報を取り出し、操作及び出力を行う。一実施例においては、この情報は、システムオペレータによる検討のために、更にディスプレイ１３０に出力される。プロセッサ１２０が供給する出力タイプの一例が図７に示されている。この出力には、「周波数」対「強度」をプロットするトレース７００が提供されている。一実施例においては、この出力は、システム強度レベルのグラフである。
【００２０】
プロセッサ１２０は、制御回路１０４にも接続されており、制御回路１０４がＮＣＯ１０２と調節可能な間引き回路１１２を制御するための制御情報を供給する。例えば、一実施例においては、プロセッサ１２０を使用し、制御回路１０４に対して、ＮＣＯ１０２用の初期周波数、ステップサイズ、及びステップ数を供給する。
【００２１】
別の実施例においては、スペクトラムアナライザ１０１は、「ゼロスパンモード」において動作する。これは、監視対象の単一の周波数、帯域、又はチャネルを選択する制御信号を制御回路１０４がＮＣＯ１０２に供給することを意味している。即ち、このモードにおいては、制御回路１０４は、ＮＣＯ１０２を複数の周波数で段階的に掃引しない。その代わりに、スペクトラムアナライザ１０１は、単一の周波数帯域又はチャネルの時間ドメイン分析を提供することになる。この実施例においては、時間ドメイン分析により、スペクトラムアナライザ１０１は、選択した通信媒体のチャネルに対するインパルス雑音の影響を判定することができる。
【００２２】
図２は、本発明の開示内容による選択した周波数スペクトルにおいて入力信号の強度を計測する、概略的に２００で示される、プロセスの一実施例を示すフローチャートである。この方法は、ブロック２０４から始まっており、ここでは、入力信号の受信により、システムを初期化している。更に、様々な変数も初期化される。例えば、図１の調節可能な間引き回路１１２などの調節可能な間引き回路の間引きのレベルを選択する。又、一実施例においては、ブロック２０８において、信号のダウンコンバージョンに使用する数値制御発振器の初期周波数、ステップサイズ、ステップ数を設定する。一実施例においては、入力信号は、ＤＯＣＳＩＳ準拠、ＥＵＲＯ−ＤＯＣＳＩＳ準拠、又はその他の適切なケーブルモデムからのアップストリーム信号のデジタル化表現である。次いで、本方法は、ブロック２１０に進み、信号をミキシングし、選択した周波数におけるダウンコンバージョンされた信号を生成する。ブロック２１５において、入力信号の帯域幅と出力信号の所望の帯域幅に部分的に基づいて、ダウンコンバージョンされた信号を間引き処理する。ブロック２２０において、間引き処理された信号をフィルタリングし、望ましくない信号や信号成分を除去する。そして、この方法はブロック２２５に進み、選択した周波数において、間引き処理された信号の強度レベルを計測する。ブロック２３０において、計測した強度レベルに関連するデータをランダムアクセスメモリなどのメモリ内に保存する。ブロック２３５において、本方法は、処理を要する更なる周波数が存在するかどうかを判定する。そして、存在する場合には、本方法はブロック２０８に進み、選択した周波数において強度を計測するプロセスを反復する。一方、処理を要する更なる周波数が存在しない場合には、本方法はブロック２４０に進み、データを読み出して表示する。そして、本方法は、ブロック２４５に進み、終了する。
【００２３】
図３は、本発明の開示内容による、概略的に３００で示される、調節可能な間引き回路の一実施例のブロックダイアグラムである。この調節可能な間引き回路３００は、例えば、図１の調節可能な間引き回路１１２として使用されるものである。調節可能な間引き回路３００は、第１及び第２間引き処理段３２５及び３４５をそれぞれ含んでいる。第１間引き処理段３２５には、バイパス可能な固定デシメータ３３０が含まれており、これは、バイパス可能な可変デシメータ３３４に接続されている。制御信号により、固定デシメータ３３０及び／又は可変デシメータ３３４の選択又はバイパスが制御されている。第１間引き処理段３２５の出力信号は、第２間引き処理段３４５に入力される。第２間引き処理段３４５は、複数のバイパス可能な固定デシメータ３４８−１〜３４８−Ｎを含んでいる。制御信号により、複数のバイパス可能な固定デシメータ３４８−１〜３４８−Ｎの中の１つ又は複数のもののバイパス又は選択が制御される。
【００２４】
第１間引き処理段３２５は、制御回路からの信号に反応する。これらの信号により、第１間引き処理段３２５の間引きファクタが選択される。この選択される間引きファクタは、入力信号の特性に基づいて、入力信号における秒当たりのサンプルを望ましい秒当たりのサンプル数に減少させるべく選定される（例えば、ＤＯＣＳＩＳ信号に対しては、ある間引きファクタを使用し、ＥｕｒｏーＤＯＣＳＩＳ信号に対しては、帯域幅の違いにより、別の間引きファクタが使用される）。第２間引き処理段３４５も、制御回路からの信号に反応する。一実施例においては、第２間引き処理段３４５は、計測した信号の帯域幅を選択的に削減する（又は、計測の周波数分解能を向上させる）。より多くのデシメータ３４８−１〜３４８−Ｎを選択するほど、分解能帯域幅が減少する。一実施例においては、デシメータ３４８−１〜３４８−Ｎのそれぞれは、２対１デシメータであり、それぞれのデシメータ３４８−１〜３４８−Ｎは、受信した信号のサンプルレートを半分に削減する。選択するデシメータ３４８−１〜３４８−Ｎを増やすに従って、サンプリングレートは、どんどん低速になる。
【実施例２】
【００２５】
図４は、本発明の開示内容による、概略的に４００で示される、デジタルダウンコンバータの一実施例のブロックダイアグラムである。デジタルダウンコンバータ４００は、複数の入力ポート１〜Ｎを含んでいる。又、デジタルダウンコンバータ４００には、複数のＮ対１マルチプレクサ４５０−１〜４５０−Ｍも含まれている。それぞれのＮ対１マルチプレクサ４５０−１〜４５０−Ｍは、チャネル４６０−１〜４６０−Ｍに接続されている。一実施例においては、チャネル４６０−１〜４６０−Ｍのそれぞれは、本出願と同日付で出願された「デジタルダウンコンバータ（Ｄｉｇｉｔａｌ Ｄｏｗｎ Ｃｏｎｖｅｒｔｅｒ）」という名称の共同譲渡され同時継続出願中の米国特許出願第 号明細書（ドケット番号第１００．２２５ＵＳ０１号）に記述されているタイプのデジタルダウンコンバータ回路から構成されている。その他の実施例においては、その他の適切なデジタルダウンコンバータ回路を使用する。それぞれのチャネル４６０−１〜４６０−Ｍは、受信機に接続されている。
【００２６】
チャネル４６０−１〜４６０−Ｍは、それぞれ、制御回路４７５の制御下において、入力ポート１〜Ｎの中の選択されたものから選択可能なチャネルをダウンコンバージョンする。制御回路４７５には、マルチプレクサ４５０−１〜４５０−Ｍのそれぞれに印加される制御信号が含まれている。更に、制御回路は、チャネル４６０−１〜４６０−Ｍに対して適切な制御信号を供給する。
【００２７】
この実施例においては、ダウンコンバージョンチャネル４６０−１〜４６０−Ｍの出力は、複数の受信機の中の１つ又は複数のものに接続されている。デジタルダウンコンバージョン回路４００には、入力１〜Ｎに選択的に接続される更なるＮ対１マルチプレクサ４８０が含まれている。マルチプレクサ４８０の出力は、スペクトラムアナライザ４０１に接続されている。一実施例においては、スペクトラムアナライザ４０１は、図１に関連して説明したスペクトラムアナライザであり、選択した周波数スペクトルにおいて、入力ポート１〜Ｎの中の選択されたものからの入力信号の強度を計測する。その他の実施例においては、スペクトラムアナライザ４０１は、図５に関連して図示及び説明する時間ドメインアナライザから構成されている。別の実施例においては、スペクトラムアナライザ４０１は、図６に関連して図示及び説明する信号アナライザから構成されている。
【００２８】
動作の際には、１つ又は複数のケーブルから入力ポート１〜Ｎにおいて受信された入力信号が、ダウンコンバージョンのためにチャネル４６０−１〜４６０−Ｍに選択的に印加される。それぞれのＮ対１マルチプレクサ４５０−１〜４５０−Ｍは、制御回路４７５の制御下において、入力ポート１〜Ｎの中の１つからの入力信号を選択する。そして、それぞれのチャネル４６０−１〜４６０−Ｎは、アップストリーム帯域内の１つの周波数を選択し、受信機用にダウンコンバージョンする。例えば、一実施例においては、単一のファイバノードを入力ポート１〜Ｎの中の１つにおいて受信し、それぞれのチャネル４６０−１〜４６０−Ｍをアップストリーム周波数スペクトルの選択された部分にチューニングする。別の実施例においては、個別のファイバノードからの１つのケーブルをそれぞれのポート１〜Ｎに接続する。この実施例においては、それぞれのチャネル４６０−１〜４６０−Ｍは、ケーブルの中のいずれかのものの上の選択したチャネルにチューニングされる。別の実施例においては、単一のファイバノードの組み合わせを入力ポート１〜Ｎに接続し、それぞれのチャネルは、ケーブルの中のいずれかのものの上の周波数スペクトルの選択した部分にチューニングされる。
【００２９】
一実施例においては、複数のダウンコンバージョンチャネル４６０−１〜４６０−Ｍが複数の入力１〜Ｎを処理する一方で、スペクトラムアナライザ４０１は、入力を分析し、入力上のそれぞれの周波数帯域において利用可能な強度のグラフを生成しており、この結果、ケーブルオペレータは、複数のダウンコンバージョンチャネル４６０−１〜４６０−Ｍの処理を妨げることなしに、雑音のソース又はオープンチャネルを走査することができる。
【実施例３】
【００３０】
図５は、本発明の開示内容による、概略的に５００で示されている、信号分析システムの一実施例のブロックダイアグラムである。システム５００は、入力信号を受信するベく設計されたデジタル高周波（ＲＦ）入力５１５を含んでいる。一実施例においては、入力信号は、ＤＯＣＳＩＳ準拠、ＥＵＲＯ−ＤＯＣＳＩＳ準拠、又はその他の適切なケーブルモデムからのアップストリーム信号のデジタル化表現である。システム５００によれば、チャネルに対する雑音の影響の推定が選択的に可能になる。一実施例においては、システム５００により、サービスプロバイダは、使用されていないチャネルの雑音をチェックし、それらが使用可能であるかどうかを判定することができる。
【００３１】
システム５００は、処理のために入力信号の準備を行う時間ドメインアナライザ５０９を含んでいる。デジタルＲＦ入力５１５は、ミキサ５０３に接続されており、このミキサは、受信した入力信号からダウンコンバージョンされた信号を生成する。システム５００には、ミキサ５０３に接続された調節可能な間引き回路５１２が含まれている。この調節可能な間引き回路５１２は、入力信号のソースと入力信号が使用する帯域幅に部分的に基づいて、ダウンコンバージョンされた信号を選択的に間引き処理する。このダウンコンバージョンされた信号の選択的な間引きが完了すると、フィルタ５１０によってフィルタリングする。一実施例においては、フィルタ５１０は、低域通過フィルタである。別の実施例においては、フィルタ５１０は、有限インパルス応答低域通過フィルタである。一実施例においては、フィルタ５１０は、計測対象のチャネルを形成する。この信号のフィルタリングが完了すると、しきい値比較器５９０は、フィルタ５１０の出力を制御回路５０４によって選択されたしきい値と比較する。例えば、一実施例においては、しきい値比較器５９０は、フィルタ５１０から信号を受信し、次の式に基づいて、しきい値と比較するための値を判定する。
【００３２】
Ｖａｌｕｅ＝｜Ｉ｜＋｜Ｑ｜
【００３３】
しきい値比較器５９０は、制御回路５０４によって制御されるしきい値を有している。このしきい値は、監視対象の周波数帯域又はチャネル上で信号を搬送するのに使用される変調のタイプ、予想強度レベル、及びこれらに類似したものなどのファクタに基づいて設定される。例えば、一実施例においては、しきい値は、選択された変調法及び予想強度レベルのコンステレーションにおける隣接ポイント間の距離の半分に基づいて設定される。
【００３４】
システム５００は、連続した時間インターバルにわたって、フィルタ５１０の出力をしきい値と比較する。一実施例においては、これらのインターバルは、予想される変調のシンボル周期の持続時間になるように選択される。
【００３５】
システム５００は、数値制御発振器（ＮＣＯ）５０２に接続された制御回路５０４を含んでいる。ＮＣＯ５０２は、ミキサ５０３の動作を駆動するものである。制御回路５０４は、ＮＣＯ５０２の制御を通じて、ミキサ５０３からのダウンコンバージョンされた信号の周波数を選択的に制御し、監視対象となる使用されていないチャネルを選択する。
【００３６】
一実施例においては、プロセッサ５２０は、時間ドメインアナライザ５０９と統合されている。別の実施例においては、プロセッサ５２０は、時間ドメインアナライザ５０９に外付けになっている。一実施例においては、プロセッサ５２０の出力は、雑音信号である。一実施例においては、システム５００は、雑音信号などの所望の出力を表示するプロセッサ５２０に接続されたディスプレイ５３０を含んでいる。別の実施例においては、ディスプレイ５５０は、監視対象のチャネルにおける雑音のグラフィカルな表現を提供する。
【００３７】
一実施例においては、プロセッサ５２０は、しきい値比較器５９０による複数回の比較に基づいて監視対象の信号の雑音レベルを推定する。この実施例においては、しきい値比較器５９０は、複数の連続したシンボル周期における雑音に関する情報を記録するためのメモリを含んでいる。プロセッサ５２０は、この情報を読み取り、フィルタ５１０の出力が、設定されたしきい値を超過又は下回るシンボル周期の割合に基づいてチャネルの雑音レベルの推定値を判定する。
【００３８】
動作の際には、システム５００は、時間ドメイン分析のために、デジタルＲＦ信号を処理する。即ち、入力５１５において、デジタルＲＦ信号を受信する。そして、ミキサ５０３により、デジタルＲＦ信号をＮＣＯ５０２の出力とミキシングし、ダウンコンバージョンされた信号を生成する。ＮＣＯ５０２は、制御回路５０４から入力を受信する。制御回路５０４により、ＮＣＯ１０２は、対象のチャネル又は周波数帯域を選択可能になっている。この結果、しきい値比較器は、シンボル周期内の入力信号のＩ及びＱ成分の値を計測することができる。ダウンコンバージョンされた信号は、調節可能な間引き回路５１２によって受信され、選択的に間引き処理される。そして、間引き処理された信号をフィルタ５１０によってフィルタリングし、望ましくない信号や信号成分を除去する。次いで、しきい値比較器５９０は、フィルタ５１０の出力を受信し、所定の期間（例：１シンボル周期）にわたって、信号をしきい値と比較する。
【００３９】
しきい値比較器５９０の出力は、特定の時間（例：シンボル周期）における雑音の推定値又は計測値であり、プロセッサ５２０に供給される。一実施例においては、比較器５９０の出力は、プロセッサ５２０による処理のためにメモリ内に保存される。
【実施例４】
【００４０】
図６は、本発明の開示内容による、概略的に６００で示される、信号アナライザの実施例のブロックダイアグラムである。信号アナライザ６００は、入力信号を受信するべく設計されたデジタル高周波（ＲＦ）入力６１５を含んでいる。一実施例においては、入力信号は、ＤＯＣＳＩＳ準拠、ＥＵＲＯ−ＤＯＣＳＩＳ準拠、又はその他の適切なケーブルモデムからのアップストリーム信号のデジタル化表現である。
【００４１】
信号アナライザ６００は、入力６１５において受信した信号の選択的な監視を可能にするメカニズムの組み合わせを提供している。信号アナライザ６００には、入力６１５において入力信号を受信するべく接続されたスペクトラムアナライザ６０１が含まれている。スペクトラムアナライザ６０１は、例えば、図１、図２、図３、又は図７に関連して前述したように構築されている。スペクトラムアナライザ６０１は、プロセッサ６２０に接続されている。又、信号アナライザ６００には、時間ドメインアナライザ６０９も含まれている。時間ドメインアナライザ６０９は、スペクトル入力６１５に接続されており、例えば、図５に関連して前述したように構築されている。時間ドメインアナライザ６０９も、プロセッサ６２０に接続されている。プロセッサ６２０は、ディスプレイ６３０に接続されている。一実施例においては、スペクトラムアナライザ６０１と時間ドメインアナライザ６０９は、数値制御発振器、間引き回路、及びフィルタなどの共通コンポーネントを共有している。
【００４２】
プロセッサ６２０は、信号アナライザ６００の動作を選択的に制御し、実行するべき適切な信号分析を選択する。例えば、プロセッサ６２０は、周波数スペクトラムアナライザが必要とされる場合には、必要な制御信号をスペクトラムアナライザ６０１に供給する。又、時間ドメイン分析を実行する必要がある場合には、プロセッサ６２０は、時間ドメインアナライザ６０９に制御信号を供給する。
【実施例５】
【００４３】
図８は、本発明の開示内容による信号アナライザ８６０を含む、概略的に８００で示される、デジタルダウンコンバータ回路の別の実施例のブロックダイアグラムである。一実施例においては、デジタルダウンコンバータ８００は、Ｎ個の入力８０１において、５〜６５ＭＨｚにおいて、最大で６つのＲＦ接続を受信することができるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向け集積回路）として形成される。デジタルダウンコンバータ８００は、入力８０１からのアップストリームデータの最大６つのチャネルをダウンコンバージョンする。受信したチャネルは、出力８０２において、５．１２ＭＨｚを中心とする中間周波数信号としてＰＨＹ（例：カリフォルニア州アービンに所在するブロードコム社（Ｂｒｏａｄｃｏｍ Ｃｏｒｐｏｒａｔｉｏｎ ｏｆ Ｉｒｖｉｎｅ， ＣＡ）から市販されているＢＣＭ３１３７ユニバーサルバースト受信機）に提示される。デジタルダウンコンバータ８００は、１０２．４ＭＨｚのパラレル入力を使用し、最大で、２０４．８ＭＨｚ／秒の入力データストリームを受け入れる。更に、この実施例は、４０．９６メガサンプル／秒で出力サンプルをＰＨＹに供給する。又、デジタルダウンコンバータ８００には、信号アナライザ８６０も含まれている。信号アナライザ８６０は、入力データストリームの中のいずれかのものからの信号を選択的に処理するべく、入力８０１に接続されている。信号アナライザ８６０は、供給された信号の周波数ドメイン分析及び時間ドメイン分析の少なくとも１つを提供する。
【００４４】
デジタルダウンコンバータ８００は、最大で、６つのＡ／Ｄコンバータ（ＡＤＣ）８０３からサンプルを受信することができる。それぞれのＡＤＣ８０３は、独自のサンプルクロックをデジタルダウンコンバーター８００に供給可能であるが、６つのクロックは、互いに５ナノ秒以内の精度で同期していなければならない。図８のＣＬＫ１というラベルが付加されたクロックは、マスタクロックとして使用され、オンチップの位相ロックループ（ＰＬＬ）において倍加された後に、４０．９６ＭＨｚの出力クロックに分割される。デジタルダウンコンバータ８００は、入力の柔軟性を提供するべく、可変クロック分割器を使用している。このクロック分割器は、表１に示されているように、ＤＩＶ［１：０］ピンを使用して制御される。
【００４５】
【表１】
入力サンプルは、マルチプレクサ８４０−１〜８４０−Mとして示されているクロスバーによって受信されるが、これは、入力信号８０１をデジタルダウンコンバータチャネル８５０−１〜８５０−Ｍ、又は信号アナライザ８６０に接続することができる。単一の入力ストリームを複数のチャネルに案内し、単一の入力からの複数のアップストリーム周波数の選択を可能にすることができる。ＡＤＣ８０３からの出力は、最大で１２ビット幅であってよい。それぞれの入力ポートは、Ａ及びＢサンプル入力を有している。サイクル当たり２つのサンプルを供給するＡＤＣ８０３の場合には、Ａ及びＢ入力の両方に接続され、Ｂ入力は、Ａ入力よりも後のサンプルである必要がある。サイクル当たり１つのサンプルを供給するＡＤＣ８０３は、Ａ入力のみに接続される。
【００４７】
入力８０１は、クロックアライメントロジック８０４を介して受信する。クロックアライメントロジック８０４は、６つの個々のクロックドメインを単一のコアクロックドメインに纏めるものである。クロックアライメントロジック８０４は、データを符号なしから２の補数に変換したり、Ａ及びＢポートをスワップしたり、或いは、ＡＤＣ８０３の最上位ビットから最下位ビットの入力バスを規定の順序のモジュール配線を困難にするピンアウトとスワップすることが可能な制御ビットを有している。クロックアライメントブロック８０４は、パラレル又はインターリーブフォーマットで、ＡＤＣ８０３から入力を受け付けることができる。
【００４８】
図９は、図８のデジタルダウンコンバータ用の、概略的に９００で示される、信号アナライザチャネルの実施例のブロックダイアグラムである。信号アナライザチャネル９００は、デジタルダウンコンバータチャネル８５０−１〜８５０−Ｍと比べ、スペクトラムアナライザとするためのいくつかの追加ロジックを備えている。
【００４９】
チャネル９００は、入力９０１ａ及び９０１ｂにおいて入力信号を受信する。有利なことに、チャネル９００は、ＤＯＣＳＩＳ規格、Ｅｕｒｏ−ＤＯＣＳＩＳ規格、又はその他のケーブルネットワークによってデータを供給する適切な規格を含む（但し、これらに限定されない）いくつかの規格に準拠する信号を入力９０１ａ及び９０１ｂで受け付けるべく設計されている。
【００５０】
信号アナライザチャネル９００は、ＣＳＲ（Ｃｈａｎｎｅｌ ｃｏｎｔｒｏｌ ａｎｄ Ｓｔａｔｉｃ Ｒｅｇｉｓｔｅｒ：チャネル制御及び静的レジスタ）９２５の制御下において、入力９０１ａ及び９０１ｂの入力ストリームをダウンコンバージョンする。信号アナライザチャネル９００は、数値制御発振器（ＮＣＯ）９０４とミキサ９０２ａ及び９０２ｂを使用し、入力ストリームをベースバンドに変換する。一実施例においては、ＮＣＯ９０４は、−６５〜６５ＭＨｚにチューニング可能である。そして、このダウンコンバージョンされたデータは、一連の間引きフィルタ９０８及び９１０を介して送信される。一実施例においては、間引きフィルタ９０８及び９１０の出力は、２０．４８メガサンプル／秒の「Ｉ」及び「Ｑ」サンプルストリームである。
【００５１】
一実施例においては、信号アナライザチャネル９００は、複数の２対１デシメータ９１２−１〜９１２−Ｎをも有している。デシメータ９１２−１〜９１２−Ｎを個々にオン／オフし、フィルタ９１４のサンプル周波数（及び帯域幅）を変化させることができる。一実施例においては、チャネル９００には、８つの２対１デシメータが含まれている。一実施例においては、フィルタ９１４は、プログラム可能な係数を有する低域通過５３タップＦＩＲフィルタを有している。
【００５２】
信号アナライザ９００には、フィルタ９１４の出力を周波数ドメイン又は時間ドメインにおいて処理するデコーダ９１６も含まれている。一実施例においては、デコーダ９１６は、対数強度及び出力電圧を算出する。デコーダ９１６は、このデータをスペクトラムアナライザ９１８に供給する。一実施例においては、スペクトル分析のために、スペクトラムアナライザ９１８に、開始周波数、周波数ステップサイズ、及びステップ数が読み込まれる。スペクトラムアナライザは、この情報を数値制御発振器９０４に供給し、データの収集を制御する。一実施例においては、スペクトラムアナライザ９１８の出力は、メモリ制御９２２の制御下において、メモリバンク９２０内に保存される。
【００５３】
図１０は、図９の信号アナライザチャネル用の、概略的に１０００で示される、発振器の実施例のブロックダイアグラムである。例えば、発振器１０００は、ミキサ９０２ａ及び９０２ｂを駆動する適切な出力信号を供給するべく機能することができる。
【００５４】
発振器１０００は、数値制御発振器であり、Ａ及びＢチャネルの両方にサイン及びコサイン関数を生成する。クロック信号ＣＬＫのクロックサイクルごとに、加算器１００４により、入力周波数ワード（ｆｒｅｑ）が位相アキュムレータ１００２に加算される。周波数ワードを２で除算したものが、加算器１００６により、位相アキュムレータ１００２の出力に加算され、奇数の（又は、Ａ）サンプルの位相が算出される。周波数ワードは、符号を有する量であり、発振器は反対方向にスピン可能であって、サイン及びコサイン（又は、「Ｑ」及び「Ｉ」チャネル）を効果的にスワップすることができる。
【００５５】
発振器１０００は、複数のサインジェネレータ１０１０−ａ２、１０１０−ａ１、１０１０−ｂ２、及び１０１０−ｂ１、並びに、コサインジェネレータ１０１２−ａ２、１０１２−ａ１、１０１２−ｂ２、及び１０１２−ｂ１を含んでいる。一実施例においては、サインジェネレータとコサインジェネレータの組み合わせ速度は、入力クロックレートＣＬＫで動作できるほどに十分大きなものではない。このロジックを高速で動作可能にするべく、図示のように、１クロックサイクルだけ位相がずれて動作するサインジェネレータとコサインジェネレータの２つの完全な組を使用する。フリップフロップ（奇数）１００８は、入力クロックを２で除算するものであり、これを使用し、それぞれレジスタ１０１４及び１０１６、並びに、それぞれレジスタ１０１８及び１０２０に交互に読み込むと同時に、サインジェネレータとコサインジェネレータ間を選択し、出力レジスタ１０２２、１０２４、１０２６、及び１０２８にそれぞれ読み込んでいる。
【００５６】
図１１は、図９の信号アナライザチャネル用の、概略的に１１００で示される、ミキサの実施例のブロックダイアグラムである。例えば、一実施例においては、ミキサ９０２ａ及び９０２ｂは、この図１１に関連して図示及び後述するように実装される。
【００５７】
ミキサ１１００は、それぞれのクロックサイクルごとに、入力信号を受信し、レジスタ１１２０内に保存する。この入力データは、範囲ブロック１１１４によってチェックされ、データが最大又は最小信号レベルに過度に近接している場合には、範囲外信号が生成される（このしきい値は、最大信号範囲から２５、１２．５、６．２５、又は３．１２５パーセントにプログラム可能である）。
【００５８】
ミキサ１１００も、図１０の発振器１０００などの発振器からサイン及びコサイン入力を受信する。ミキサ１１００は、クロックサイクルごとに、それぞれレジスタ１１１０及び１１１２内にサイン及びコサイン値を読み込む。サイン及びコサインレジスタ１１１２及び１１１０の前にそれぞれ位置しているマルチプレクサ１１１６及び１１１８は、チップ試験用のものである（サイン及びコサイン入力又は遅延入力信号間を切り替える）。
【００５９】
乗算器１１２２及び１１２４において、入力レジスタ１１２０の内容に、サイン及びコサインレジスタ１１１０及び１１１２の内容を乗算し、Ｉ及びＱ値を生成する実際のミキサ機能を実行する。加算器１１２６及び１１２８において、５１２を加算した後に、積の最下位の１０ビットを無視し、適切な丸めを実行する。これにより、結果は、−４０９６〜４０９５にクリッピングされており、出力がクリッパ１１２７及び１１２９においてラップしないようになっている。クロックサイクルごとに、切り捨て及びクリッピングされたＩ及びＱ値が出力レジスタ１１３０及び１１３２内に保存される。出力データ経路内のマルチプレクサ１１３４及び１１３６は、チップ試験用のものである（入力データが出力ピンに直接ゲーティングされる（フロースルーモード））。
【００６０】
図１２は、図９の信号アナライザチャネル用の、概略的に１２００で示される、デシメータの実施例のブロックダイアグラムである。一実施例においては、図９のデシメータ９０８は、この図１２に関連して図示及び後述するように構築される。
【００６１】
デシメータ１２００は、４つの入力ストリーム（Ｑ及びＩストリームの奇数及び偶数サンプル）を半分のサンプルレートの２つのストリーム（Ｑ及びＩ）に削減する２対１デシメータから構成されている。ＩデータとＱデータは同様に処理されるため、Ｑデータを処理する回路についてのみ詳細に説明する。
【００６２】
クロックサイクルごとに、奇数及び偶数サンプルの両方が、５サンプルの深さを有するシフトレジスタ１２０２内にシフトされる。これらの５つのサンプルは、それぞれ、１、４、６、４、及び１の重みファクタにより、加算器１２０４において合算される。適切な丸めを行うべく、加算器１２０４により、合計に更に「８」が加算される。最下位の４ビットは無視され（フィルタは、１６の利得を有している）、出力が出力レジスタ１２０６内に読み込まれる。
【００６３】
デシメータ１２００は、制御信号１２１０により、単一のサンプルストリームを生成するＡ／Ｄコンバータに選択的にバイパスされる。デシメータ１２００は、制御信号１２１０によって制御されるマルチプレクサ１２１２を含んでいる。デシメータ１２００をバイパスする場合には、制御信号１２１０は、変更を加えることなしに、入力レジスタを出力レジスタにクロッキングする。尚、マルチプレクサ１２１４は、チップ試験用のものである（入力データが出力ピンに直接ゲーティングされる（フロースルーモード））。
【００６４】
図１３は、図９の信号アナライザチャネル用の、概略的に１３００で示される、別のデシメータの実施例のブロックダイアグラムである。一実施例においては、図９のデシメータ９１０は、この図１３に関連して図示及び説明するように構築される。
【００６５】
デシメータ１３００は、「Ｑ」及び「Ｉ」ストリームのサンプル周波数を３〜６のファクタで削減する。入力信号ｉｎｑ及びｉｎｉの６つのサンプルが、入力シフトレジスタｉｒｅｇｑ及びｉｒｅｇｉにそれぞれ保存される。次いで、一度に、３、４、５、又は６個のサンプルがシフトレジスタｄｒｅｇｑ及びｄｒｅｇｉを通じてシフトされる。この際に使用するクロックは、入力クロックを３〜６の同一のファクタで除算したものである。これらの最新の２つのシフトレジスタ内には、合計で１７個のサンプルが保持される。ゲート数を削減するべく、後続の部分は、「Ｑ」及び「Ｉ」データストリーム間で共有されており、２倍のクロックレートで動作し、「Ｑ」及び「Ｉ」サンプル間で交互に切り替わる。ｄｒｅｇｑ及びｄｒｅｇｉの内容が、マルチプレクサ１３１０によってマルチプレクシングされ、レジスタｄｒｅｇ内に読み込まれる。１７個のサンプルに対して、フィルタが作用するが、これは対称になっている（これは、実行を要するのが９つの乗算のみであることを意味している）。ファイルタ係数を乗算する前に、まず、「サンプル１及び１７」、「２及び１６」から「８及び１０」までを加算する。そして、速度の利点の観点から、９つの部分乗算器によって乗算を実行する。パイプラインレジスタ１３２０内に読み込まれる前に、１８個の部分積は合算され、２つの部分合計が形成される。レジスタ１３３０内への読み込みの前に、データはスケーリングされ（利得の一部が乗算され）、丸められ（数を加算して適切に丸め）、２の累乗の利得によって指定されるビットにクリッピングされる。レジスタ１３３２、１３３４、及び１３３６を使用し、合成されている「Ｑ」及び「Ｉ」ストリームを２つの別個のデータストリームにデマルチプレクシングする。マルチプレクサ１３３８及び１３４０は、チップ試験用のものである（入力データが出力ピンに直接ゲーティングされる（フロースルーモード））。「範囲」ブロック１３４２は、信号レベルをチェックし、データが範囲の最大又は最小に過剰に近接している場合に、範囲外信号を生成する（このしきい値は、２５、１２．５、６．２５、又は３．１２５パーセントにプログラム可能である）。
【００６６】
図１４は、図９の信号アナライザチャネル用の、概略的に１４００で示される、別のデシメータの実施例のブロックダイアグラムである。一実施例においては、それぞれのデシメータ９１２−１〜９１２−Ｎは、この図１４に関連して図示及び説明するように構築される。
【００６７】
デシメータ１４００は、選択的にオン／オフされる２対１デシメータである。オフの場合には、Ｑ及びＩ入力データは、入力イネーブル信号と共に、出力レジスタ１４０２及び１４０４に直接ゲーティングされる。オンの場合には、デシメータ１４００は、信号の間引き処理を実行する。Ｑの最新の５つのサンプルとＩの最新の６つのサンプルがレジスタｎｅｘｑｒ及びｎｅｘｉｒ内に保存される。間引き機能は、すべての入力サンプルにおいて、Ｑ又はＩの最新の５つのサンプルに対して適用される。
【００６８】
これらの入力サンプルは、１、４、６、４、及び１の重みファクタにより、加算器１４０６によって合算される。この加算器の出力は、１又は２の利得を有する利得処理段１４０８を通過する。クリッパ１４１０におけるクリッピングの後に、合成されたＱ及びＩストリームは、レジスタｓａｖｅｑ及びｓａｖｅｉによって個々のＱ及びＩストリームに分離される。このｓａｖｅｑ及びｓａｖｅｉレジスタの出力は、出力レジスタｏｕｔｑｒ及びｏｕｔｉｒ内に保存される。マルチプレクサ１４１２及び１４１４は、チップ試験用のものである（入力データが出力ピンに直接ゲーティングされる（フロースルーモード））。
【００６９】
図１５は、図９の信号アナライザチャネル用の、概略的に１５００で示される、フィルタの実施例のブロックダイアグラムである。一実施例においては、図９のフィルタ９１４は、この図１５のフィルタ１５００に関連して図示及び説明するように構築される。
【００７０】
フィルタ１５００は、最終帯域形成フィルタである。フィルタ１５００は、２０．４８ＭＨｚで動作する対称５３タップフィルタであり、１６の外部タップ係数は、１０ビットの符号を有する整数であり、残りの１１個の内部係数は、１２ビットの符号を有する数である。ゲート数を削減するベく、１つのバージョンのフィルタのみが存在しており、２倍の周波数で動作し、「Ｑ」と「Ｉ」サンプルを切り換えている。ｅｎａｌクロックサイクルごとに、ｉｎｑ又はｉｎｉが、１０５の深さを有するシフトレジスタ１５０２内にシフトされる。フィルタ１５００は、シフトレジスタのすべての奇数サンプルを使用して動作し、これらは、「Ｑ」又は「Ｉ」の最新の５３サンプルである。まず、同一のタップ係数を有するシフトレジスタの両側のサンプルが合算された後に（２６個の加算器）、その対応する係数が乗算される。中心タップの場合には、その係数が直接乗算される。そして、これら２７個の部分乗算器の出力は、削減ツリー１５０４内において、２つの部分合計に削減される。パイプラインレジスタ１５０６の後に、これらの部分合計は、加算器１５０８によって合算される。レジスタ１５１０、１５１２、及び１５１４は、合成されたデータストリームを別個の「Ｑ」及び「Ｉ」ストリームに分割するためのものである。マルチプレクサ１５１６及び１５１８は、チップ試験用のものである（データが出力ピンに直接ゲーティングされる（フロースルーモード））。
【００７１】
図１６は、図９の信号アナライザチャネル用の、概略的に１６００で示される、デコーダの実施例のブロックダイアグラムである。一実施例においては、図９のデコーダ９１８は、この図１６のデコーダ１６００に関連して図示及び説明するように構築される。
【００７２】
デコーダ１６００は、フィルタ（例：図９のフィルタ９１４）の出力信号から出力電圧及び対数出力強度を算出する。デコーダ１６００は、出力信号を受信し、レジスタｒｅｇｑ及びｒｅｇｉ内に保存する。これらのレジスタの内容は、平方関数１６０２及び１６０４により、それぞれ平方される。次いで、加算器１６０６において、レジスタ１６０２及び１６０４の内容を加算することにより、出力強度が算出される。この強度値は、レジスタｐｏｗｅｒ内に保存される。
【００７３】
このレジスタｐｏｗｅｒ内の値を使用し、出力値を選択的に算出する。一実施例においては、平方根関数１６０８は、レジスタｐｏｗｅｒ内の値の平方根を算出する。この値は、レジスタ１６１０内に保存される。レジスタ１６１０の出力は電圧であり、これは、利得ブロック１６１２、クリップブロック１６１４によって変更され、レジスタ１６１６内に保存される。
【００７４】
別の実施例においては、レジスタｐｏｗｅｒ内に保存されている値に対数関数が適用される。対数関数は、２つの処理段により、実行される。第１の処理段においては、ｐｏｗｅｒの最上位ビットを検出し、符号化ビット番号（ｌｓｂ＝０）がレジスタｌｏｇ １のビット１２〜１７内に読み込まれ、１２個の次の上位ビットがレジスタｌｏｇ １のビット０〜１１に読み込まれる。そして、第２処理段において、乗算器１６１８により、レジスタｌｏｇ １内の値に３８５３が乗算され、加算器１６２０により、９３８４７６が加算される。この最初の数は、１２８＊１００＊ｌｏｇ（２）であり、２番目の数は、絶対エラーを極小化するオフセットである。この計算の出力は、１００＊ｌｏｇ（ｐｏｗｅｒ）ｘ５２４２８８又は２＾１９の近似である。この結果は、１９個の最下位ビットを捨てた後に、出力レジスタｏｕｔｌｏｇ内に読み込まれる。
【００７５】
一実施例においては、デコーダ１６００内には、雑音検出器も実装される。雑音検出器は、まず、絶対値関数１６３０及び１６３２により、Ｑ及びＩ入力レジスタ内の内容の絶対値をそれぞれ算出する。これらの絶対値は、レジスタａｂｓｑ及びａｂｓｉに保存され、比較器１６３４及び１６３６により、指定された雑音レベルと比較される。次いで、この比較器１６３４及び１６３６の出力に基づいて、雑音カウンタを更新するパルスが生成される。
【００７６】
マルチプレクサ１６３８、１６４０、１６４２、及び１６４４は、チップ試験用のものである（Ｑ又はＩ入力データの上位又は下位の半分が出力ピンに直接ゲーティングされる（フロースルーモード））。デコーダ自体を試験するには、対数関数の出力、又はｐｏｗｅｒレジスタの１３ビットの３つの組の中の１つがデコーダ出力ピンにゲーティングされる。
【００７７】
図１７及び１８は、図９の信号アナライザチャネル用の、概略的に１７００で示される、スペクトラムアナライザの実施例を示すブロックダイアグラムである。一実施例においては、スペクトラムアナライザ９１８は、この図１７及び図１８のスペクトラムアナライザ１７００に関連して図示及び説明するように構築される。
【００７８】
スペクトラムアナライザ１７００は、レジスタ１７０２、１７０４、１７０６、及び１７０８を使用し、数値制御発振器（例：図９のＮＣＯ９０４）の動作を制御すると共に、メモリ内のデータの保存（例：メモリバンク９０２におけるデコーダ９１６からの対数強度データの保存）を制御する。
【００７９】
レジスタ１７０２は、スペクトラムアナライザが周波数範囲においてＮＣＯを段階的に掃引する際に、蓄積された周波数を保存する周波数アキュムレータである。レジスタ１７０２は、加算器１７１０の出力を保存する。加算器１７１０は、スペクトラムアナライザ１７００が次の周波数に変化するごとにｆ＿ｓｔｅｐレジスタの内容を加算する。
【００８０】
レジスタ１７０４（１＿ｓｔｅｐ＿ｃｎｔ）は、スペクトラムアナライザ１７００のそれぞれのステップの持続時間を判定するものである。レジスタ１７０４は、それぞれのステップにおいて計数する。レジスタ１７０４には、ステップの開始時点において、６８が読み込まれる。減分器１７１２は、減分器１７１２内に保存されている値がゼロに到達するまで、間引き処理されたクロックサイクルに従って、レジスタ１７０４内の値を減分する。
【００８１】
レジスタ１７０６（Ｎ＿ｓｔｅｐ＿ｃｎｔ）は、選択された数のステップが達成される時点を判定する。レジスタ１７０６は、ゼロからスタートする。レジスタ１７０６は、増分器１７１６により、ステップの終了時点ごとに増分される。比較器１７１４により、レジスタ１７０６の内容が、入力されたｎ＿ｓｔｅｐと比較される。レジスタ１７０６内の値がｎ＿ｓｔｅｐの選択値と等しくなると、スペクトラムアナライザ１７００は停止する。
【００８２】
各ステップの終了時点において、レジスタ１７０６の内容がレジスタ１７１８（ｓａ＿ｗｒｔ＿ａｄｄ）内に読み込まれる。このレジスタ１７１８内の値は、保存するデータ用のメモリアドレスとして使用される。又、各ステップの終了時点において、チューナの対数強度出力がサンプリングされ、レジスタ１７０８（ｓａ＿ｗｒｔ＿ｄａｔ）内に保存されて、メモリ書き込み用のデータとして使用される。
【００８３】
スペクトラムアナライザ１７００の残りのロジックが図１８に示されている。この図１８のスペクトラムアナライザの部分は、Ａ／Ｄコンバータの生データをサンプリングし、サンプルをメモリ内に書き込むためのものである。レジスタ１７０６（ｎ＿ｓｔｅｐ＿ｃｎｔ）にゼロが読み込まれた場合に、サンプラはスタートする。サンプルアドレスレジスタ１７３０（ｓａｍ＿ａｄｄｒ）にゼロが読み込まれ、サイクルごとに、値が増分される。このレジスタ１７３０内の値は、単一チャネルＡＤＣを使用する場合には、増分器１７３２及び１７３４のいずれかによって増分され、クロックサイクルごとに２つのサンプルを生成するＡＤＣを使用する場合には、両方によって増分される。データ経路内のマルチプレクサ１７３６、１７３８、及び１７４０は、２つのＡＤＣチャネルからのデータフローとスペクトラムアナライザ１７００からのデータを制御する。サンプラ及びスペクトラムアナライザからのメモリアドレスを切り換えるためのマルチプレクサ１７４２も存在している。ＯＲゲート１７４４及び１７４６とフリップフロップ１７４８及び１７５０は、メモリコントローラに対する書き込みイネーブル信号を生成する。
【００８４】
図１９は、図９の信号アナライザチャネル用の、概略的に１９００で示される、メモリコントローラの実施例のブロックダイアグラムである。一実施例においては、図９のメモリコントローラ９２２は、この図１９のメモリコントローラ１９００に関連して図示及び説明するように構築される。
【００８５】
メモリコントローラ１９００は、ＣＰＵインターフェイスからのメモリアドレス用の自動増分レジスタ１９０２を有している。アドレスに書き込まれると、第１のメモリ位置が読み取られ、そのデータがレジスタ１９０４（ｃ＿ｍｅｍ＿ｄａｔａ）内に保存され、レジスタ１９０２内のアドレスポイントが増分される。ＣＰＵがメモリデータレジスタ１９０４を読み取ると、信号ｃ＿ｒｄ＿ｄａｔａは、同一の動作を実行し、次のデータワードをメモリから読み取り、アドレスレジスタ１９０２を増分する。レジスタの残りの部分は、残りの信号をメモリバンク、チップセレクト（ｍ＿ｃｓｂ）、書き込みイネーブル（ｍ＿ｗｅｂ）、及びデータ（ｍｄｉ）にパイプラインする。
【図面の簡単な説明】
【００８６】
【図１】本発明の開示内容によるスペクトラムアナライザを有するシステムの一実施例のブロックダイアグラムである。
【図２】本発明の開示内容による信号をスペクトル分析するプロセスの一実施例のフローチャートである。
【図３】本発明の開示内容による調節可能な間引き回路の一実施例のブロックダイアグラムである。
【図４】本発明の開示内容によるスペクトラムアナライザを有するデジタルダウンコンバージョン回路の一実施例のブロックダイアグラムである。
【図５】本発明の開示内容による時間ドメインアナライザを含むシステムの別の実施例のブロックダイアグラムである。
【図６】本発明の開示内容による信号アナライザを有するシステムの別の実施例のブロックダイアグラムである。
【図７】本発明の開示内容によるスペクトラムアナライザのサンプル出力の画面ショットである。
【図８】本発明の開示内容による信号アナライザを含むデジタルダウンコンバージョン回路の別の実施例のブロックダイアグラムである。
【図９】図８のデジタルダウンコンバータ用の信号アナライザチャネルの実施例のブロックダイアグラムである。
【図１０】図９の信号アナライザチャネル用の発振器の実施例のブロックダイアグラムである。
【図１１】図９の信号アナライザチャネル用のミキサの実施例のブロックダイアグラムである。
【図１２】図９の信号アナライザチャネル用のデシメータの実施例のブロックダイアグラムである。
【図１３】図９の信号アナライザチャネル用の別のデシメータの実施例のブロックダイアグラムである。
【図１４】図９の信号アナライザチャネル用の別のデシメータの実施例のブロックダイアグラムである。
【図１５】図９の信号アナライザチャネル用のフィルタの実施例のブロックダイアグラムである。
【図１６】図９の信号アナライザチャネル用のデコーダの実施例のブロックダイアグラムである。
【図１７】図９の信号アナライザチャネル用のスペクトラムアナライザの実施例のブロックダイアグラムである。
【図１８】図９の信号アナライザチャネル用のスペクトラムアナライザの実施例のブロックダイアグラムである。
【図１９】図９の信号アナライザチャネル用のメモリコントローラの実施例のブロックダイアグラムである。
Claims (57)
- スペクトラムアナライザであって、
入力信号を受信するべく適合された入力と、
前記入力に接続され、前記入力信号からダウンコンバージョンされた信号を生成するべく適合されたミキサと、
前記ミキサに接続され、前記ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路と、
前記調節可能な間引き回路に接続され、前記間引き処理された信号における強度を計測するデコーダと、
前記ミキサに接続され、前記ミキサからの前記ダウンコンバージョンされた信号の周波数を選択的に制御し、前記入力信号の周波数スペクトルにおける強度を計測する制御回路と、
を有するスペクトラムアナライザ。 - 前記デコーダに接続され、前記計測した強度に関連する値を保存するメモリを更に含む請求項１記載のスペクトラムアナライザ。
- 前記ミキサ及び前記制御回路に接続された数値制御発振器を更に含み、前記制御回路は、複数の周波数において前記数値制御発振器を段階的に掃引する請求項１記載のスペクトラムアナライザ。
- 前記調節可能な間引き回路は、
前記制御回路からの信号に応答し、前記入力信号の特性に基づいて、前記ダウンコンバージョンされた信号のサンプリングレートを選択的に削減する第１処理段と、
前記制御回路からの信号に応答し、前記ダウンコンバージョンされた信号の帯域幅を選択的に削減する第２処理段と、
を含む請求項１記載のスペクトラムアナライザ。 - 前記デコーダは、前記信号のＩ及びＱ成分に基づいて値を算出することにより、前記強度を計測する請求項１記載のスペクトラムアナライザ。
- 前記デコーダは、次の式に基づいて前記値を算出する請求項５記載のスペクトラムアナライザ。
- 前記制御回路は、前記数値制御発振器に供給する制御値として、初期制御値、ステップ数、ステップサイズを設定する請求項３記載のスペクトラムアナライザ。
- 前記制御回路は、ゼロスパンモードにおける周波数帯域を選択する制御値を設定する請求項３記載のスペクトラムアナライザ。
- 前記デコーダ回路は、前記計測した強度の対数を算出する対数関数を更に含む請求項１記載のスペクトラムアナライザ。
- 選択した周波数スペクトルにおける入力信号の強度を計測する方法であって、
前記入力信号をミキシングし、選択した周波数におけるダウンコンバージョンされた信号を生成する段階と、
前記ダウンコンバージョンされた信号を間引き処理する段階と、
前記間引き処理された信号の強度レベルを計測する段階と、
前記ミキシング、間引き、計測、及び保存のプロセスを反復し、複数の周波数における強度の計測値を生成する段階と、
を有する方法。 - 前記計測した強度レベルのそれぞれの値を保存する段階を更に含む請求項１０記載の方法。
- 前記計測した強度レベルを読み取って表示する段階を更に含む請求項１１記載の方法。
- 前記信号をミキシングする段階は、数値制御発振器の制御下において前記信号をミキシングする段階を有する請求項１０記載の方法。
- 前記強度レベルを計測する段階は、前記信号のＩ及びＱ成分に基づいて値を算出する段階を有する請求項１０記載の方法。
- 値を算出する段階は、次の式に基づいて、前記強度レベルの値を算出する段階を有する請求項１４記載の方法。
- 前記信号のＩ及びＱ成分に基づいて値を算出する段階は、前記計測した強度レベルの対数を算出する段階を更に有する請求項１４記載の方法。
- 選択した周波数における入力信号の強度を計測する方法であって、
前記入力信号をミキシングし、選択した周波数におけるダウンコンバージョンされた信号を生成する段階と、
前記ダウンコンバージョンされた信号を間引き処理する段階と、
前記間引き処理された信号の強度レベルを反復して計測する段階と、
所定の期間にわたって、前記計測した強度レベルを監視する段階と、
を有する方法。 - 前記計測した強度レベルのそれぞれの値を保存する段階を更に含む請求項１７記載の方法。
- 前記計測した強度レベルを読み出して表示する段階を更に含む請求項１８記載の方法。
- 前記信号をミキシングする段階は、数値制御発振器の制御下において前記信号をミキシングする段階を有する請求項１７記載の方法。
- 前記強度レベルを計測する段階は、前記信号のＩ及びＱ成分に基づいて値を算出する段階を有する請求項１７記載の方法。
- 値を算出する段階は、次の式に基づいて、前記強度レベルの値を算出する段階を有する請求項２１記載の方法。
- 前記信号のＩ及びＱ成分に基づいて値を算出する段階は、前記計測した強度レベルの対数を算出する段階を更に有する請求項２１記載の方法。
- 分析システムであって、
入力信号を受信するべく適合された入力と、
前記入力に接続され、前記入力信号からダウンコンバージョンされた信号を生成するべく適合されたミキサと、
前記ミキサに接続され、前記入力信号をダウンコンバージョンするための信号を供給する数値制御発振器と、
前記ミキサに接続され、前記ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路と、
前記調節可能な間引き回路に接続され、前記間引き処理された信号における強度を計測するデコーダと、
前記デコーダに接続され、前記計測した強度に関連する値を保存するメモリと、
前記数値制御発振器に接続され、プロセッサに応答し、前記ミキサからの前記ダウンコンバージョンされた信号の周波数を選択的に制御し、前記プロセッサによって供給される値に基づいて、前記入力信号の周波数スペクトルにおける強度を計測する制御回路と、
を有する分析システム。 - 前記調節可能な間引き回路は、
前記制御回路からの信号に応答し、前記入力信号の特性に基づいて、前記ダウンコンバージョンされた信号のサンプリングレートを選択的に削減する第１処理段と、
前記制御回路からの信号に応答し、前記ダウンコンバージョンされた信号の帯域幅を選択的に削減する第２処理段と、
を含む請求項２４記載のスペクトラムアナライザ。 - 前記デコーダは、前記信号のＩ及びＱ成分に基づいて値を算出することにより、前記強度を計測する請求項２４記載のスペクトラムアナライザ。
- 前記デコーダは、次の式に基づいて前記値を算出する請求項２６記載のスペクトラムアナライザ。
- 前記制御回路は、前記数値制御発振器に供給する制御値として、初期制御値、ステップ数、及びステップサイズを設定する請求項２４記載のスペクトラムアナライザ。
- 前記デコーダ回路は、前記計測した強度の対数を算出する対数関数を更に含む請求項２４記載のスペクトラムアナライザ。
- スペクトラムアナライザを有するデジタルダウンコンバージョン回路であって、
それぞれが同軸ケーブルに接続するべく適合された複数の入力と、
前記複数の入力に選択的に接続され、それぞれが前記複数の入力の中の選択されたものから選択された周波数において信号をダウンコンバージョンするべくプログラム可能な複数のダウンコンバージョンチャネルと、
前記複数の入力に選択的に接続され、前記複数の入力の中の選択されたものの周波数スペクトルにおける強度レベルを計測するべく適合されたスペクトラムアナライザと、
を有し、
前記スペクトラムアナライザは、
入力信号を受信するべく適合された入力と、
前記入力に接続され、前記入力信号からダウンコンバージョンされた信号を生成するべく適合されたミキサと、
前記ミキサに接続され、前記ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路と、
前記調節可能な間引き回路に接続され、前記間引き処理された信号における強度を計測するデコーダと、
前記ミキサに接続され、前記ミキサからの前記ダウンコンバージョンされた信号の周波数を選択的に制御し、前記入力信号の周波数スペクトルにおける強度を計測する制御回路と、
を含むスペクトラムアナライザを有するデジタルダウンコンバージョン回路。 - 前記デコーダに接続され、前記計測した強度に関連する値を保存するメモリを更に含む請求項３０記載の回路。
- 前記ミキサ及び前記制御回路に接続された数値制御発振器を更に含み、前記制御回路は、複数の周波数において前記数値制御発振器を段階的に掃引する請求項３０記載の回路。
- 前記調節可能な間引き回路は、
前記制御回路からの信号に応答し、前記入力信号の特性に基づいて、前記ダウンコンバージョンされた信号のサンプリングレートを選択的に削減する第１処理段と、
前記制御回路からの信号に応答し、前記ダウンコンバージョンされた信号の帯域幅を選択的に削減する第２処理段と、
を含む請求項３０記載の回路。 - 前記デコーダは、前記信号のＩ及びＱ成分に基づいて値を算出することにより、前記強度を計測する請求項３０記載の回路。
- 前記デコーダは、次の式に基づいて前記値を算出する請求項３４記載の回路。
- 前記制御回路は、前記数値制御発振器に供給する前記制御値として、初期制御値、ステップ数、及びステップサイズを設定する制御回路を有する請求項３２記載の回路。
- 前記デコーダ回路は、前記計測した強度の対数を算出する対数関数を更に含む請求項３０記載の回路。
- 前記複数の入力に選択的に接続された複数のダウンコンバージョンチャネルは、前記複数の入力にマルチプレクシングされて選択的に接続される複数のダウンコンバージョンチャネルを有する請求項３０記載の回路。
- 信号アナライザを有するデジタルダウンコンバージョン回路であって、
それぞれが同軸ケーブルに接続するべく適合された複数の入力と、
前記複数の入力に選択的に接続され、それぞれが前記複数の入力の中の選択されたものから選択された周波数において信号をダウンコンバージョンするべくプログラム可能な複数のダウンコンバージョンチャネルと、
前記複数の入力に選択的に接続され、前記複数の入力から選択された信号の周波数ドメイン又は時間ドメイン分析の中の少なくとも１つを選択的に提供する信号アナライザと、
を有する信号アナライザを有するデジタルダウンコンバージョン回路。 - 分析システムであって、
入力信号を受信するべく適合された入力と、
前記入力に接続され、前記入力信号から、ダウンコンバージョンされた信号を生成するベく適合されたミキサと、
前記ミキサに接続され、前記入力信号をダウンコンバージョンするための信号を供給する数値制御発振器と、
前記ミキサに接続され、前記ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路と、
前記調節可能な間引き回路に接続され、前記間引き処理された信号における強度を計測するデコーダと、
前記デコーダに接続され、前記計測した強度に関連する値を保存するメモリと、
前記数値制御発振器に接続され、プロセッサに応答し、前記ミキサからの前記ダウンコンバージョンされた信号の周波数を選択的に制御し、前記プロセッサによって供給される値に基づいて、前記入力信号の少なくとも１つの周波数範囲の強度を計測する制御回路と、
を有する分析システム。 - 前記制御回路は、複数の周波数において前記数値制御回路を段階的に掃引する前記数値制御発振器用の制御信号を選択的に生成する請求項４０記載の分析システム。
- 前記制御回路は、時間ドメイン分析用の周波数を設定するための前記数値制御発振器用の制御信号を選択的に生成する請求項４０記載の分析システム。
- 前記制御回路は、複数の周波数における前記数値制御発振器の段階的な掃引と時間ドメイン分析用の周波数の設定のいずれかを選択する請求項４０記載の分析システム。
- 信号アナライザであって、
入力信号を受信するべく適合された入力と、
前記入力に接続され、前記入力信号から、ダウンコンバージョンされた信号を生成するべく適合されたミキサと、
前記ミキサに接続され、前記ダウンコンバージョンされた信号を選択的に間引き処理する調節可能な間引き回路と、
前記調節可能な間引き回路に接続され、所定の期間にわたって、前記間引き処理された信号を選択されたしきい値と比較するしきい値比較器と、
前記ミキサに接続され、前記ミキサからの前記ダウンコンバージョンされた信号の周波数を選択的に制御し、時間ドメイン分析用の前記入力信号の周波数を選択する制御回路と、
を有する信号アナライザ。 - 前記ミキサ及び前記制御回路に接続された数値制御発振器を更に含み、前記制御回路は、前記数値制御発振器の周波数を選択する請求項４４記載の信号アナライザ。
- 前記調節可能な間引き回路は、
前記制御回路からの信号に応答し、前記入力信号の特性に基づいて、前記ダウンコンバージョンされた信号のサンプリングレートを選択的に削減する第１処理段と、
前記制御回路からの信号に応答し、前記ダウンコンバージョンされた信号の帯域幅を選択的に削減する第２処理段と、
を含む請求項４４記載の信号アナライザ。 - 前記しきい値比較器は、前記しきい値と比較するべく、前記信号のＩ及びＱ成分に基づいて値を算出する請求項４４記載の信号アナライザ。
- 前記デコーダは、次の式に基づいて前記値を算出する請求項４４記載の信号アナライザ。
Ｖａｌｕｅ＝｜I｜＋｜Ｑ｜ - 前記しきい値比較器の前記しきい値は、予想強度レベル及び変調法に基づいて選択される請求項４４記載の信号アナライザ。
- 前記しきい値比較器は、シンボル周期にわたって、前記間引き処理された信号を前記選択されたしきい値と比較する請求項４４記載の信号アナライザ。
- 選択した周波数における入力信号の雑音レベルを監視する方法であって、
前記入力信号をミキシングし、選択した周波数におけるダウンコンバージョンされた信号を生成する段階と、
前記ダウンコンバージョンされた信号を間引き処理する段階と、
前記間引き処理された信号に基づいて値を算出する段階と、
前記値をしきい値と比較する段階と、
前記比較段階を監視し、前記信号の時間ドメイン分析を提供する段階と、
を有する方法。 - 前記比較段階を監視する段階は、前記比較段階を監視し、前記入力信号における前記雑音の推定値を判定する段階を有する請求項５１記載の方法。
- 値を算出する段階は、次の式に従って値を算出する段階を有する請求項５１記載の方法（ここで、Ｉ及びＱは、前記入力信号の同位相及び直交位相成分を有している）。
Ｖａｌｕｅ＝｜Ｉ｜＋｜Ｑ｜ - 前記信号をミキシングする段階は、数値制御発振器の制御下において前記信号をミキシングする段階を有する請求項５１記載の方法。
- 前記間引き処理された信号に基づいて値を算出する段階は、シンボル周期にわたって値を算出する段階を有する請求項５１記載の方法。
- 前記比較段階を監視する段階は、前記算出された値が前記しきい値を超過する回数を追跡する段階を有する請求項５１記載の方法。
- 前記値を前記しきい値と比較する段階は、前記値を、選択された変調法のコンステレーションにおける隣接ポイント間の距離の半分に基づいて設定されたしきい値と比較する段階を有する請求項５１記載の方法。
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