CN1545786A - 监控上行流频带 - Google Patents

Abstract

频谱分析器包括用于接收输入信号的输入端(115)，以及耦合到所述输入端的混频器(30)。所述混频器用于利用所述输入信号生成下变频后的信号。搜频谱分析器还包括耦合到所述混频器的可调抽取电路(112)，以及耦合到所述混频器的解码器(108)，所述可调抽取电路选择性地抽取所述下变频后的信号，而所述解码器选择性地控制来自所述混频器的下变频后信号的频率，以在频谱上测量所述输入信号的功率。

Description

监控上行流频带

技术领域

本发明通常涉及电子领域，尤其涉及监控上行流频带。

背景技术

在电信行业中，数据传送正成为许多业务提供商日益增加的收入的潜在来源。高速传送数据的需要在不同方向上驱动行业发展。例如，可从使用数字用户线(DSL)的电话公司得到高速数据业务。此外，电缆工业已使用诸如数据经由电缆业务接口技术规范(DOCSIS)标准的标准来研发并配置电缆调制解调器。

所述电缆产业的一个问题是电缆网对于通常用于传送数据的频谱内噪音的敏感性。例如在美国，大多数电缆调制解调器在5-45MHz的频带内将数据从用户传送到电缆系统的前端。由于所述频带内的噪音问题，业务提供商必须监控所述频带，并在需要时进行调整以确保数据吞吐量不会由于噪音降至可接受水平之下。这通常需要使用昂贵的频谱分析器来获得频率的精确图像，所述频率受到特定电缆设备内的噪音影响从而不再用于传送数据。此外，受到噪音影响的所述频带内的频率通常随时间改变。因此，需要响应于通信媒介的情况改变来改变基于频谱分析器使用的带宽分配。不幸的是，监控上行流频谱的常规过程会花费一定的时间，因而无法对所述系统内的噪音改变做出迅速反应。结果，数据吞吐量会受到消极影响。

出于上述原因以及本领域技术人员在阅读和理解本技术规范之后可理解的下述原因，技术上需要对监控用于上行流通信的带宽质量进行改善，以允许对所述频谱内的噪音改变做出迅速反应。

发明内容

频谱分析的上述问题以及其它问题可借助本发明实施例得到解决，并通过阅读和研究下述技术规范得到理解。本发明实施例有利的是通过将用于频率和/或时域分析的电路嵌入通信电路，允许对频谱内的噪音改变做出迅速反应。例如，在一个实施例中，所述电路基于电子下变频器内的信号选择性地提供时域或频谱分析。

在一个实施例中，提供了一种频谱分析器。所述频谱分析器包括用于接收输入信号的输入端以及耦合到所述输入端的混频器。所述混频器用于从所述输入信号生成下变频后信号。所述频谱分析器还包括耦合到所述混频器的可调抽取电路以及耦合到所述可调抽取电路的解码器，所述可调抽取电路选择性地抽取所述下变频后信号，所述解码器测量抽取信号内的功率。此外，所述频谱分析器还包括耦合到所述混频器的控制电路，其选择性地控制来自所述混频器的下变频后信号的频率，以在所述输入信号的频谱上测量功率。

在一个实施例中，提供了一种用于在所选择频谱上测量输入信号的功率的方法。所述方法包括混频所述输入信号，以在所选择频率上生成下变频后信号，并抽取所述下变频后信号。所述方法还包括测量抽取信号的功率电平，并重复混频、抽取、测量与存储的过程，以在多个频率上生成功率测量。

在一个实施例中，提供了一种信号分析器。所述信号分析器包括用于接收输入信号的输入端、耦合到所述输入端的混频器以及耦合到所述混频器的可调抽取电路，所述混频器用于从所述输入信号生成下变频后信号，所述可调抽取电路选择性地抽取所述下变频后信号。所述信号分析器还包括耦合到所述可调抽取电路的门限比较器以及耦合到所述混频器的控制电路，所述门限比较器在一段时期内将抽取信号与所选择门限相比较，所述控制电路选择性地控制来自所述混频器的所述下变频后信号的频率，以选择所述输入信号的一个频率用于时域分析。

在一个实施例中，提供了一种用于在所选择频率上监控输入信号的噪音电平的方法。所述方法包括混频所述输入信号以在所述所选择频率上生成下变频后信号，抽取所述下变频后信号并且基于抽取信号计算值。所述方法还包括将所述值与门限相比较，并监控所述比较，以提供所述信号的时域分析。

附图说明

图1是系统的一个实施例的方框图，所述系统包括根据本发明的频谱分析器。

图2是根据本发明频谱分析信号的过程的一个实施例的流程图。

图3是根据本发明的可调抽取电路的一个实施例的方框图。

图4是数字下变频电路的一个实施例的方框图，所述数字下变频电路包括根据本发明的频谱分析器。

图5是系统的另一实施例的方框图，所述系统包括根据本发明的时域分析器。

图6是系统的另一实施例的方框图，所述系统具有根据本发明的信号分析器。

图7是根据本发明的频谱分析器的样本输出的投影图。

图8是数字下变频器电路的另一实施例的方框图，所述数字下变频电路包括根据本发明的信号分析器。

图9是用于图8数字下变频器的信号分析器通路的实施例的方框图。

图10是用于图9信号分析器通路的振荡器的实施例的方框图。

图11是用于图9信号分析器通路的混频器的实施例的方框图。

图12是用于图9信号分析器通路的抽取器的实施例的方框图。

图13是用于图9信号分析器通路的另一抽取器的实施例的方框图。

图14是用于图9信号分析器通路的另一抽取器的实施例的方框图。

图15是用于图9信号分析器通路的滤波器的实施例的方框图。

图16是用于图9信号分析器通路的解码器的实施例的方框图。

图17和18是用于图9信号分析器通路的频谱分析器的实施例的方框图。

图19是用于图9信号分析器的存储控制器的实施例的方框图。

具体实施方式

在以下详细描述中，参考形成该描述一部分的附图，在所述附图中以说明的方式示出了其内可实施本发明的特定示例性实施例。所述实施例得到足够详细地描述，以使本领域技术人员可以实施本发明，且应当理解的是，可以利用其它实施例，以及在并不背离本发明的精神和范围的情况下做出逻辑、机械和电子改变。因此，以下具体描述并不具有限制的涵义。

本发明实施例在系统内或在用于传送数据的芯片上提供信号的频谱分析。处理输入信号，并在所选择频率上测量所述输入信号的功率。引入所述频谱分析功能能够对通信媒介上的噪音改变做出迅速反应，以减少对于经由所述媒介传送数据的消极影响。本发明实施例能够在所述系统内观察来自模数转换器的实际信号。本发明实施例提供了一种系统，其收集并存储关于输入信号的信息。此外，所述系统的实施例生成所搜集信息的可读输出。此外，本发明实施例实施时域处理，例如噪声计数器。

                     I.第一实施例

图1是根据本发明的分析系统的实施例的方框图，所述分析系统以100指示。系统100包括被设计为接收输入信号的数字射频(RF)输入端115。在一个实施例中，所述输入信号是数字化的来自符合DOCSIS、符合欧洲DOCSIS或其它适当电缆调制解调器的上行流信号。系统100选择性地在多个频率上测量所述输入信号的功率电平，以有利地使业务提供商识别不应当被用于传送数字数据的频谱部分。

系统100包括为处理准备所述输入信号的频谱分析器101。数字RF输入端115耦合到混频器103，所述混频器从所接收输入信号生成下变频后信号。系统100包括耦合到混频器103的可调抽取电路112。所述可调抽取电路112部分基于所述输入信号的信源以及所述输入信号所使用的频带来选择性抽取下变频后信号。一旦下变频后信号被选择性地抽取即由滤波器110滤波。在一个实施例中，所述滤波器110是低通滤波器。在另一实施例中，所述滤波器110是有限脉冲响应低通滤波器。一旦将所述信号滤波，解码器电路108即会接收所述信号且所述信号内的功率得以测量。在一个实施例中，与所述信号的所测量功率相关的值以及用于所述功率测量的相关频率的指示被存储在存储器106内。

系统100在分析所述输入信号的频谱时步进通过所选择频率范围。系统100还包括耦合到数字控制的振荡器(NCO)102的控制电路104。NCO 102驱动混频器103的操作。控制电路104通过控制NCO102选择性控制来自混频器103的下变频后信号的频率。控制电路104建立向NCO 102提供的所述控制值的初始控制值、步数和步长。控制电路104使所述NCO 102步进通过所述输入信号的频谱的多个频率，从而允许在所选择频谱上测量功率。

在一个实施例中，存储器106耦合到处理器120。在一个实施例中，处理器120与频谱分析器101合并。在另一实施例中，处理器120在频谱分析器101的外部。在一个实施例中，频谱分析器101包括处理器总线，其中处理器120读和写频谱分析器101的任何寄存器，以生成理想的输出。在一个实施例中，处理器120的输出是功率电平的图表。在一个实施例中，系统100包括耦合到处理器120的显示器130，其显示理想的输出，例如系统功率电平的图表。

在操作中，系统100处理数字RF信号用于频谱分析。数字RF信号被输入端115接收。然后混频器103将所述数字RF信号与NCO 102的输出混频，以生成下变频信号。NCO 102从控制电路104接收输入。控制电路104使NCO 102步进通过所述输入信号的频带。在NCO 102步进通过所述信号的频带时，这允许解码电路108测量所述信号的功率。所述下变频后信号由可调抽取电路112接收并被选择性抽取。例如在一个实施例中，所述下变频后信号是200兆样本/秒，所述信号被选择性抽取为20兆样本/秒。抽取信号然后由滤波器110滤波，以移去不需要的信号或信号分量。解码器电路108然后接收滤波器110的输出，并测量所述输出信号的功率。基本上，解码器电路108的输出是特定频率上的功率电平。在一个实施例中，解码器电路108包括计算所测量功率对数的对数函数。在一个实施例中，所述解码器电路108的输出是所述功率的对数函数。软件控制解码电路108的所述测量与功率计算。例如，在一个实施例中，解码器电路108使用以下等式在理想频率上计算所述信号的功率：

所述I和Q分量都具有一定的大小。所述解码器电路108的输出是特定频率上的功率，并被输入存储器106。在一个实施例中，存储器106是随机存取存储器等。所述滤波后信号的相关功率信息被存储在存储器106内，以便由处理器120处理。

处理器120检索存储在存储器106内的功率信息用以操纵并输出。在一个实施例中，所述信息还被输出到显示器130，以由系统操作者浏览。图7示出了处理器120所提供的输出类型的实例。所述输出提供了描绘频率对功率的轨迹700。在一个实施例中，所述输出是系统功率电平的图表。

处理器120还耦合到控制电路104，并为控制电路104提供控制信息，以控制NCO 102和可调抽取电路112。例如在一个实施例中，处理器120用于为控制电路104提供NCO 102的初始频率、步长和步数。

在另一实施例中，频谱分析器101以“零间距模式”操作。这意味着控制电路104将控制信号提供给NCO 102，所述NCO 102选择将被监控的单个频率、频带或通路。因此在这种模式下，控制电路104不会使NCO 102步进通过多个频率。而频谱分析器101提供单个频带或通路的时域分析。在此实施例中，所述时域分析使频谱分析器101了解脉冲噪声对通信媒介的所选择通路的影响。

图2是说明以200示出的过程的一个实施例的流程图，所述过程用于根据本发明在所选择频谱上测量输入信号的功率。所述方法开始于方框204，其中通过接收输入信号初始化系统。此外，各种变量也被初始化。例如，为诸如图1可调抽取电路112的可调抽取电路选择抽取电平。此外，在一个实施例中，还在方框208处建立用于下变频信号的数字控制振荡器的初始频率、步长和步数。在一个实施例中，输入信号是数字化的来自符合DOCSIS、符合欧洲DOCSIS或其它适当电缆调制解调器的上行流信号。所述方法继续到方框210，信号被混频，以在所选择频率上生成下变频后信号。在方框215中，部分基于输入信号的带宽和输出信号的理想带宽抽取所述下变频后信号。在方框220中，将抽取信号滤波，以移去任何不需要的信号或信号分量。所述方法继续到方框225，并在所选择频率上测量抽取信号的功率电平。在方框230中，与所测量功率电平相关的数据被存储在诸如随机存取存储器的存储器内。在方框235中，所述方法确定是否存在任何将被处理的额外频率。如果是，则所述方法继续到方框208，重复用于在所选择频率上测量功率的过程。如果并不存在将被处理的额外频率，则所述方法继续到方框240，读取并显示所述数据。所述方法继续到方框245并结束。

图3是根据本发明的可调抽取电路的一个实施例的方框图，所述可调抽取电路以300指示。可调抽取电路300例如被用作图1的可调抽取电路112。可调抽取电路300包括第一与第二抽取级325和345，第一抽取级325包括可旁路固定抽取器330，其耦合到可旁路可变抽取器334。控制信号控制所述固定抽取器330和/或可变抽取器334的选择或旁路。所述第一抽取级325的输出信号被输入到第二抽取级345。第二抽取级345包括多个可旁路固定抽取器348-1到348-N。控制信号控制所述多个可旁路固定抽取器348-1到348-N中的一个或多个的旁路或选择。

所述第一抽取级325响应于来自所述控制电路的信号。所述信号选择所述第一抽取级325的抽取因数。所选择的抽取因数被选择为，基于所述输入信号的特征将所述输入信号内的每秒样本数减少为每秒样本的理想数，例如一抽取因数用于DOCSIS信号，而由于带宽的不同，不同的抽取因数用于欧洲DOCSIS信号。所述第二抽取级345响应于来自所述控制电路的信号。在一个实施例中，所述第二抽取级345选择性地减少所测量信号的带宽，或增加所述测量的频率分辨率。选择更多的抽取器348-1到348-N降低了带宽分辨率。在一个实施例中，每个所述抽取器348-1到348-N都是2比1抽取器，且每个抽取器348-1到348-N都将所接收信号的抽样率减少一半。由于选择了附加抽取器348-1到348-N，抽样率因而变得越来越缓慢。

                     II.第二实施例

图4是根据本发明的数字下变频器的一个实施例的方框图，所述数字下变频器以400指示。数字下变频器400包括多个输入端口1到N。数字下变频器400还包括多个N比1复用器450-1到450-M。每个N比1复用器450-1到450-M都耦合到通路460-1到460-M。在一个实施例中，每个所述通路460-1到460-M都包括这样一种类型的数字下变频器电路，其在标题为“数字下变频器”并归档于随函日期的共同指定的未决申请no.(代理记录摘要No.100.225US01)内描述。在其它实施例中，使用其它的适当数字下变频器电路。每个通路460-1到460-M都耦合到接收机。

在控制电路475的控制下，每个通路460-1到460-M都下变频来自所述输入端口1到N的一个的可选择通路。控制电路475包括适用于每个所述复用器450-1到450-M的控制信号。此外，控制电路475还将适当的控制信号提供给通路460-1到460-M。

在此实施例中，下变频通路460-1到460-M的输出耦合到多个接收机中的一个或多个。数字下变频电路400包括选择性地耦合到输入端1到N的附加N比1复用器480。复用器480的输出耦合到频谱分析器。在一个实施例中，频谱分析器401是参照图1描述的频谱分析器，并在所选择频谱上测量来自输入端口1到N中的一个所选择端口的输入信号的功率。在另一实施例中，频谱分析器401包括参照图5示出和描述的时域分析器。在另一实施例中，频谱分析器401包括参照图6示出和描述的信号分析器。

在操作中，在输入端口1到N处经由一个或多个电缆接收的输入信号被选择性地应用于下变频通路460-1到460-M。在控制电路475的控制下，每个N比1复用器450-1到450-M都选择来自所述输入端口1到N中的一个的输入信号。每个通路460-1到460-N然后为所述接收机在上游频带内选择一个频率用于下变频。例如，在一个实施例中，在输入端口1到N中的一个处接收单个光纤节点，且每个通路460-1到460-M都调至上行流频谱的所选择部分。在另一实施例中，来自不同光纤节点的一个电缆耦合到每个端口1到N。在此实施例中，每个通路460-1到460-M都调至任何一个所述电缆上的所选择通路。在另一实施例中，单个光纤节点电缆的任何组合都耦合到输入端口1到N，且每个通路都调至任何一个所述电缆上的频谱的所选择部分。

在一个实施例中，当多个下变频通路460-1到460-M忙于处理所述多个输入1到N时，频谱分析器401分析所述输入，并生成所述输入上的每个频带内可得到的功率的图表，从而使电缆运营商能够扫描噪音来源或开放通路，而并不分配所述多个下变频通路460-1到460-M的处理。

                     III.第三实施例

图5是根据本发明的信号分析系统的一个实施例的方框图，以500指示。系统500包括数字射频(RF)输入端515，其被设计为接收输入信号。在一个实施例中，所述输入信号是数字化的来自符合DOCSID、符合欧洲DOCSIS或其它适当电缆调制解调器的上行流信号。系统500选择性地估计噪音对通路的影响。在一个实施例中，系统500允许业务提供商检查当前并未使用的通路内的噪音，以确定它们是否可用。

系统500包括时域分析器509，其为处理准备输入信号。数字RF输入端515耦合到混频器503，所述混频器从所接收输入信号生成下变频后的信号。系统500包括耦合到混频器503的可调抽取电路512。所述可调抽取电路512部分基于所述输入信号的信源和所述输入信号所使用的带宽选择性抽取所述下变频后的信号。一旦所述下变频后信号被选择性抽取，其就会由滤波器510滤波。在一个实施例中，滤波器510是低通滤波器。在另一实施例中，滤波器510是有限脉冲响应低通滤波器。在一个实施例中，滤波器510形成正被测量的通路。一旦将所述信号滤波，门限比较器590即比较滤波器510的输出与控制电路504所选择的门限值。例如，在一个实施例中，门限比较器590从滤波器510接收所述信号，并且基于以下等式确定用于与所述门限比较的值：

                    值＝|I|+|Q|

门限比较器590具有由控制电路504控制的门限。所述门限是基于以下因数得以建立的，例如用于经由所监控频带或通路传送信号的调制类型、期望的功率电平等。例如，在一个实施例中，基于星座图的相邻点之间距离的一半为所选择调制与期望功率电平建立所述门限。

系统500在连续的时间间隔内将滤波器510的输出与所述门限相比较。在一个实施例中，所述间隔被选择为期望调制的符号周期的持续期间。

系统500还包括控制电路504，其耦合到数字控制的振荡器(NCO)502。NCO 502驱动混频器503的操作。控制电路504通过控制NCO 502选择性控制来自混频器503的下变频后信号的频率，以选择将被监控的未使用通路。

在一个实施例中，处理器520与时域分析器509集成。在另一实施例中，处理器520位于时域分析器509的外部。在一个实施例中，处理器520的输出是噪声信号。在一个实施例中，系统500包括耦合到处理器520的显示器530，其显示诸如噪声信号的理想输出。在另一实施例中，显示器550提供所监控通路内的噪声的图形显示。

在一个实施例中，处理器520基于门限比较器590所执行的多个比较估计所监控信号的噪声电平。在此实施例中，门限比较器590包括用于在多个连续符号周期内记录关于所述噪声的信息的存储器。处理器520读取所述信息，并且基于滤波器510的输出超过或低于设置门限的符号周期百分比来确定通路的噪声电平估计。

在操作中，系统500处理数字RF信号以便时域分析。在输入端515处接收数字RF信号。所述数字RF信号然后由混频器503与NCO502的输出混频，以生成下变频后的信号。NCO 502从控制电路504接收输入。控制电路504使NCO 102能够选择感兴趣的通路或频带。这允许所述门限比较器在符号周期内测量所述输入信号的I和Q分量的值。所述下变频后信号由可调抽取电路512接收，并被选择性地抽取。所抽取的信号然后由滤波器510滤波，以去除任何不需要的信号或信号分量。门限比较器590然后接收滤波器510的输出，并在诸如符号周期的时间周期内比较所述信号与门限电平。

门限比较器509的输出是在特定时刻，例如在符号周期内对所述噪声的估计或测量，并被提供给处理器520。在一个实施例中，比较器590的输出被存储在存储器内，以供处理器520处理。

                  IV.第四实施例

图6是根据本发明的信号分析器的实施例的方框图，以600指示。信号分析器600包括被设计为接收输入信号的数字射频(RF)输入端615。在一个实施例中，所述输入信号是数字化的来自符合DOCSID、符合欧洲DOCSIS或其它适当电缆调制解调器的上行流信号。

信号分析器600提供一种组合机制，以允许选择性监控在输入端615处接收的信号。信号分析器600包括频谱分析器601，其被耦合为在输入端615处接收所述输入信号。如以上结合图1、2、3和7描述地构造频谱分析器601。频谱分析器601耦合到处理器620。信号分析器600还包括时域分析器609。时域分析器609耦合到频谱输入端615，并被如以上参照图5描述地构造。时域分析器609还耦合到处理器620。处理器620耦合到显示器630。在一个实施例中，频谱分析器601和时域分析器609共享公共部件，例如数字控制的振荡器、抽取电路和滤波器。

处理器620选择性控制信号分析器600的操作，以选择将被执行的适当信号分析。例如，在需要频谱分析时，处理器620将所需控制信号提供给频谱分析器601。此外，在将执行时域分析时，处理器620将控制信号提供给时域分析器609。

                     V.第五实施例

图8是数字下变频器电路的另一实施例的方框图，所述数字下变频器电路以800指示，包括根据本发明的信号分析器860。在一个实施例中，数字下变频器800被形成为专用集成电路(ASIC)，其可在N输入端801处接收最多六个5-65MHz的RF连接。数字下变频器800下变频来自所述输入端801的上行流数据的最多六个通路。所接收通路在输出端802处可作为以5.12MHz为中心的中频信号显示给PHY，例如可从加利福尼亚欧文市的Broadcom公司得到的BCM 3137全球突发接收机。数字下变频器800使用102.4MHz的平行输入端接受最高204.8兆样本每秒的输入数据流。此外，该实施例将所输出样本以40.96兆样本每秒提供给所述PHY。数字下变频器800还包括信号分析器860。信号分析器860连接到输入端801，以选择性处理来自输入数据流中的任何一个的信号。信号分析器860提供对于所提供信号的频域分析与时域分析中的至少一个。

数字下变频器800可以从最多六个模数转换器(ADC)803接收样本。每个ADC 803都可以将其自身的样本时钟提供给所述数字下变频器800，但所述六个时钟必需相互同步到在5个十亿分之一秒(ns)的范围之内。在图8内以CLK 1标记的时钟作为主时钟，并被在片上锁相环路(PLL)内加倍，然后被下分为40.96MHz输出时钟。数字下变频器800使用可变时钟分频器以提供输入灵活性。如表1所示，使用DIV[1:0]针控制所述时钟分频器。

表1-输入频率

DIV[1:0]	时钟除数	输入时钟(MHz)	输出时钟(MHz)	输入带宽(两个样本/周)	输入带宽(1个样本/周)
						0	1	40.96	40.96	5-40MHz	5-20MHz
1	2	81.92	40.96	5-81MHz	5-40MHz
						2	2.5	102.4	40.96	5-102MHz	5-51MHz
3	3	122.88	40.96	5-122MHz	5-61MHz

所述输入样本被示为复用器840-1至840-M的四通接收，其可将任何输入信号801连接到任何数字下变频器通路850-1至850-M或所述信号分析器860。单个输入流可被指向多个通路，以允许从单个输入端选择若干上行流频率。来自ADC 803的输出最多十二比特宽。每个输入端口都具有A和B样本输入端。提供每周两个样本的ADC 803连接到A和B输入端，且所述B输入端应当是比所述A输入端晚的样本。提供每周一个样本的ADC 803仅连接到所述A输入端。

所述输入端801是通过时钟校准逻辑804接收的。时钟校准逻辑804将六个独立时钟域置于单个核心时钟域内。所述时钟校准逻辑804还具有控制比特，其可以将数据从无符号的转换成二进制补码，交换所述A和B端口，或将ADC 803的最高有效位到最低有效位的输入总线与插脚引线相交换，所述插脚引线使得以缺省顺序难以进行模块配线。所述时钟校准块804可以接受平行或交织格式的来自ADC 803的输入。

图9是用于图8数字下变频器的信号分析器通路的实施例的方框图，所述信号分析器通路以900指示。所述信号分析器通路900与数字下变频器通路850-1到850-M相比，具有一些使其成为频谱分析器的附加逻辑。

通路900在输入端901a和901b处接收输入信号。有利的是，通路900被设计为在输入端901a和901b处接受符合多种标准的信号，所述标准包括DOCSIS标准、欧洲DOCSIS标准以及其它用于经由电缆网络提供数据的适当标准，但并不仅限于此。

在通路控制和状态寄存器(CSR)925的控制之下，信号分析器通路900在输入端901a和901b处下变频所述输入流。信号分析器通路900使用数字控制的振荡器(NCO)904以及混频器902a和902b将所述输入流转换到基带。在一个实施例中，NCO 904可从-65调至65MHz。所述下变频后数据然后被通过一系列抽取滤波器908和910发送。在一个实施例中，抽取滤波器908和910的输出是20.48兆样本每秒的“I”和“Q”样本流。

在一个实施例中，信号分析器通路900还具有多个2比1抽取器912-1到912-N。抽取器912-1到912-N可被单独启用或禁止，以改变滤波器914的抽样频率(和带宽)。在一个实施例中，通路900包括8个2比1的抽取器。在一个实施例中，滤波器914包括具有可编程系数的低通53抽头FIR滤波器。

信号分析器900还包括解码器916，其处理频域或时域内的滤波器914的输出。在一个实施例中，解码器916计算对数功率和输出电压。解码器916将该数据提供给频谱分析器918。在一个实施例中，频谱分析器918装有用于频谱分析的起始频率、频率步长和步数。频谱分析器将该信息提供给数字控制的振荡器904，以控制数据的收集。在一个实施例中，在存储器控制922的控制下，频谱分析器918的输出被存储在存储体920内。

图10是用于图9信号分析器通路的振荡器的实施例的方框图，所述振荡器以1000指示。例如，振荡器1000可用于将适当的输出信号提供给驱动混频器902a和902b。

振荡器1000是数字控制的振荡器，并生成A和B通路的正弦与余弦函数。时钟信号的每个时钟循环CLK、输入频率字(freq)由加法器1004加到相位累积器1002。被2除的所述频率字被加法器1006加到相位累积器1002的输出，以计算奇或A样本的相位。所述频率字是有符号的数值，以允许所述振荡器以相对方向旋转，有效交换正弦与余弦或“Q”和“I”通路。

振荡器1000包括多个正弦生成器1010-a2、1010-a1、1010-b2和1010-b1和余弦生成器1012-a2、1012-a1、1012-b2和1012-b1。在一个实施例中，组合正弦生成器与余弦生成器的速度并不足够高到以输入时钟速率CLK运行。为了允许高速运行的逻辑，如图使用两个完整的正弦生成器与余弦生成器组，以异相运行一个时钟循环。奇触发器1008以2除输入时钟，并用于交替地分别加载寄存器1014和1016、寄存器1018和1020，同时在所述正弦生成器与余弦生成器之间选择，以分别加载输出寄存器1022、1024、1026和1028。

图11是用于图9信号分析器通路的混频器的实施例的方框图，所述混频器以1100指示。例如，在一个实施例中，如以下结合图11示出和描述地实施混频器902a与902b。

混频器1100在每个时钟循环内接收并将输入信号存储在寄存器1120内。所述输入数据由所述闭塞范围1114检查，且在所述数据过于靠近最小或是最大信号电平时生成范围外信号，所述门限可程式化为低于最大信号范围25％、12.5％、6.25％或3.125％。

混频器1100还接收来自振荡器的正弦和余弦输入，所述振荡器例如是图10的振荡器1000。在每个时钟循环内，混频器1100将所述正弦和余弦值分别装入寄存器1110和1112。分别在所述正弦和余弦寄存器1112和1110前部的所述复用器1116和1118用于芯片测试，以及在正弦与余弦输入或延迟输入信号之间交换。

输入寄存器1120的内容在乘法器1122和1124内与正弦和余弦寄存器1110和1120的内容相乘，以执行生成I和Q值的实际混频器功能。乘积的10个最低有效位在相加512之后被忽略，以便在加法器1126和1128处适当取整。所得结果然后被限幅为-4096至4095，以确保输出不会在限幅器1127和1129处卷绕。在每个时钟循环内，舍位和限幅后的I和Q值被存储到输出寄存器1130和1132内。输出数据路径内的乘法器1134和1136用于芯片测试；所述输入数据被直接输入到输出针(流过模式)。

图12是用于图9信号分析器通路的抽取器的实施例的方框图，所述抽取器以1200指示。在一个实施例中，如以下结合图12示出和描述地构造图9的抽取器908。

抽取器1200包括2比1抽取器，其以二分之一的抽样率将四个输入流(Q和I流的单双样本)减少为两个输入流(Q和I)。由于I数据和Q数据被以相同方式处理，因此以下将仅详细描述用于处理Q数据的电路。

在每个时钟循环内，单双样本被移至五样本深的移位寄存器1202内。所述五个样本分别由加法器1204以加权因数1、4、6、4和1相加。为了保证适当的取整，另一“8”由加法器1204加入总和。四个最低有效位被忽略(滤波器具有16的增益)，且输出被装入输出寄存器1206。

控制信号1210可选择性地旁路抽取器1200，指向仅生成单个样本流的模数转换器。抽取器1200包括由控制信号1210控制的复用器1212。在将要旁路抽取器1200时，控制信号1210使得输入寄存器被未修改地钟脉冲输入所述输出寄存器。复用器1214用于芯片测试；输入数据被直接输入到输出引线(流过模式)。

图13是用于图9信号分析器通路的另一抽取器的实施例的方框图，所述抽取器以1300指示。在一个实施例中，如以下结合图13的抽取器1300示出和描述地构造图9的抽取器910。

所述抽取器1300以3与6之间的因数降低来自“Q”和“I”流的抽样频率。输入信号inq和ini的六个样本被分别保存在所述输入移位寄存器iregq和iregi内。然后在某个时刻，3、4、5或6样本移过移位寄存器dregq和dregi。所使用的时钟现在是被3和6之间的相同因数除的输入时钟。总共17个样本被保持在所述最后两个移位寄存器内。为了减少门的数量，下一段被在“Q”和“I”样本数据流之间共享，并以两倍的在“Q”和“I”样本之间交替的时钟速率操作。dregq和dregi的内容由复用器1310复用，并装入所述寄存器dreg。所述滤波器以17个样本操作，其是对称的；这意味着仅须执行9次相乘。所述样本1和17、2和16直到8和10在与滤波器系数相乘之前首先相加。由于速度优势，9个部分乘法器执行所述乘法。在将18个部分乘积装入管线寄存器1320之前，将其相加以形成两个部分和。在装入寄存器1330之前，所述数据被确定比例(由所述增益的小数部分乘)、取整(加某个数以得到适当的取整)、限幅为二次幂增益所规定的比特。寄存器1332、1334和1336用于将组合后“Q”和“I”流分用为两个独立数据流。复用器1338和1340用于芯片测试；所述输入数据被直接输入到所述输出引线(流过模式)。方框“范围”1342检查信号电平，并在所述数据过于靠近所述范围的最小或最大值时，生成范围外信号，所述门限可程式化为25％、12.5％、6.25％或3.125％。

图14是用于图9信号分析器通路的另一抽取器的实施例的方框图，所述抽取器以1400指示。在一个实施例中，如结合图14的抽取器1400示出和描述地构造每个抽取器912-1到912-N。

抽取器1400是可选择性地启用或禁止的2比1抽取器。在禁止的情况下，所述Q和I输入数据被与输入启动一起直接输入到输出寄存器1402和1404内。在启用时，抽取器1400执行信号抽取。Q的最后五个样本和I的最后六个样本被保存在寄存器nexqr和nexir内。对于每个输入样本而言，所述抽取功能应用于Q或I的最后五个样本。

在加法器1406处以加权因数1、4、6、4和1相加所述输入样本。加法器的输出以增益1或2通过增益级1408。在于限幅器1410处限幅之后，组合后的Q和I流被寄存器saveq和savei分为独立的Q和I流。saveq和savei寄存器的输出被存储在输出寄存器outqr和outir内。复用器1412和1414用于芯片测试；所述输入数据被直接输入到输出引线(流过模式)。

图15是用于图9信号分析器通路的过滤器的实施例的方框图，所述过滤器以1500指示。在一个实施例中，如结合图15的滤波器1500示出和描述地构造图9的滤波器914。

滤波器1500是最终频带形成滤波器。所述滤波器1500是以20.48MHz运行的对称53-抽头滤波器，16外部抽头系数是10比特有符号的整数，而剩余11内部系数是12比特有符号的数值。为了减少门数，仅存在所述滤波器的一个版本，其以两倍的交替“Q”和“I”样本上的频率操作。在每个enal时钟循环中，inq或ini被移入105深的移位寄存器1502内。所述滤波器1500使用所述移位寄存器的所有奇样本操作，它们是“Q”或“I”的最后53个样本。所述移位寄存器两侧的具有相同抽头系数的样本首先被相加(26加法器)，然后与其对应系数相乘。中心抽头直接与其系数相乘。27部分乘法器的输出被在减少树1504内减少为两个部分和。在管线寄存器1506之后，所述部分和被在加法器1508处相加。寄存器1510、1512和1514用于将组合数据流分为独立的“Q”和“I”流。复用器1516和1518用于芯片测试；输入数据被直接输入到所述输出引线(流过模式)。

图16是用于图9信号分析器通路的解码器的实施例的方框图，所述解码器以1600指示。在一个实施例中，如结合图16的解码器1600示出和描述地构造图9的解码器918。

解码器1600计算来自滤波器的输出信号的输出电压和对数输出功率，所述滤波器例如是图9的滤波器914。解码器1600接收所述输出信号并将其存储在寄存器regq和regi内。这些寄存器的内容被分别在平方函数1602和1604处平方。然后通过在加法器1606处将寄存器1602与1604的内容相加来计算输出功率。所述功率值被存储在寄存器功率内。

寄存器功率内的值用于选择性计算输出值。在一个实施例中，平方根函数1608计算寄存器功率内的值的平方根。该值被存储在寄存器1610内。寄存器1610的输出是由增益块1612、限幅块1614修改的电压，并被存储在寄存器1616内。

在另一实施例中，对数函数应用于存储在寄存器功率内的值。所述对数函数被在两级内执行。在第一级内，检测所述功率的最高有效位，且通过寄存器对数1的17将编码后比特数(1sb＝0)装入比特0，同时通过寄存器对数1的11将12个次有效位装入比特0。在第二级内，寄存器对数1内的值在乘法器1618处与3853相乘，并在加法器1620处加上938476。第一个数是128*100*log(2)，而第二个数是最小化绝对误差的补偿。该计算的输出大约为100*log(功率)倍的524288或2^19。在删除19个最低有效位之后，所得结果被装入输出寄存器outlog。

在一个实施例中，还在解码器1600内实施噪声检测器。所述噪声检测器首先分别在绝对值计算函数1630和1632处计算Q和I输入寄存器的内容的绝对值。所述绝对值被存储在寄存器absq和absi内，并在比较器1634和1636处与规定噪声电平相比较。然后基于所述比较器1634和1636的输出生成更新噪声计数器的脉冲。

复用器1638、1640、1642和1644用于芯片测试；Q或I输入数据的二分之一最高或最低有效位被直接输入到输出引线(流过模式)。为了测试解码器自身，所述对数函数的输出，或功率寄存器的三组13个比特被输入到解码器输出引线。

图17和18是用于图9信号分析器通路的频谱分析器的实施例的方框图，所述频谱分析器以1700指示。在一个实施例中，如结合图17和18的频谱分析器1700示出和描述地构造频谱分析器918。

所述频谱分析器1700使用寄存器1702、1704、1706和1708来控制诸如图9NCO 904的数字控制振荡器的操作，并控制将数据存储在存储器内，例如将来自解码器916的对数功率数据存储在存储体920内。

寄存器1702是频率累计器，其在所述频谱分析器使NCO步进通过频率范围时存储累计频率。寄存器1702存储加法器1710的输出。每次频谱分析器1700改变到下一频率时，加法器171即增加f_step寄存器的内容。

寄存器1704(l_step_cnt)确定频谱分析器1700的每步的持续时间。寄存器1704计数每一步。在步进的开始处，寄存器1704装有68。衰减测量器1712在所抽取时钟循环内减量寄存器1704内的值，直至存储在衰减测量器1712内的值到达零。这定义了步进的结束。

寄存器1706(N_step_cnt)确定何时实现所选择步数。寄存器1706以零开始。在增量器1716处，在每步结束时使寄存器1706加1。在比较器1714处将寄存器1706的内容与输入n_step相比较。当寄存器1706内的值达到为n_step选择的值的奇偶性时，停止频谱分析器1700。

在每步的结束，寄存器1706的内容被装入寄存器1718(sa_wrt_add)。寄存器1718内的值用作将被存储的数据的存储器地址。此外，在每步的结束，抽样调谐器的对数功率输出，将其存储在寄存器1708内(sa_wrt_dat)，并将其用作存储器写的数据。

图18示出了频谱分析器1700的其它逻辑。在图18中，频谱分析器1700的这个部分用于抽样原始模数转换器数据以及将该样本写入存储器。当寄存器1706(n_step_cnt)装有零时，起动抽样器。样本地址寄存器1730(sm_addr)装有零，且每次循环即将值加1。在使用单个通路ADC时，寄存器1730内的值由增量器1732和1734中的一个增量，而当使用在每个时钟循环内生成两个样本的ADC时，所述值由增量器1732和1734两者增量。在数据路径内，复用器1736、1738和1740控制来自两个ADC通路的数据流，以及来自频谱分析器1700的数据。还存在用于交换来自抽样器和频谱分析器的存储器地址的复用器1742。OR-门1744和1746以及触发器1748和1750生成指向存储控制器的写启动信号。

图19是用于图9信号分析器通路的存储控制器的实施例的方框图，所述存储控制器以1900指示。在一个实施例中，如参照图19的存储控制器1900示出和描述地构造图9的存储控制器1900。

存储控制器1900具有从CPU接口存储地址的自动增量寄存器1902。在写所述地址时，读取第一存储器位置，其数据被存储在寄存器1904内(c-mem-data)，并将寄存器1902内的地址指针加1。当CPU读存储数据寄存器1904时，信号c_rd_data执行相同操作，从存储器读取下一数据字，并增量地址寄存器1902。剩余的寄存器将剩余信号管线输送到存储体、芯片选择(m_csb)、写启动(m_web)和数据(mdi)。

Claims (57)

1.一种频谱分析器，包括：

输入端，其用于接收输入信号；

混频器，其耦合到所述输入端，用于利用所述输入信号生成下变频后的信号；

可调抽取电路，其耦合到所述混频器，用于选择性地抽取所述下变频后的信号；

解码器，其耦合到所述可调抽取电路，用于测量所抽取的信号内的功率；以及

控制电路，其耦合到所述混频器，用于选择性地控制来自所述混频器的所述下变频后的信号的频率，以在频谱上测量所述输入信号的功率。

2.根据权利要求1的频谱分析器，还包括存储器，所述存储器耦合到所述解码器，用于存储与所测量功率相关的值。

3.根据权利要求1的频谱分析器，还包括数字控制的振荡器，所述数字控制的振荡器耦合到所述混频器和所述控制电路，其中所述控制电路使所述数字控制的振荡器步进通过多个频率。

4.根据权利要求1的频谱分析器，其中所述可调抽取电路包括：

第一级，其响应于来自所述控制电路的信号，所述第一级基于所述输入信号的特征，选择性地降低所述下变频后的信号的抽样率；以及

第二级，其响应于来自所述控制电路的信号，所述第二级选择性地减少所述下变频后的信号的带宽。

5.根据权利要求1的频谱分析器，其中所述解码器通过基于所述信号的I和Q分量所计算的值来测量所述功率。

6.根据权利要求5的频谱分析器，其中所述解码器基于以下等式计算所述值：

7.根据权利要求3的频谱分析器，其中所述控制电路为提供给所述数字控制的振荡器的所述控制值建立初始控制值、步数和步长。

8.根据权利要求3的频谱分析器，其中所述控制电路建立一个控制值，以在零间距模式下选择频带。

9.根据权利要求1的频谱分析器，其中所述解码器还包括对数功能，其计算所测量功率的对数。

10.一种用于在所选择频谱上测量输入信号的功率的方法，所述方法包括：

混频所述输入信号，以在所选择频率上生成下变频后的信号；

抽取所述下变频后的信号；

测量所抽取的信号的功率电平；以及

重复所述混频、抽取、测量与存储的过程，以在多个频率上生成功率测量。

11.根据权利要求10的方法，还包括存储每个所测量功率电平的值。

12.根据权利要求11的方法，还包括读出并显示所测量的功率电平。

13.根据权利要求10的方法，其中混频所述信号的步骤包括在数字控制的振荡器的控制之下混频所述信号。

14.根据权利要求10的方法，其中测量所述功率电频的步骤包括基于所述信号的I和Q分量来计算一个值。

15.根据权利要求14的方法，其中所述计算一个值得步骤包括基于以下等式计算所述功率电平的值：

16.根据权利要求14的方法，其中所述基于所述信号的I和Q分量来计算一个值的步骤还包括计算所测量功率电平的对数。

17.一种用于在所选择频率上测量输入信号的功率的方法，所述方法包括：

混频所述输入信号，以在所述所选择频率上生成下变频后的信号；

抽取所述下变频后的信号；

重复测量所抽取的信号的功率电平；以及

在一段时间内监控所测量的功率电平。

18.根据权利要求17的方法，还包括存储每个所测量功率电平的值。

19.根据权利要求18的方法，还包括读出并显示所测量的功率电平。

20.根据权利要求17的方法，其中混频所述信号的步骤包括在数字控制的振荡器的控制之下混频所述信号。

21.根据权利要求17的方法，其中测量所述功率电频的步骤包括基于所述信号的I和Q分量计算出一个值。

22.根据权利要求14的方法，其中所述计算出一个值得步骤包括基于以下等式计算所述功率电平的值：

23.根据权利要求21的方法，其中所述基于所述信号的I和Q分量来计算出一个值的步骤还包括计算所测量功率电平的对数。

24.一种分析系统，包括：

输入端，其用于接收输入信号；

混频器，其耦合到所述输入端，所述混频器用于利用所述输入信号生成下变频后的信号；

数字控制的振荡器，其耦合到所述混频器，提供用于下变频所述输入信号的信号；

可调抽取电路，其耦合到所述混频器，用于选择性地抽取所述下变频后的信号；

解码器，其耦合到所述可调抽取电路，用于测量所抽取的信号内的功率；

存储器，其耦合到所述解码器，用于存储与所测量功率相关的值；以及

控制电路，其耦合到所述数字控制的振荡器并响应于处理器，用于选择性地控制来自所述混频器的所述下变频后的信号的频率，以基于由所述处理器提供的值，在频谱上测量所述输入信号的功率。

25.根据权利要求24的频谱分析器，其中所述可调抽取电路包括：

第一级，其响应于来自所述控制电路的信号，所述第一级基于所述输入信号的特征，选择性地降低所述下变频后的信号的抽样率；以及

第二级，其响应于来自所述控制电路的信号，所述第二级选择性地减少所述下变频后的信号的带宽。

26.根据权利要求24的频谱分析器，其中所述解码器通过基于所述信号的I和Q分量计算一个值来测量所述功率。

27.根据权利要求26的频谱分析器，其中所述解码器基于以下等式计算所述值：

28.根据权利要求24的频谱分析器，其中所述控制电路为提供给所述数字控制的振荡器的控制值建立初始控制值、步数和步长。

29.根据权利要求24的频谱分析器，其中所述解码器还包括对数功能，其计算所测量功率的对数。

30.一种具有频谱分析器的数字下变频电路，所述电路包括：

多个输入端，每个所述输入端都用于耦合到同轴电缆；

多个下变频通路，可选地耦合到所述多个输入端，每个所述下变频通路都可编程为以所选择的频率来下变频来自所选择的其中一个所述输入端的信号；以及

频谱分析器，其可选地耦合到所述多个输入端，所述频谱分析器用于在频谱上测量所选择的其中一个所述输入端的功率电平，所述频谱分析器包括：

输入端，其用于接收输入信号；

混频器，其耦合到所述输入端，所述混频器用于根据所述输入信号生成下变频后的信号；

可调抽取电路，其耦合到所述混频器，用于选择性地抽取所述下变频后的信号；

解码器，其耦合到所述可调抽取电路，测量所抽取的信号内的功率；以及

控制电路，其耦合到所述混频器，用于选择性地控制来自所述混频器的所述下变频后的信号的频率，以在频谱上测量所述输入信号的功率。

31.根据权利要求30的电路，还包括存储器，所述存储器耦合到所述解码器，用于存储与所测量的功率相关的值。

32.根据权利要求30的电路，还包括数字控制的振荡器，所述数字控制的振荡器耦合到所述混频器和所述控制电路，其中所述控制电路使所述数字控制的振荡器步进通过多个频率。

33，根据权利要求30的电路，其中所述可调抽取电路包括：

第一级，其响应于来自所述控制电路的信号，所述第一级基于所述输入信号的特征，选择性地降低所述下变频后的信号的抽样率；以及

第二级，其响应于来自所述控制电路的信号，所述第二级选择性地减少所述下变频后的信号的带宽。

34.根据权利要求30的电路，其中所述解码器通过基于所述信号的I和Q分量所计算的值来测量所述功率。

35.根据权利要求34的电路，其中所述解码器基于以下等式计算所述值：

36.根据权利要求32的电路，其中所述控制电路包括这样的控制电路，即所述控制电路为提供给所述数字控制的振荡器的所述控制值建立初始控制值、步数和步长。

37.根据权利要求30的电路，其中所述解码器电路还包括对数功能，其计算所测量功率的对数。

38.根据权利要求30的电路，其中可选地耦合到所述多个输入端的多个下变频通路包括多个下变频通路，所述下变频通路复用到可选择性地耦合到的所述输入端。

39.一种具有信号分析器的数字下变频电路，所述电路包括：

多个输入端，每个所述输入端都耦合到同轴电缆；

多个下变频通路，其选择性地耦合到所述多个输入端，每个所述下变频通路都可编程为以所选择频率来下变频来自所选择的其中一个所述输入端的信号；以及

信号分析器，其可选地耦合到所述多个输入端，所述信号分析器选择性地提供来自所述多个输入端的所选择信号的频域和时域分析中的一个。

40.一种分析系统，包括：

输入端，其用于接收输入信号；

混频器，其耦合到所述输入端，所述混频器用于根据所述输入信号生成下变频后的信号；

数字控制的振荡器，其耦合到所述混频器，提供用于下变频所述输入信号的信号；

可调抽取电路，其耦合到所述混频器，用于选择性地抽取所述下变频后的信号；

解码器，其耦合到所述可调抽取电路，用于测量所抽取的信号内的功率；

存储器，其耦合到所述解码器，用于存储与所测量的功率相关的值；以及

控制电路，其耦合到所述数字控制的振荡器并响应于处理器，用于选择性地控制来自所述混频器的所述下变频后的信号的频率，以基于由所述处理器所提供的值，在频谱上测量所述输入信号的功率。

41.根据权利要求40的分析系统，其中所述控制电路选择性地为所述数字控制的振荡器生成控制信号，以使所述数字控制的振荡器步进通过多个频率。

42.根据权利要求40的分析系统，其中所述控制电路选择性地为所述数字控制振荡器生成控制信号，以便为时域分析建立频率。

43.根据权利要求40的分析系统，其中所述控制电路在使所述数字控制的振荡器步进通过多个频率以及为时域分析建立频率之间进行选择。

44.一种信号分析器，包括：

输入端，其用于接收输入信号；

混频器，其耦合到所述输入端，所述混频器用于根据所述输入信号生成下变频后的信号；

可调抽取电路，其耦合到所述混频器，用于选择性地抽取所述下变频后的信号；

门限比较器，其耦合到所述可调抽取电路，用于在一段时间内比较所抽取信号与所选择门限；以及

控制电路，其耦合到所述混频器，用于选择性地控制来自所述混频器的所述下变频后的信号的频率，以便为时域分析选择所述输入信号的频率。

45.根据权利要求44的信号分析器，还包括数字控制的振荡器，所述数字控制的振荡器耦合到所述混频器和所述控制电路，其中所述控制电路为所述数字控制的振荡器选择频率。

46.根据权利要求44的信号分析器，其中所述可调抽取电路包括：

第一级，其响应于来自所述控制电路的信号，所述第一级基于所述输入信号的特征，选择性地降低所述下变频后的信号的抽样率；以及

第二级，其响应于来自所述控制电路的信号，所述第二级选择性地减少所述下变频后的信号的带宽。

47.根据权利要求44的信号分析器，其中所述门限比较器基于所述信号的I和Q分量来计算一个值，以便与所述门限相比较。

48.根据权利要求44的信号分析器，其中所述解码器基于以下等式计算所述值：

                      值＝|I|+|Q|

49.根据权利要求44的信号分析器，其中所述门限比较器的门限是基于预计功率电平以及调制技术来选择的。

50.根据权利要求44的信号分析器，其中所述门限比较器在符号周期内将所抽取的信号与所述所选择门限相比较。

51.一种用于在所选择频率上监控输入信号的噪声电平的方法，所述方法包括：

混频所述输入信号，以便在所述所选择频率上生成下变频后的信号；

抽取所述下变频后的信号；

基于所抽取的信号计算一个值；

将所述值与门限相比较；以及

监控所述比较以便提供所述信号的时域分析。

52.根据权利要求51的方法，其中所述监控所述比较的步骤包括：监控所述比较以确定所述输入信号内的噪声的估计。

53.根据权利要求51的方法，其中所述计算一个值的步骤包括根据以下等式计算一个值：

                    值＝|I|+|Q|

其中I和Q包括所述输入信号的同相和正交相位分量。

54.根据权利要求51的方法，其中混频所述信号包括在数字控制的振荡器的控制之下混频所述信号。

55.根据权利要求51的方法，其中基于所述抽取的信号来计算一个值的步骤包括在符号周期上计算一个值。

56.根据权利要求51的方法，其中所述监控所述比较的步骤包括：跟踪所计算的值超出所述门限的倍数。

57.根据权利要求51的方法，其中将所述值与所述门限相比较的步骤包括：将所述值与下述门限相比较，所述门限是基于星座图中相邻点之间距离的一半为所选择调制所建立的。

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