KR20040032959A - 상류 주파수 대역을 모니터링하는 방법 - Google Patents

상류 주파수 대역을 모니터링하는 방법 Download PDF

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KR20040032959A
KR20040032959A KR10-2004-7002664A KR20047002664A KR20040032959A KR 20040032959 A KR20040032959 A KR 20040032959A KR 20047002664 A KR20047002664 A KR 20047002664A KR 20040032959 A KR20040032959 A KR 20040032959A
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윌렘 엥겔즈
윌리암 콜리
다비드 엉거
다비드 데이비스
폴 도미체르
레이몬드 로비두
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에이디씨 브로드밴드 액세스 시스템즈, 인코포레이티드
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Abstract

스펙트럼 분석기는 입력 신호를 수신하도록 적응된 입력부(115)와 입력부에 커플링된 혼합기(30)를 포함한다. 혼합기는 입력 신호에서 하향 변환된 신호를 생성하도록 적응된다. 스펙트럼 분석기는 혼합기에 커플링되며, 하향 변환된 신호를 선택적으로 보간하는 조정가능한 보간 회로(112), 혼합기에 커플링되며, 입력 신호의 주파수 스펙트럼에서 파워를 측정하도록 혼합기에서 하향 변환된 신호의 주파수를 선택적으로 제어하는 디코더(108)를 더 포함한다.

Description

상류 주파수 대역을 모니터링하는 방법{MONITORING UPSTREAM FREQUENCY BAND}
통신산업에 있어서, 데이터의 전송은 수많은 서비스 제공업자들에게 잠재적으로 증가될 수입원이 되어왔다. 데이터를 고속으로 전송할 필요성이 통신 산업을 수많은 서로 다른 방향으로 추진시켜왔다. 예를 들면, 고속 데이터 서비스는 디지털 가입자 라인(DSL) 서비스를 사용하는 전화회사로부터 이용가능하다. 게다가, 케이블 산업은 DOCSIS(Data Over Cable Service Interface Specifications) 표준과 같은 표준을 사용하는 케이블 모뎀을 개발 및 개발시켜왔다.
케이블 산업에 지닌 한가지 문제점은 데이터를 전송하는데 공통적으로 사용되는 주파수 스펙트럼의 잡음에 대한 케이블 네트워크의 감수성이다. 예를 들면, 미국에서, 대부분의 케이블 모뎀은 데이터를 가입자로부터 케이블 시스템의 헤드 엔드(head end)로 5-45 MHz의 주파수 대역으로 전송한다. 이러한 대역의 잡음 문제로 인하여, 서비스 제공업자들은 대역을 감시하고 데이터 처리량이 잡음으로 인해 허용 레벨 아래로 떨어지지 않도록 보장할 필요에 따라 조정을 한다. 이는 주어진케이블 설비(plant)의 잡음에 의해 영향을 받는 주파수들의 정확한 픽쳐를 획득하기 위해 고가의 스펙트럼 분석기들의 사용을 종종 요구하므로 그러한 주파수들은 데이터를 전송하는데 사용되지 않는다. 또한, 잡음에 의해 영향을 받은 대역의 주파수들은 종종 시간에 따라 변동한다. 따라서, 스펙트럼 분석기들의 사용에 기초한 대역폭 할당은 통신 매체의 변동하는 조건에 응답하여 변동할 필요가 있다. 불행히도, 상류 스펙트럼을 감시하기 위한 종래의 프로세스들은 시간 소모적이며 시스템의 잡음 변동에 즉각적인 반응을 하지 않는다. 결국 데이터 처리량이 종종 부정적으로 영향을 받는다.
상기 언급된 이유들 때문에, 그리고 본 명세서를 읽고 이해시 당 기술의 당업자에게 명백한 하기에 언급된 다른 이유들 때문에, 스펙트럼의 잡음 변동에 즉각적인 반응을 하도록 상류 통신을 위해 사용되는 대역폭의 품질을 모니터링시 개선할 필요사항이 있다.
본 발명은 전자공학의 분야에 관한 것이며, 특히, 상류 주파수 대역에 관한 것이다.
도 1은 본 발명의 교시에 따른 스펙트럼 분석기를 포함하는 시스템의 일실시예의 블럭도이다.
도 2는 본 발명의 교시에 따른 신호의 스펙트럼 분석 프로세스의 일실시예의 순서도이다.
도 3은 본 발명의 교시에 따른 조정가능한 보간 회로의 일실시예의 블럭도이다.
도 4는 본 발명의 교시에 따른 스펙트럼 분석기를 포함하는 디지털 하향 변환 회로의 일실시예의 블럭도이다.
도 5는 본 발명의 교시에 따른 시간 영역 분석기를 포함하는 시스템의 다른 실시예의 블럭도이다.
도 6은 본 발명의 교시에 따른 신호 분석기를 지닌 시스템의 다른 실시예의 블럭도이다.
도 7은 본 발명의 교시에 따른 스펙트럼 분석기의 샘플 출력의 화면갈무리(screen shot)이다.
도 8은 본 발명의 교시에 따른 신호 분석기를 포함하는 디지털 하향 변환기 회로의 다른 실시예의 블럭도이다.
도 9는 도 8의 디지털 하향 변환기용 신호 분석기 채널의 일실시예의 블럭도이다.
도 10은 도 9의 신호 분석기 채널용 오실레이터의 일실시예의 블럭도이다.
도 11은 도 9의 신호 분석기 채널용 혼합기의 일실시예의 블럭도이다.
도 12는 도 9의 신호 분석기 채널용 보간기의 일실시예의 블럭도이다.
도 13은 도 9의 신호 분석기 채널용의 다른 보간기의 일실시예의 블럭도이다.
도 14는 도 9의 신호 분석기 채널용의 다른 보간기의 일실시예의 블럭도이다.
도 15는 도 9의 신호 분석기 채널용 필터의 일실시예의 블럭도이다.
도 16은 도 9의 신호 분석기 채널용 디코더의 일실시예의 블럭도이다.
도 17 및 18은 도 9의 신호 분석기 채널용 스펙트럼 분석기의 일실시예의 블럭도이다.
도 19는 도 9의 신호 분석기 채널용 메모리 제어기의 일실시예의 블럭도이다.
개요
상기 언급된 스펙트럼 분석의 문제점들과 기타 문제점들은 본 발명의 실시예들에 의해 제기되며 하기 명세서를 읽고 연구함으로써 이해될 것이다. 본 발명의 실시예들은 통신 회로에 주파수 및/또는 시간 영역 분석을 위한 회로를 개재함으로써 스펙트럼의 잡음 변동에 즉각적인 반응을 한다. 예를 들면, 일실시예에서, 본 회로는 디지털 하향 변환기의 신호에 기초하여 시간 영역 또는 스펙트럼 분석을 선텍적으로 제공한다.
일실시예에서, 스펙트럼 분석기가 제공된다. 스펙트럼 분석기는 입력 신호를 수신하도록 적응된 입력부와 입력부에 커플링된 혼합기를 포함한다. 혼합기는 입력 신호로부터 하향 변환된 신호를 생성하도록 적응된다. 스펙트럼 분석기는 혼합기에 커플링되어 하향 변환된 신호를 선택적으로 보간하는, 조정가능한 보간 회로(decimation circuit)와 조정가능한 보간 회로에 커플링되어 보간된 신호의 파워를 측정하는 디코더를 더 포함한다. 또한, 스펙트럼 분석기는 혼합기에 커플링되어 입력 신호의 주파수 스펙트럼상의 파워를 측정하기 위해서 혼합기로부터 하향 변환된 신호의 주파수를 선택적으로 제어하는 제어 회로를 포함한다.
일실시예에서, 선택된 주파수 스펙트럼상에서 입력 신호의 파워를 측정하기 위한 방법이 제공된다. 방법은 선택된 주파수에서 하향 변환된 신호를 생성하도록 입력 신호를 혼합하는 단계와 하향 변환된 신호를 보간하는 단계를 포함한다. 방법은 보간된 신호의 파워 레벨을 측정하는 단계와 다수의 주파수에서 파워 측정을 생성하도록 혼합, 보간, 측정 및 저장의 프로세스를 반복하는 단계를 더 포함한다.
일실시예에서, 신호 분석기가 제공된다. 신호 분석기는 입력 신호를 수신하도록 적응된 입력부, 입력부에 커플링되어 입력 신호로부터 하향 변환된 신호를 생성하도록 적응된 혼합기, 및 혼합기에 커플링되어 하향 변환된 신호를 선택적으로 보간하는 조정가능한 보간 회로를 포함한다. 신호 분석기는 조정가능한 보간 회로에 커플링되어 일정 시간 기간동안 보간된 신호와 선택된 임계치를 비교하는 임계치 비교기와, 혼합기에 커플링되어 시간 영역 분석을 위해 입력 신호의 주파수를 선택하도록 혼합기로부터 하향 변환된 신호의 주파수를 선택적으로 제어하는 제어회로를 더 포함한다.
일실시예에서, 선택된 주파수에서 입력 신호의 잡음 레벨을 모니터링하기 위한 방법이 제공된다. 방법은 선택된 주파수에서 하향 변환된 신호를 생성하도록 입력 신호를 혼합하는 단계, 하향 변환된 신호를 보간하는 단계 및 보간된 신호에 기초한 값을 연산하는 단계를 포함한다. 상기 값을 임계값과 비교하는 단계, 및 신호의 시간 영역 분석을 제공하도록 비교를 모니터링하는 단계를 더 포함한다.
하기의 상세한 설명에서, 참조번호가 그 부분을 형성하는 첨부도면에 이루어져 있으며, 발명이 실행되는 특별한 예시적인 실시예에 의해 나타나 있다. 이러한 실시예들은 당업자가 발명을 실행할 수 있도록 충분한 설명으로 기술되어 있으며, 다른 실시예들이 활용되며 논리적, 기계적 및 전기적 변동이 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있음이 이해된다. 따라서, 하기의 상세한 설명은 제한적인 의미로 이해되지 말아야 한다.
본 발명의 실시예들은 데이터를 전송하는데 사용된 칩 위 또는 시스템내에서 신호들의 스펙트럼 분석을 제공한다. 본질적으로 입력 신호가 프로세싱되고 입력 신호의 선택된 주파수에서 파워가 측정된다. 스펙트럼 분석 기능을 통합한다면 통신 매체상의 잡음 변동에 즉각적인 반응을 가능하게 하여 매체상에서 데이터의 전송에 부정적인 영향을 감소시킨다. 본 발명의 실시예들은 시스템내에서 아날로그-디지털 변환기로 실제 신호의 관찰을 가능하게 한다. 본 발명의 실시예들은 입력 신호들 주위의 정보를 수집 및 저장하는 시스템을 제공한다. 게다가, 시스템의 실시예들은 판독가능한 출력의 정보가 모아지도록 안출한다. 또한, 본 발명의 실시예들은 시간 영역 프로세싱, 예를 들면, 잡음 카운터를 구현한다.
I. 제 1 실시예
도 1은 일반적으로 100으로 지시된 본 발명의 교시에 따른 분석 시스템의 일실시예의 블럭도이다. 시스템(100)은 입력 신호를 수신하도록 설계된 디지털 무선 주파수(RF) 입력부(115)를 포함한다. 일실시예에서, 입력 신호는 DOCSIS 컴플라이언트(compliant), EURO-DOCSIS 컴플라이언트 또는 기타 적절한 케이블 모뎀으로부터 상류 신호의 디지털화된 표현이다. 시스템(100)은 다수의 주파수에서 입력 신호의 파워 레벨을 선택적으로 측정하여 디지털 데이터의 전송을 위해 사용되지 말아야하는 주파수 스펙트럼의 부분들을 서비스 제공자가 식별하게 한다.
시스템(100)은 입력 신호를 프로세싱할 채비를 하는 스펙트럼 분석기(101)를 포함한다. 디지털 RF 입력부(115)는 수신된 입력 신호로부터 하향 변환된 신호를 생성하는 혼합기(103)에 커플링된다. 시스템(100)은 상기 혼합기(103)에 커플링된 조정가능한 보간 회로(112)를 포함한다. 조정가능한 보간 회로(112)는 부분적으로 입력 신호의 소스와 상기 입력 신호에 의해 사용된 주파수 대역에 기초하여 하향 변환된 신호를 선택적으로 보간한다. 일단 하향 변환된 신호가 선택적으로 보간되었다면, 필터(110)에 의해 필터링된다. 일실시예에서, 필터(110)는 저역 통과 필터이다. 다른 실시예에서, 필터(110)는 유한 임펄스 응답 저역 통과 필터이다. 신호가 필터링되면, 디코더 회로(108)가 그것을 수신하고 신호의 파워가 측정된다. 일실시예에서, 신호의 측정된 파워와 관련된 값들이 파워 측정을 위한 연관 주파수의 지시로 메모리(106)에 저장된다.
시스템(100)은 선택된 주파수 범위에서 입력 신호의 스펙트럼을 분석하는 단계를 거친다. 시스템(100)은 자동 수치 제어 오실레이터(NCO)(102)에 커플링된 제어 회로(104)를 더 포함한다. NCO(102)는 혼합기(103)의 작동을 구동시킨다. 제어 회로(104)는 NCO(012)를 제어하여 혼합기(103)로부터 하향 변환된 신호의 주파수를 선택적으로 제어한다. 제어 회로(104)는 초기 제어값, 다수의 단계 및 NCO(102)에 제공된 제어값에 대한 단계 크기를 설정한다. 제어 회로(104)는 NCO(102)를 입력 신호의 주파수 스펙트럼의 다수의 주파수를 통하여 단계를 거쳐, 선택된 주파수 스펙트럼에서 파워의 측정을 허용한다.
일실시예에서, 메모리(106)는 프로세서(120)에 커플링된다. 일실시예에서, 프로세서(120)는 스펙트럼 분석기(101)와 통합된다. 또 다른 실시예에서, 프로세서(120)는 스펙트럼 분석기(101)의 외부에 있다. 일실시예에서, 스펙트럼 분석기(101)는 소정의 출력을 생성하기 위해서 프로세서(120)가 스펙트럼 분석기(101)의 레지스터를 판독 및 기록하는 프로세서를 포함한다. 일실시예에서, 프로세서(120)의 출력은 파워 레벨의 그래프이다. 일실시예에서, 시스템(100)은 프로세서(120)에 커플링된 디스플레이(130)를 포함하며, 이는 시스템 파워 레벨의 그래프와 같은 소정의 출력을 디스플레이한다.
작동시, 시스템(100)은 스펙트럼 분석을 위해 디지털 RF 신호들을 프로세스한다. 디지털 RF 신호는 입력부(115)에서 수신된다. 상기 디지털 RF 신호는 그후 혼합기(103)에 의해 NCO(102)의 출력과 혼합되어 하향 변환된 신호를 생성한다. NCO(102)는 제어 회로(104)로부터 입력을 수신한다. 제어 회로(104)는 NCO(102)가 입력 신호의 주파수 대역을 스텝하도록 허용한다. 이는, NCO(102)가 상기 신호의 주파수 대역을 스텝할 때 디코더 회로(108)가 신호의 파워를 측정하도록 한다. 하향 변환된 신호는 조정가능한 보간 회로(112)에 의해 수신되고 선택적으로 보간된다. 예를 들면, 일실시예에서, 하향 변환된 신호는 200 메가샘플/초이며 신호는 20메가샘플/초로 선택적으로 보간된다. 보간된 신호는 그후 필터(110)에 의해 필터링되어 바람직하지 않는 신호 또는 신호 성분들을 제거한다. 디코더 회로(108)는 그후 필터(110)의 출력을 수신하고 출력 신호의 파워를 측정한다. 기본적으로, 디코더 회로(108)의 출력은 특정 주파수에서의 파워 레벨이다. 일실시예에서, 디코더 회로(108)는 측정된 파워의 로그를 계산하는 로그 함수를 포함한다. 일실시예에서, 디코더 회로(108)의 출력은 파워의 로그 함수이다. 소프트웨어는 디코더 회로(108)에 의해 파워의 측정치와 계산치를 제어한다. 예를 들면, 일실시예에서, 디코더 회로(108)는 하기 식을 사용하여 소정의 주파수에서 신호의 파워를 계산한다:
I와 Q 성분은 각각 일정한 크기를 갖는다. 디코더 회로(108)의 출력은 특정 주파수에서의 파워이며 메모리(116)에 입력된다. 일실시예에서, 메모리(116)는 램덤 액세스 메모리 등이다. 필터링된 신호의 관련 파워 정보는 프로세스(120)에 의한 프로세싱을 위해 메모리(116)에 저장된다.
프로세서(120)는 프로세스와 출력을 위해 메모리(116)에 저장된 파워 정보를 회수한다. 일실시예에서, 상기 정보는 시스템 조작자에 의한 재검토를 위해 디스플레이(130)에 더 출력된다. 프로세서(120)에 의해 제공된 출력 유형의 예가 도 7에 나타나 있다. 이 출력은 주파수 대 파워를 도시하는 기록(trace)(700)을 제공한다. 일실시예에서, 상기 출력은 시스템 파워 레벨의 그래프이다.
프로세서(120)는 또한 제어 회로(104)에 커플링되며 제어 정보를 제어 회로(104)에 제공하여 NCO(102)와 조정가능한 보간 호로(112)를 제어한다. 예를 들면, 일실시예에서, 프로세서(120)는 제어 회로(104)에 초기 주파수, 스텝 사이즈 및 NCO(102)를 위한 스텝의 개수를 제공하는데 사용된다.
다른 실시예에서, 스펙트럼 분석기(101)는 "제로 스팬 모드"로 작동한다. 이는 제어 회로(104)가 감시되어야하는 단일 주파수, 대역 또는 채널을 선택하는 NCO(102)에 제어 신호를 제공함을 의미한다. 따라서, 제어 회로(104)는, 상기 모드에서, 복수의 주파수에서 NCO(102)를 스텝하지 않는다. 게다가, 스펙트럼 분석기(101)는 단일 주파수 대역 또는 채널의 시간 영역 분석을 제공한다. 본 실시예에서, 시간 영역 분석은 스펙트럼 분석기(101)가 통신 매체의 선택된 채널상의 임펄스 잡음의 영향을 예지하도록 한다.
도 2는 일반적으로 200으로 예시된 프로세스의 일 실시예를 도시하는 순서도로, 본 발명의 교시에 따른 선택된 주파수 스펙트럼상의 입력 신호의 파워를 측정하기 위한 것이다. 방법은 시스템이 입력 신호의 수신에 의해 초기화되는 블럭(204)에서 시작한다. 게다가, 다양한 변수들이 또한 초기화된다. 예를 들면, 도 1의 조정가능한 보간 회로(112)와 같은 조정가능한 보간 회로를 위해 보간 레벨이 선택된다. 게다가, 일실시예에서, 초기 주파수, 스텝 사이즈 및 하향 변환된 신호에 사용된 NCO용 스텝 사이즈가 또한 블럭(208)에서 설정된다. 일실시예에서, 입력 신호는 DOCSIS 컴플라이언트, EURO-DOCSIS 컴플라이언트 또는 기타 적절한 케이블 모뎀으로부터 상류 신호의 디지털화된 표시이다. 본 방법은 블럭(210)으로 진행하며 신호는 선택된 주파수에서 하향 변환된 신호를 생성하도록 혼합된다. 블럭(215)에서, 하향 변환된 신호는 부분적으로 입력 신호의 대역폭과 출력 신호의 바람직한 대역폭에 기초하여 보간된다. 블럭(220)에서, 보간된 신호는 임의의 바람직하지 않는 신호들 또는 신호 성분들을 제거하도록 필터링된다. 방법은 블럭(225)으로 진행하며 보간된 신호의 파워 레벨이 선택된 주파수에서 측정된다. 블럭(230)에서, 측정된 파워 레벨에 관한 데이터가 랜덤 액세스 메모리와 같은 메모리에 저장된다. 블럭(235)에서, 본 방법은 프로세싱되어야할 임의의 부가적인 주파수가 있는지를 결정한다. 그렇다면, 그후 방법은 블럭(208)로 진행하여 선택된 주파수상의 파워를 측정하기 위한 프로세스가 반복된다. 만일 처리되어야할 부가적인 주파수가 없다면, 방법은 블럭(240)으로 진행하여 데이터가 판독 및 디스플레이된다. 상기 방법은 블럭(245)로 진행하여 종료한다.
도 3은 일반적으로 300으로 지시되어 본 발명의 교시에 따른 조정가능한 보간 회로의 일실시예의 블럭도이다. 조정가능한 보간 회로(300)는 예를 들면 도 1의 조정가능한 보간 회로(112)처럼 사용된다. 조정가능한 보간 회로(300)는 제 1 및 제 2 보간 단계(325와 345) 각각을 포함한다. 제 1 보간 단계(325)는 우회가능한 가변 보간기(334)에 커플링된 우회가능한 고정 보간기(330)를 포함한다. 제어 신호들은 고정 보간기(330) 및/또는 가변 보간기(334)의 선택 또는 우회를 제어한다. 제 1 보간 단계(325)의 출력 신호가 제 2 보간 단계(345)에 입력된다. 제 2 보간 단계(345)는 다수의 우회가능한 고정 보간기(348-1 내지 348-N)를 포함한다. 제어 신호들은 다수의 우회가능한 고정 보간기(348-1 내지 348-N)중 1개 이상의 우회 또는 선택을 제어한다.
제 1 보간 단계(325)는 제어 회로로부터의 신호에 응답한다. 이러한 신호들은 제 1 보간 단계(325)를 위한 보간 인자를 선택한다. 선택된 보간 인자는 입력 신호의 샘플/초를 입력 신호의 특성에 기초한 샘플/초의 바람직한 수로 감소시키도록 선택된다. 예를 들면, 하나의 보간 인자는 DOCSIS 신호에 사용되며 서로 다른 보간 인자는 대역폭의 차이로 인해 EURO-DOCSIS에 사용된다. 제 2 보간 단계(345)는 제어 회로로부터의 신호에 응답한다. 일실시예에서, 제 2 보간 단계(345)는 선택적으로 측정된 신호의 대역폭을 감소시키거나 또는 측정치의 주파수 분해능을 증가시킨다. 더 많은 상기 보간기(348-1 내지 348-N)를 선택한다면 분해능 대역폭을 감소시킬 것이다. 일실시예에서, 각각의 상기 보간기(348-1 내지 348-N)는 2 투 1(2 to 1) 보간기이며 각 보간기(348-1 내지 348-N)는 수신된 신호의 샘플 레이트를 반으로 줄인다. 부가적인 보간기(348-1 내지 348-N)들이 선택되면, 샘플 레이트가 점점더 느려진다.
II. 제 2 실시예
도 4는 일반적으로 400으로 지시되어 본 발명의 교시에 따른 디지털 하향 변환기의 일실시예의 블럭도이다. 디지털 하향 변환기(400)는 다수의 입력 포트(1 내지 N)를 포함한다. 디지털 하향 변환기(400)는 또한 다수의 N 투 1(N to 1) 멀티플렉서(450-1 내지 450-M)를 포함한다. 각각의 N 투 1 멀티플렉서(450-1 내지 450-M)가 채널(460-1 내지 460-M)에 커플링된다. 일실시예에서, 각각의 채널(460-1 내지 460-M)은 "디지털 하향 변환기(Digital Down Converter)"로 표제되었으며 동일자로 제출된 계류중인 출원 제 호(대리인 관리번호 제 100.225US01)에 기술된 유형의 디지털 하향 변환기 회로를 포함한다. 일실시예에서, 다른 적절한 디지털 하향 변환기 회로들이 사용된다. 각 채널(460-1 내지 460-M)이 수신기에 커플링된다.
채널(460-1 내지 460-M) 각각은 제어 회로(475)의 제어하에 입력 포트(1 내지 N)의 선택된 포트로부터 선택가능한 채널을 하향 변환시킨다. 제어 회로(475)는 각각의 멀티플렉서(450-1 내지 450-M)에 적용되는 제어 신호를 포함한다. 게다가, 제어 회로(475)는 또한 적절한 제어 신호를 채널(460-1 내지 460-M)에 제공한다.
본 실시예에서, 햐향 변환된 채널(460-1 내지 460-M)의 출력이 다수의 수신기중 1개 이상에 커플링된다. 디지털 하향 변환 회로(400)는 입력(1 내지 N)에 선택적으로 커플링된 부가적인 N 투 1 멀티플렉서(480)를 포함한다. 멀티플렉서(480)의 출력부가 스펙트럼 분석기(401)에 커플링된다. 일실시예에서, 스펙트럼 분석기(401)는 도 1에 관하여 기술된 것과 같은 스펙트럼 분석기이며 선택된 주파수 스펙트럼에서 입력 포트(1 내지 N)중 선택된 하나에서 입력 신호의 파워를 측정한다. 다른 실시예들에서, 스펙트럼 분석기(401)는 도 5에 관하여 예시 및 기술된 시간 영역 분석기를 포함한다. 또 다른 실시예에서, 스펙트럼 분석기(401)는 도 6에 관하여 예시 및 기술된 신호 분석기를 포함한다.
작동시, 입력 포트(1 내지 N)에서 1개 이상의 케이블상에 수신된 입력 신호들은 하향 변환을 위해 채널(460-1 내지 460-M)에 선택적으로 적용된다. 각 N 투 1 멀티플렉서(450-1 내지 450-M)는 제어 회로(475)의 제어하에 입력 포트(1 내지 N)중 하나에서 입력 신호를 선택한다. 각 채널(460-1 내지 460-M)은 그후 수신기를 위해 하향 변환시키도록 상류 대역에서 하나의 주파수를 선택한다. 예를 들면, 일실시예에서, 단일 화이버 노드는 입력 포트(1 내지 N)중 하나에서 수신되며 각 채널(460-1 내지 460-M)은 상류 주파수 스펙트럼의 선택된 부분으로 튜닝한다. 다른 실시예에서, 별개의 화이버 노드로부터 하나의 케이블이 각 포트(1 내지 N)에 커플링된다. 본 실시예에서, 각 채널(460-1 내지 460-M)은 상기 케이블중 어느 하나의 선택된 채널로 튜닝된다. 다른 실시예에서, 단일 화이버 노드 케이블의 임의의 조합이 입력 포트(1 내지 N)에 커플링되어 각 채널이 상기 케이블중 어느 하나의 주파수 스펙트럼의 선택된 부분으로 튜닝된다.
일실시예에서, 복수의 하향 변환 채널(460-1 내지 460-M)은 복수의 입력(1 내지 N)을 프로세싱하기에 분주하므로, 스펙트럼 분석기(401)가 입력을 분석하고 상기 입력의 각 주파수 대역에서 이용가능한 파워 그래프를 생성하므로 케이블 오퍼레이터는 복수의 하향 변환 채널(460-1 내지 460-M)의 프로세싱을 방해하지 않고 잡음원을 스캔하거나 또는 채널을 오픈시킬 수 있다.
III. 제 3 실시예
도 5는 일반적으로 500으로 지시되어 본 발명의 교시에 따른 신호 분석 시스템의 일실시예의 블럭도이다. 시스템(500)은 입력 신호를 수신하도록 설계된 디지털 무선 주파수(RF) 입력부(515)를 포함한다. 일실시예에서, 입력 신호는 DOCSIS 컴플라이언트, EURO-DOCSIS 컴플라이언트 또는 기타 적절한 케이블 모뎀으로부터 상류 신호의 디지털화된 표시이다. 시스템(500)은 선택적으로 채널에 대한 잡음 효과를 평가할 수 있다. 일실시예에서, 시스템(500)은 서비스 제공자가, 채널들이 사용될 수 있는지를 결정하는데 사용되지 않은 채널의 잡음을 조사할 수 있게 한다.
시스템(500)은 프로세싱할 입력 신호를 준비하는 시간 영역 분석기(509)를 포함한다. 디지털 RF 입력부(515)는 수신된 입력 신호로부터 하향 변환된 신호를 생성하는 혼합기(503)에 커플링된다. 시스템(500)은 혼합기(503)에 커플링된 조정가능한 보간 회로(512)를 포함한다. 상기 조정가능한 보간 회로(512)는 부분적으로 입력 신호에 의해 사용된 대역폭과 입력 신호의 소스에 기초하여 하향 변환된 신호를 선택적으로 보간한다. 하향 변환된 신호가 선택적으로 보간되었다면, 필터(510)에 의해 필터링된다. 일실시예에서, 필터(510)는 저역 통과 필터이다. 다른 실시예에서, 필터(510)는 유한 임펄스 응답 저역 통과 필터이다. 일실시예에서, 필터(510)는 측정될 채널을 정한다. 신호가 필터링되면, 임계치 비교기(590)가 제어 회로(504)에 의해 선택된 임계값과 필터(510)의 출력을 비교한다. 예를 들면, 일실시예에서, 임계치 비교기(590)가 필터(510)로부터 신호를 수신하고 하기 식에 기초한 임계와의 비교를 위한 값을 결정한다:
임계치 비교기(590)는 제어 회로(504)에 의해 제어되는 임계치를 갖는다. 이 임계치는 모니터링되는 주파수 대역 또는 채널, 기대되는 파워 레벨 등으로 신호를 운반하는데 사용되는 변조의 유형과 같은 요소(factor)에 기초하여 설정된다. 예를 들면, 일실시예에서, 임계치는 선택된 변조 및 기대되는 파워 레벨에 대한 배치에서 인접 포인트들 간에 거리의 반에 기초하여 설정된다.
시스템(500)은 필터(510)의 출력과 연속적인 시간 간격들상의 임계치를 비교한다. 일실시예에서, 이러한 간격들은 기대되는 변조에 대한 심볼 주기의 기간이도록 선택된다.
시스템(500)은 수치 제어 오실레이터(NCO)(502)에 커플링된 제어 회로(504)를 더 포함한다. NCO(502)는 혼합기(503)의 작동을 구동시킨다. 제어 회로(504)는 NCO(502)를 제어하여 혼합기(503)로부터 하향 변조 신호의 주파수를 선택적으로 제어하여 사용되지 않은 채널이 모니터링되도록 선택한다.
일실시예에서, 프로세서(520)는 시간 영역 분석기(509)와 통합된다. 다른 실시예에서, 프로세서(520)는 시간 영역 분석기(509)에 외장된다. 일실시예에서, 프로세서(520)의 출력은 잡음 신호이다. 일실시예에서, 시스템(500)은 잡음 신호와 같은 소정의 출력을 디스플레이하는 프로세서(520)에 커플링된 디스플레이(530)를 포함한다. 다른 실시예에서, 디스플레이(550)는 모니터링되는 채널에서의 잡음 그래픽을 제공한다.
일실시예에서, 프로세서(520)는 임계치 비교기(590)에 의한 복수의 비교치에 기초하여 모니터링된 신호의 잡음 레벨을 예측한다. 이 실시예에서, 임계치 비교기(590)는 복수의 연속적인 심볼 주기에 대한 잡음 주위의 정보를 기록하기 위한 메모리를 포함한다. 프로세서(520)는 이 정보를 판독하고 필터(510)의 출력이 설정된 임계치를 초과하거나 또는 아래에 있도록 심볼 주기의 퍼센트율에 기초하여 채널의 잡음 레벨의 예측치를 결정한다.
작동시, 시스템(500)은 시간 영역 분석에 위해 디지털 RF 신호를 처리한다. 디지털 RF 신호는 입력(515)에서 수신된다. 상기 디지털 RF 신호는 그후 혼합기(503)에 의해 NCO(502)의 출력과 혼합되어 하향 변조 신호를 생성한다. NCO(502)는 제어 회로(504)로부터 입력을 수신한다. 제어 회로(504)는 NCO(502)가 관심 채널 또는 주파수 대역을 선택 가능하게 한다. 이는 임계치 비교기가 심볼 주기내에서 입력 신호의 I 및 Q 성분의 값을 측정하도록 한다. 상기 하향 변조 신호는 조정가능한 보간 회로(512)에 의해 수신되며 선택적으로 보간된다. 상기 보간 신호는 그후 필터(510)에 의해 필터링되어 바람직하지 않은 신호들 또는 신호 성분들을 제거한다. 임계치 비교기(590)는 그후 필터(510)의 출력을 수신하고 시간 주기, 예를 들면 심볼 주기상의 신호와 임계 레벨을 비교한다.
임계치 비교기(590)의 출력은 특정 시간에, 예를 들면 심볼 주기내에 잡음의 예측치 또는 측정치이며, 프로세서(520)에 제공된다. 일실시예에서, 상기 비교기(590)의 출력은 프로세서(520)에 의한 처리를 위해 메모리에 저장된다.
IV. 제 4 실시예
도 6은 일반적으로 600으로 지시되어 본 발명의 교시에 따른 신호 분석기의 일실시예의 블럭도이다. 신호 분석기(600)는 입력 신호를 수신하도록 설계된 디지털 무선 주파수(RF) 입력부(615)를 포함한다. 일실시예에서, 입력 신호는 DOCSIS 컴플라이언트, EURO-DOCSIS 컴플라이언트 또는 기타 적절한 케이블 모뎀으로부터의 상류 신호의 디지털화된 표시이다.
신호 분석기(600)는 입력부(615)에서 수신된 신호를 선택적 모니터링하는 메카니즘의 조합을 제공한다. 신호 분석기(600)는 입력부(615)에서 입력 신호를 수신하도록 커플링된 스펙트럼 분석기(601)를 포함한다. 스펙트럼 분석기(601)는 예를 들면 도 1, 2, 3 및 7에 관하여 상기된 것처럼 구성된다. 스펙트럼 분석기(601)는 프로세서(620)에 커플링된다. 신호 분석기(600)는 시간 영역 분석기(609)를 더 포함한다. 시간 영역 분석기(609)는 스펙트럼 입력부(615)에 커플링되며 예를 들면도 5에 관하여 상기된 것처럼 구성된다. 시간 영역 분석기(609)는 또한 프로세서(620)에 커플링된다. 프로세서(620)가 디스플레이(630)에 커플링된다. 일실시예에서, 스펙트럼 분석기(601)와 시간 영역 분석기(609는 수치 제어 오실레이터, 보간 회로 및 필터와 같은 공통 요소를 공유한다.
프로세서(620)는 신호 분석기(600)의 작동을 선택적으로 제어하여 실행되어야할 적절한 신호 분석을 선택한다. 예를 들면, 프로세서(620)는, 주파수 스펙트럼 분석이 필요할 때 필요한 제어 신호를 스펙트럼 분석기(601)에 제공한다. 게다가, 프로세서(620)는 시간 영역 분석이 실행되어야 할 때 제어 신호를 시간 영역 분석기(609)에 제공한다.
V. 제 5 실시예
도 8은 일반적으로 800으로 지시된 디지털 하향 변환기 회로의 다른 실시예의 블럭도로, 본 발명의 교시에 따른 신호 분석기(800)을 포함한다. 디지털 하향 변환기(800)는, 일 실시예에서, N개 입력부(801)에서 5-65MHz로 6개 RF 커넥션까지 수신할 수 있는 ASIC(Application Specific Integrated Circuit)로 형성되어 있다. 디지털 하향 변환기(800)는 입력부(801)로부터 상류 데이터의 6개 채널까지 하향 변환시킨다. 수신된 채널들은, 중간 주파수 신호들이 출력부(802)에서 5.12MHz에 중앙에 위치할 때, PHY, 즉 캘리포니아, 어빙에 위치한 브로드컴 코포레이션으로부터 상업적으로 입수가능한 BCM 3137 유니버셜 부스트 리시버에 출력부(802)에 제공된다. 디지털 하향 변환기(800)는 102.4MHz에서 병렬 입력부를 사용하여 입력 데이터 스트림을 초 당 204.8 메가샘플까지 허용한다. 게다가, 실시예는 출력 샘플을초 당 40.96 메가샘플로 PHY에 제공한다. 디지털 하향 변환기(800)는 또한 신호 분석기(86)를 포함한다. 신호 분석기(860)는 입력부(801)에 연결되어 입력 데이터 스트림중 임의의 하나로부터의 신호를 선택적으로 처리한다. 신호 분석기(860)는 제공된 신호들중 적어도 하나의 주파수 영역 분석과 시간 영역 분석을 제공한다.
디지털 하향 변환기(800)는 6개 까지의 아날로그-디지털 변환기(ADC)(803)로부터 샘플들을 수신할 수 있다. 각 ADC(803)는 그 자체의 샘플 클록(clock)을 디지털 하향 변환기(800)에 제공할 수 있지만, 6개 클록들이 서로 5나노초(ns)내에 동기화되어야 한다. 도 8에서 CLK1로 표기된 클록이 마스터 클록으로 사용되며 칩내장 위상 동기 루프(phase locked loop; PLL)에서 두배로 되며 그후 40.96 MHz 출력 클록으로 하향 분할된다. 디지털 하향 변환기(800)는 가변 클록 분할기를 사용하여 입력의 탄력성을 제공한다. 클록 분할기는 표 1에 나타난 것처럼 DIV[1:0] 핀을 사용하여 제어된다.
[표 1] 입력 주파수
DIV[1:0] 클록 분할기 입력 클록(MHz) 출력 클록(MHz) 입력 대역폭(2샘플/사이클) 입력 대역폭(1샘플/사이클)
0 1 40.96 40.96 5-40MHz 5-20MHz
1 2 81.92 40.96 5-81MHz 5-40MHz
2 2.5 102.4 40.96 5-102MHz 5-51MHz
3 3 122.88 40.96 5-122MHz 6-61MHz
입력 샘플들은 멀티플렉서(840-1 내지 840-M)로서 도시된 크로스바(crossbar)에 의해 수신되며, 이는 임의의 입력 신호(801)를 임의의 디지털 하향 변환기 채널(850-1 내지 850-M)로 또는 신호 분석기(860)로 연결시킬 수 있다. 단일 입력 스트림이 다중 채널로 향하여, 몇개의 상류 주파수들이 단일 입력으로부터 선택되도록 한다. ADC(803)로부터의 출력은 12 비트 까지일 수 있다. 각 입력 포트는 A와 B 샘플 입력을 갖는다. 사이클 당 2개 샘플을 제공하는 ADC(803)는 A와 B 입력 모두에 연결되며, B 입력은 A 입력보다 더 늦은 샘플이어야 한다. 사이클 당 단일 샘플을 제공하는 ADC(803)는 바로 A 입력에 연결된다.
입력 신호(801)가 클록 정렬 논리부(804)를 통하여 수신된다. 클록 정렬 논리부(804)는 6개 개별 클록 영역을 단일 코어 클록 영역으로 가져간다. 상기 클록 정렬 논리부(804)는 또한 데이터를 부호없는 것에서 2개의 성분으로 변환시킬 수 있으며, A와 B 포트를 스왑하거나, 또는 모듈 와이어링을 디폴드 오더로 어렵게 만드는 핀아웃을 지닌 ADC(803)에 대해 입력 버스들을 최상위 비트에서 최하위 비트로 스왑할 수 있는 제어 비트를 갖는다. 클록 정렬 논리부(804)는 병렬 또는 인터리브 포맷중 어느 하나로 ADC(803)로부터 입력을 허용할 수 있다.
도 9는 일반적으로 900으로 지시되어 도 8의 디지털 하향 변환기용 신호 분석기 채널의 일 실시예의 블럭도이다. 신호 분석기 채널(900)은 스펙트럼 분석기를 만드는 디지털 햐향 변환기 채널(850-1 내지 850-M)에 비하여 몇개의 부가 논리부를 갖는다.
채널(900)은 입력부(901a와 901b)에서 입력 신호를 수신한다. 이점으로서, 채널(900)은, 데이터를 케이블 네트워크로 제공하기 위한 DOCSIS 표준, EURO-DOCSIS 표준 및 기타 적절한 표준을 포함하지만 이에 제한되지 않는 다수의 표준을 따르는 입력부(901a와 901b)에서 신호를 허용하도록 설계된다.
신호 분석기 채널(900)은 채널 제어 및 상태 레지스터(SCR)(925)의 제어하에서 입력부(901a와 901b)에서 입력 스트림을 하향 변환시킨다. 신호 분석기 채널(900)은 수치 제어 오실레이터(NCO)(904)와 혼합기(902a와 902b)를 사용하여 입력 스트림을 기저대역으로 변환시킨다. 일실시예에서, NCO(904)는 -65 내지 65MHz에서 튜닝가능하다. 하향 변환된 데이터는 그후 일련의 보간 필터(908과 910)를 통하여 전달된다. 일실시예에서, 보간 필터(908과 910)의 출력은 초 당 20.48 메가샘플의 "I" 및 "Q" 샘플 스트림이다.
일실시예에서, 신호 분석기 채널(916)은 또한 복수의 2-투-1 보간기(912-1 내지 912-N)를 구비한다. 보간기(912-1 내지 912-N)는 개별적으로 허용 또는 불허되어, 필터(914)의 샘플 주파수(및 대역폭)를 변경시킨다. 일실시예에서, 채널(900)은 8개의 2-투-1 보간기를 포함한다. 일실시예에서, 필터(914)는 프로그램가능한 계수를 갖는 저역-통과 53 탭 FIR 필터를 포함한다.
신호 분석기(900)는 또한 주파수 영역 또는 시간 영역중 어느 하나로 필터(914)의 출력을 처리하는 디코더(916)를 포함한다. 일실시예에서, 디코더(916)는 대수 파워와 출력 전압을 계산한다. 디코더(916)는 이러한 데이터를 스펙트럼 분석기(918)에 제공한다. 스펙트럼 분석기(918)는, 일실시예에서, 스펙트럼 분석을 위한 시작-주파수, 주파수 스텝-사이즈 및 스텝의 개수로서 로딩된다. 스펙트럼 분석기는 이러한 정보를 수치 제어 오실레이터(904)에 제공하여 데이터의 수집을 제어한다. 스펙트럼 분석기(918)의 출력은, 일실시예에서, 메모리 제어부(922)의 제어하에서 메모리 뱅크(920)에 저장된다.
도 10은 일반적으로 1000으로 지시된 도 9의 신호 분석기 채널을 위한 오실레이터의 일실시예의 블럭도이다. 예를 들면, 오실레이터(1000)는 혼합기(902a와 902b)를 구동시키기 위해서 적절한 출력 신호들을 제공할 수 있다.
오실레이터(1000)는 수치 제어 오실레이터이며, A 및 B 채널 모두에 대해 사인과 코사인 함수를 생성한다. 클록 신호의 매 클록 사이클(CLK)인, 입력 주파수 워드(freq)가 합산기(1004)에서 위상 누산기에 가산된다. 2로 나눠진 주파수 워드가 합산기(1006)에서 위상 누산기(1002)의 출력에 가산되어 홀수 또는 A 샘플에 대한 위상을 계산한다. 주파수 워드는 부호화된 분량으로, 오실레이터가 대향 방향으로 스핀하도록 하여, 사인 및 코사인 또는 "Q" 및 "I" 채널을 효과적으로 스왑시킨다.
오실레이터(1000)는 복수의 사인 발생기(1010-a2, 1010-a1, 1010-b2 및 1010-b1)와 코사인 발생기(1012-a2, 1012-a1, 1012-b2 및 1012-b1)를 포함한다. 일실시예에서, 조합 사인 발생기와 코사인 발생기의 속도는 입력 클록율(CLK)로 런(run)하기에 충분히 높지 않다. 논리부가 급속히 런하도록 하기 위해, 사인 발생기 및 코사인 발생기의 2개의 완전한 세트가 나타난것 처럼 사용되어, 위상 밖의 1개 클록 사이클을 런시킨다. 플립-플롭 오드(odd)(1008)는 입력 클록을 2로 나누고, 각각의 레지스터(1014와 1016)와, 각각의 레지스터(1018과 1020)를 교번하여 로드시키고, 사인 발생기와 코사인 발생기 간에 동시에 선택하여, 출력 레지스터(1022, 1024, 1026, 및 1028)를 각각 로드시키는데 사용된다.
도 11은 일반적으로 1100으로 지시된 도 9의 신호 분석기 채널용 혼합기의 일실시예의 블럭도이다. 예를 들면, 일실시예에서, 혼합기(902a와 902b)는 도 11에관하여 나타나고 기술된 것처럼 구현된다.
혼합기(1100)는 각 클록 사이클에서 입력 신호를 수신하고 레지스터(1120)에 저장한다. 입력 데이터는 블록 범위부(1114)에 의해 체크되고 신호 밖의 범위는 데이터가 최소 또는 최대 신호 레벨에 아주 가까울 때 발생되므로, 이러한 임계치는 최대 신호 범위로부터 25, 12.5, 6.25 또는 3.125 퍼센트로 프로그램가능하다.
혼합기(1100)는 도 10의 오실레이터(1000)와 같은 오실레이터로부터 사인 및 코사인 입력을 또한 수신한다. 혼합기(1100)는 매 클록 사이클에 사인 및 코사인 값들을 레지스터(1110과 1112)에 각각 로드시킨다. 각각의 사인 및 코사인 레지스터(1112와 1110) 이전의 멀티플렉서(1116과 1118)는 칩 테스팅을 위한 것이며, 사인과 코사인 입력 또는 지연 입력 신호를 스위칭시킨다.
입력 레지스터(1120)의 콘텐츠는 배율기(1122와 1124)에서 사인 및 코사인 레지스터(1110과 1112)의 콘텐츠와 배율되어 I와 Q 값들을 생성하기 위한 실제 혼합기 함수를 수행한다. 생성물중 10개의 최하위 비트는, 가산기(1126과 1128)에서 적절한 반올림을 하도록 512를 부가한 이후, 무시된다. 결과는 -4096 내지 4096에 크립핑되어 출력이 클립퍼(1127과 1129)에서 랩하지 않음을 보장한다. 매 클록 사이클마다 절두 및 클립된 I 및 Q 값들은 출력 레지스터(1130과 1132)에 저장된다. 출력 데이터 경로의 멀티플렉서(1134와 1136)는 칩 테스팅용이며; 입력 데이터는 출력 핀에 직접적으로 게이트된다(플로우-스루 모드).
도 12는 일반적으로 1200으로 지시된 도 9의 신호 분석기 채널용 보간기의 일실시예의 블럭도이다. 일실시예에서, 도 9의 보간기(908)는 도 12에 관하여 나타나고 기술된 것처럼 구성된다.
보간기(1200)는 4개의 입력 스트림(Q 및 I 스트림의 홀수 및 짝수 샘플)을 1/2 샘플 레이트(Q 및 I)의 2개 스트림으로 감소시키는 2-투-1 보간기를 포함한다. I 데이터와 Q 데이터는 유사한 방식으로 처리되므로, Q 데이터를 처리하는 회로만이 상세히 기술된다.
매 클록 사이클마다 홀수 및 짝수 샘플들은 5-샘플 딥 시프트 레지스터(1202)로 시프트된다. 5개 샘플이 합산기(1204)에 의해 1, 4, 6, 4, 1의 가중 요소와 함께 가산된다. 적절한 반올림을 보장하기 위해서, 또 다른 "8"이 합산기(1204)에 의해 전체 합에 가산된다. 4개의 최하위 비트가 무시되고(필터는 16의 이득을 갖는다), 출력이 출력 레지스터(1206)에 로드된다.
보간기(1200)는 샘플의 단일 스트림을 생성하는 아날로그-디지털 변환기용 제어 신호(1210)에 의해 선택가능하게 바이패스된다. 보간기(1200)는 제어 신호(1210)에 의해 제어되는 멀티플렉서(1212)를 포함한다. 보간기(1200)가 바이패스되어야 할 때, 제어 신호(1210)는 변경되지 않은 출력 레지스터에 입력 레지스터가 클록되도록 한다. 멀티플렉서(1214)는 칩 테스팅용이다; 입력 데이터는 출력 핀으로 직접 게이트된다(플로우-스루 모드).
도 13은 일반적으로 1300으로 지시된 도 9의 신호 분석기 채널용의 또 다른 보간기의 일실시예의 블럭도이다. 일실시예에서, 도 9의 보간기(910)는 도 13의 보간기(1300)에 관하여 나타나고 기술된 것처럼 구성된다.
보간기(1300)는 샘플 주파수를 "Q"와 "I" 스트림으로부터 3과 6사이의 요소만큼 감소시킨다. 6개 샘플의 입력 신호(inq와 ini)가 입력 시프트 레지스터(iregq와 iregi)에 각각 저장된다. 그후, 3, 4, 5 또는 6 샘플이 동시에 시프트 레지스터(dregq와 dregi)를 통하여 시프트된다. 사용된 클록은 3과 6사이의 동일 요소 나눠진 입력 클록이다. 총 17개 샘플이 이러한 마지막 2개 시프트 레지스터에 유지된다. 게이트의 양을 감소시키기 위해서, 다음 섹션은 "Q"와 "I" 데이터 스트림간에 공유되며, 2배로 클록 레이트를 작동시켜, "Q"와 "I" 샘플간을 교번시킨다. dregq와 dregi의 콘텐츠가 멀티플렉서(1310)에 의해 멀티플렉싱되고 레지스터(dreg)로 로드된다. 필터는 17 샘플로 작동하며, 대칭이다; 이는 단지 9번의 곱셈이 실행되어야 함을 의미한다. 샘플(1과 17, 2와 16, 내지 8과 10)은 우선 필터 계수와 곱셈되기 이전에 가산된다. 9개의 부분 배율기들은, 속도 이점 때문에, 곱셈을 실행한다. 18개 부분 프러덕트는 파이프라인 레지스터(1320)으로 로드되기 이전에 2개의 부분 합을 형성하도록 함께 가산된다. 레지스터(1330)에 로드하기 이전에, 데이터가 스케일링되며(이득의 분수 부분에 의해 곱셈), 반올림되고(적절한 반올림을 하도록 수자가 가산), 그리고 2의 멱(power) 이득으로 명기된 비트로 클리프된다. 레지스터(1332, 1334 및 1336)는 조합된 "Q" 와 "I" 스트림을 2개의 개별 데이터 스트림으로 디-멀티플렉스하는데 사용된다. 멀티플렉서(1338 및 1340)는 칩 테스팅 용이다; 입력 데이터는 출력 핀에 직접 게이트된다(플로우-스루 모드). 블럭 "범위부(range)"(1342)는 신호 레벨을 체크하고, 범위 밖의 신호는 데이터가 범위의 최소 또는 최대에 너무 가까울 때 발생되며, 임계치는 25, 12.5, 6.25 또는 3.125 퍼센트로 프로그램가능하다.
도 14는 일반적으로 1400으로 지시된 도 9의 신호 분석기 채널용의 또 다른 보간기의 일실시예의 블럭도이다. 일실시예에서, 각 보간기(912-1 내지 912-N)는 도 14의 보간기에 관하여 나타나고 기술된 것처럼 구성된다.
보간기(1400)는 선택적으로 허용 또는 금지되는 2-투-1 보간기이다. 금지될 때, Q 및 I 입력 데이터는 입력 허용과 함께 출력 레지스터(1402와 1402)에 직접적으로 게이트된다. 허용될 때, 보간기(1400)는 신호 보간을 실행한다. Q의 마지막 5개 샘플과 I의 마지막 6개 샘플이 레지스터(nexqr과 nexir)에 저장된다. 매 입력 샘플에 대해, 보간 함수가 Q 또는 I의 마지막 5개 샘플에 적용된다.
입력 샘플이 1, 4, 6, 4 및 1의 가중 요소와 합산기(1406)에서 가산된다. 합산기의 출력이 1 또는 2의 이득으로 이득 단계(1408)를 통과한다. 클립퍼(1410)에서 클리핑이후, 조합된 Q 및 I 스트림은 레지스터(saveq와 savei)에 의해 개별 Q 및 I 스트림으로 분리된다. saveq와 savei 레지스터의 출력이 출력 레지스터(outqr과 outir)에 저장된다. 멀티플렉서(1412와 1414)는 칩 테스팅용이다; 입력 데이터는 출력 핀에 직접적으로 게이트된다(플로우-스루 모드).
도 15는 1500로 지시된 도 9의 신호 분석기 채널용 필터의 일실시예의 블럭도이다. 일실시예에서, 도 9의 필터(914)는 도 15의 필터(1500)에 관하여 나타나고 기술된 것처럼 구성된다.
필터(1500)는 최종 대역-정형(band-shaping) 필터이다. 상기 필터(1500)는 20.48MHz에서 진행하는 대칭형 53-탭 필터이며, 16개 아웃터 탭 계수는 10비트 부호화된 정수이고, 나머지 11개 인너 계수는 12비트 부호화된 수이다. 게이트-카운트를 감소시키기 위해서, Q 및 I 샘플을 교번시 주파수를 두배로 작동시키는 필터의 한가지 형식이 있다. 매 ena 1 클록 사이클마다, inq 또는 ini가 105 딥 시프트 레지스터(1502)로 시프트된다. 필터(1500)는 시프트 레지스터의 모든 홀수 샘플을 사용하여 작동하며, 이것들은 "Q" 또는 "I"중 어느 하나의 마지막 53 샘플이다. 동일 탭 계수를 갖는 시프트 레지스터의 양측의 상기 샘플들은 우선 함께 가산되고(25 가산기), 그후 그 해당 계수로 곱셈된다. 센터 탭은 그 계수로 직접 곱셈된다. 27 부분 곱셈기의 출력이 2개 부분 합산에 감소 트리(1504)로 감소된다. 파이프라인 레지스터(1506) 이후, 부분 합산은 합산기(1508)에서 함께 가산된다. 레지스터(1510, 1512 및 1514)는 조합된 데이터 스트림을 개별적인 "Q" 및 "I" 스트림으로 스플릿팅하기 위한 것이다. 멀티플렉서(1516 및 1518)는 칩 테스팅용이다; 입력 데이터는 출력 핀에 직접적으로 게이트된다(플로우-스루 모드).
도 16은 일반적으로 1600으로 지시된 도 9의 신호 분석기 채널용 디코더의 일실시예의 블럭도이다. 일실시예에서, 도 9의 디코더(918)는 도 16의 디코더(1600)에 관하여 나타나고 기술된 것처럼 구성된다.
디코더(1600)는 필터, 예를 들면 도 9의 필터(914)의 출력 신호로부터 출력 전압 및 대수 출력 파워를 계산한다. 디코더(1600)는 출력 신호를 수신하고 그것을 레지스터(regq 및 regi)에 저장한다. 이러한 레지스터의 콘텐츠는 제곱 함수(1602 및 1604)에 의해 각각 제곱된다. 출력 파워는 그후 합산기(1606)에서 레지스터(1602 및 1604)의 콘텐츠를 합산하여 계산된다. 파워 값은 레지스터 파워에 저장된다.
레지스터 파워의 값은 출력값을 선택적으로 계산하는데 사용된다. 일실시예에서, 제곱근 함수(1608)는 레지스터 파워에서 값의 제곱근을 계산한다. 이 값은 레지스터(1610)에 저장된다. 레지스터(1610)의 출력은 이득 블럭(1612), 클립 블럭(1614)에 의해 변경된 전압이며, 레지스터(1616)에 저장된다.
또 다른 실시예에서, 로그 함수가 레지스터 파워에 저장된 값에 적용된다. 로그 함수는 2 단계로 실행된다. 제 1 단계에서, 파워의 최상위 비트가 검출되고, 인코딩된 비트 번호(lsb=0)가 레지스터(log 1)의 비트 12 내지 17에 로드되며, 12개 다음 상위 비트가 레지스터(log 1)의 비트 0 내지 11에 로드된다. 제 2 단계에서, 레지스터(log 1)의 값이 곱셈기(1618)에서 3853과 곱셈되어 938476이 합산기(1620)에서 가산된다. 첫번째 번호는 128*100*log(2)이며, 두번째 번호는 절대 오류를 최소화시키는 오프셋이다. 이러한 계산의 출력은 100*log(멱) 배의 근사치 524288 또는 2^19이다. 19개 최하위 비트를 버린후, 결과가 출력 레지스터(outlog)에 로드된다.
일실시예에서, 잡음 검출기가 또한 디코더(1600)에 구현된다. 잡음 검출기는 우선 절대값 함수(1630 및 1632)에서 Q 및 I 레지스터의 콘텐츠의 절대값을 계산한다. 상기 절대값은 레지스터(absq 및 absi)에 저장되고 비교기(1634 및 1636)에서 특정 잡음 레벨과 비교된다. 잡음 카운터를 갱신시키는 펄스는 비교기(1634 및 1636)의 출력에 기초하여 발생된다.
멀티플렉서(1638, 1640, 1642 및 1644)는 칩 테스팅용이다; Q 또는 I 입력 데이터의 최상위 또는 최하위의 반이 출력 핀에 직접적으로 게이트된다(플로우-스루 모드). 디코더를 자체 테스트하기 위해, 로그 함수의 출력, 또는 파워 레지스터의 13개 비트의 3개 세트중 하나가 디코더 출력 핀에 게이트된다.
도 17 및 18은 일반적으로 1700으로 지시된 도 9의 신호 분석기 채널용 스펙트럼 분석기의 일실시예의 블럭도이다. 일실시예에서, 스펙트럼 분석기(918)는 도 17 및 18의 스펙트럼 분석기(1700)에 관하여 나타나고 기술된 것처럼 구성된다.
스펙트럼 분석기(1700)는 레지스터(1702, 1704, 1706 및 1708)를 사용하여 수치 제어 오실레이터, 예를 들면, 도 9의 NCO(904)의 작동을 제어하며, 메모리에 있는 데이터의 저장부, 예를 들면, 메모리 뱅크(920)에 있는 디코더(916)에서 로그 파워 데이터의 저장을 제어한다.
레지스터(1702)는 스펙트럼 분석기가 주파수 범위를 통하여 NCO를 스텝할 때 누산된 주파수를 저장하는 주파수 누산기이다. 레지스터(1702)는 합산기(1710)의 출력을 저장한다. 합산기(1710)는 스펙트럼 분석기가 다음 주파수를 변동시키는 매번 f_step 레지스터의 콘텐츠를 가산한다.
레지스터(1704)(l_step_cnt)는 스펙트럼 분석기(1700)에 대한 매 단계의 기간을 결정한다. 레지스터(1704)는 각 단계를 카운트한다. 단계의 초기에는, 레지스터(1704)가 68로 로드된다. 감폭계(1712)는, 감폭계(1712)에 저장된 값이 제로에 도달할 때 까지, 보간된 클록 사이클에서 레지스터(1704)의 값을 감소시킨다. 이는 단계의 끝을 규정한다.
레지스터(N_step_cnt)는 선택된 단계의 번호가 달성되었을 때를 결정한다. 레지스터(1706)는 제로에서 시작한다. 레지스터(1706)는 증분계(1716)에서 매 단계의 끝에서 증분된다. 레지스터(1706)의 값이 n_step에 대해 선택된 값을 지닌 패리티에 도달할 때, 스펙트럼 분석기(1700)가 정지된다.
매 단계의 끝에서, 레지스터(1706)의 콘텐츠가 레지스터(1718)(sa_wrt_add)에 로드된다. 레지스터(1718)의 값은 저장되어야 할 데이터에 대한 메모리 어드레스로서 사용되다. 또한 매 단계의 끝에서, 튜너의 대수 파워 출력이 샘플링되어 레지스터(1708)(sa_wrt_dat)에 저장되고 MW(memory write)를 위한 데이터로서 사용된다.
스펙트럼 분석기(1700)의 나머지 논리부가 도 18에 나타나 있다. 도 18에서, 스펙트럼 분석기(1700)의 이 부분은 원시 아날로그-디지털 변환기 데이터를 샘플링하고 샘플들을 메모리에 기록한다. 레지스터(1706)(n_step_cnt)가 제로로 로드될 때, 샘플러가 시작된다. 샘플 어드레스 레지스터(1730)(sm_addr)가 제로로 로드되며, 매 사이클 상기 값이 증분된다. 레지스터(1730)의 값은, 단일 채널(ADC)이 사용될 때 증분기(1732 및 1734)중 하나에 의해 증분되고, ADC가 매 클록 사이클마다 2개 샘플을 생성하도록 사용될 때 양측 증분기에 의해 증분된다. 데이터 경로에서, 멀티플렉서(1736, 1738 및 1740)는 2개의 ADC 채널로부터의 데이터 플로우를 제어하며, 스펙트럼 분석기(1700)으로부터의 데이터를 제어한다. 또한 샘플러 및 스펙트럼 분석기로부터 메모리 어드레스를 스위칭하기 위한 멀티플렉서(1742)가 있다. OR-게이트(1744 및 1746) 및 플립-플롭(1748 및 1750)은 쓰기 허용 신호를 메모리 제어기에 발생시킨다.
도 19는 일반적으로 1900으로 지시된 도 9의 신호 분석기 채널용 메모리 제어기의 일실시예의 블럭도이다. 일실시예에서, 도 9의 메모리 제어기(1800)는 도 19의 메모리 제어기(1900)에 관하여 나타나고 기술된 것처럼 구성된다.
메모리 제어기(1900)는 CPU 인터페이스로부터 메모리 어드레스를 위한 자동-증분 레지스터(1902)를 구비한다. 어드레스가 쓰기될 때, 제 1 메모리 위치가 판독되며, 레지스터(1904)(c_mem_data)에 저장된 데이터, 및 레지스터(1902)의 어드레스 포인터가 증분된다. CPU가 메모리 데이터 레지스터(1904)를 판독할 때, 신호(c_rd_data)가 동일한 작동을 실행한다, 즉 메모리로부터 다음 데이터-워드를 판독하고 어드레스 레지스터(1902)를 증분시킨다. 레지스터들중 나머지는 나머지 신호를 메모리 뱅크, 칩 선택부(m_scb), 쓰기 허용(m_web) 및 데이터(mdi)에 파이프라인시킨다.

Claims (57)

  1. 입력 신호를 수신하도록 적응된 입력부;
    상기 입력부에 커플링되며, 입력 신호로부터 하향 변환된 신호를 생성하도록 적응된 혼합기;
    상기 혼합기에 커플링되며, 상향 하향 변환기 신호를 선택적으로 보간하는 조정가능한 보간 회로;
    상기 조정가능한 보간 회로에 커플링되며, 상기 보간된 신호의 파워를 측정하는 디코거; 및
    상기 혼합기에 커플링되며, 입력 신호의 주파수 스펙트럼의 파워를 측정하기 위해서 혼합기로부터 하향 변환된 신호의 주파수를 선택적으로 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 스펙트럼 분석기.
  2. 제 1 항에 있어서, 상기 디코더에 커플링되며, 측정된 파워에 관한 값을 저장하는 메모리를 더 포함하는 것을 특징으로 하는 스펙트럼 분석기.
  3. 제 1 항에 있어서, 상기 혼합기와 제어 회로에 커플링되는 수치 제어 오실레이터를 더 포함하며, 상기 제어 회로는 수치 제어 오실레이터가 복수의 주파수를 스텝하게 하는 것을 특징으로 하는 스펙트럼 분석기.
  4. 제 1 항에 있어서, 상기 조정가능한 보간 회로는:
    제어 회로의 신호에 응답하여, 입력 신호의 특성에 기초한 하향 변환된 신호의 샘플링 레이트를 선택적으로 감소시키는 제 1 단계; 및
    상기 제어 회로의 신호에 응답하여, 상기 하향 변환된 신호의 대역폭을 선택적으로 감소시키는 제 2 단계
    를 포함하는 것을 특징으로 하는 스펙트럼 분석기.
  5. 제 1 항에 있어서, 상기 디코더는 신호의 I 및 Q 성분에 기초한 값을 계산하여 파워를 측정하는 것을 특징으로 하는 스펙트럼 분석기.
  6. 제 5 항에 있어서, 상기 디코더는 하기 식에 기초한 값을 계산하는 것을 특징으로 하는 스펙트럼 분석기.
  7. 제 3 항에 있어서, 상기 제어 회로가 초기 제어값, 스텝의 개수 및 수치 제어 오실레이터에 제공되는 제어값에 대한 스텝 사이즈를 설정하는 것을 특징으로 하는 스펙트럼 분석기.
  8. 제 3 항에 있어서, 상기 제어 회로가 제로 스팬 모드에서 주파수 대역을 선택하도록 제어값을 설정하는 것을 특징으로 하느 스펙트럼 분석기.
  9. 제 1 항에 있어서, 상기 디코더 회로는 측정된 파워의 로그를 계산하는 로그 함수를 더 포함하는 것을 특징으로 하는 스펙트럼 분석기.
  10. 선택된 주파수에서 하향 변환된 신호를 생성하도록 입력 신호를 혼합하는 단계;
    상기 하향 변환된 신호를 보간하는 단계;
    보간된 신호의 파워 레벨을 측정하는 단계; 및
    복수의 주파수에서 파워 측정치를 생성하도록 혼합, 보간, 측정 및 저장의 프로세스를 반복하는 단계
    를 포함하는 선택된 주파수 스펙트럼에서 입력 신호의 파워를 측정하는 방법.
  11. 제 10 항에 있어서, 각 측정된 파워 레벨에 대한 값을 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 측정된 파워 레벨을 판독하고 디스플레이하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 10 항에 있어서, 신호를 혼합하는 단계는 수치 제어 오실레이터의 제어하에서 신호를 혼합하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 10 항에 있어서, 파워 레벨을 측정하는 단계는 신호의 I 및 Q 성분에 기초한 값을 계산하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 값을 계산하는 단계는 하기 식에 기초한 파워 레벨에 대한 값을 계산하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 14 항에 있어서, 신호의 I 및 Q 성분에 기초하여 값을 계산하는 단계는 측정된 파워 레벨의 로그를 계산하는 단계를 포함하는 것을 포함하는 것을 특징으로 하는 방법.
  17. 선택된 주파수에서 하향 변환된 신호를 생성하도록 입력 신호를 혼합하는 단계;
    하향 변환된 신호를 보간하는 단계;
    보간된 신호의 파워 레벨을 반복적으로 측정하는 단계; 및
    일정 시간 측정된 파워 레벨을 모니터링하는 단계
    를 포함하는 것을 특징으로 하는 선택된 주파수에서 입력 신호의 파워를 측정하는 방법.
  18. 제 17 항에 있어서, 각 측정된 파워 레벨에 대한 값을 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서, 측정된 파워 레벨을 판독하고 디스플레이하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 17 항에 있어서, 신호를 혼합하는 단계는 수치 제어 오실레이터의 제어하에서 신호를 혼합하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제 17 항에 있어서, 파워 레벨을 측정하는 단계는 신호의 I 및 Q 성분에 기초하여 값을 계산하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 17 항에 있어서, 값을 계산하는 단계는 하기 식에 기초하여 파워 레벨에 대한 값을 계산하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제 21 항에 있어서, 신호의 I 및 Q 성분에 기초하여 값을 계산하는 단계는 측정된 파워 레벨의 로그를 계산하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  24. 입력 신호를 수신하도록 적응된 입력부;
    상기 입력부에 커플링되며, 입력 신호로부터 하향 변환된 신호를 생성하도록 적응된 혼합기;
    상기 혼합기에 커플링되며, 입력 신호를 하향 변환시키기 위한 신호를 제공하는 수치 제어 오실레이터;
    상기 혼합기에 커플링되며, 하향 변환된 신호를 선택적으로 보간하는 조정가능한 보간 회로;
    상기 조정가능한 보간 회로에 커플링되며, 보간된 신호에서 파워를 측정하는 디코더;
    상기 디코더에 커플링되며, 측정된 파워에 관한 값을 저장하는 메모리; 및
    상기 수치 제어 오실레이터에 커플링되고 프로세서에 응답하여, 상기 프로세서에 의해 제공되는 값에 기초하여 입력 신호의 주파수 스펙트럼에서 파워를 측정하도록 혼합기로부터 하향 변환된 신호의 주파수를 선택적으로 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 분석 시스템.
  25. 제 24 항에 있어서, 상기 조정가능한 회간 회로는:
    제어 회로의 신호에 응답하여, 입력 신호의 특성에 기초하여 하향 변환된 신호의 샘플링 레이트를 선택적으로 감소시키는 제 1 단계; 및
    상기 제어 회로의 신호에 응답하여, 하향 변환된 신호의 대역폭을 선택적으로 감소시키는 제 2 단계
    를 포함하는 것을 특징으로 하는 스펙트럼 분석기.
  26. 제 24 항에 있어서, 디코더는 신호의 I 및 Q 성분에 기초한 값을 계산하여 파워를 측정하는 것을 특징으로 하는 스펙트럼 분석기.
  27. 제 26 항에 있어서, 상기 디코더는 하기 식에 기초하여 값을 계산하는 것을 특징으로 하는 스펙트럼 분석기.
  28. 제 24 항에 있어서, 상기 제어 회로가 초기 제어값, 스텝의 개수 및 수치 제어 오실레이터에 제공된 제어값에 대한 스텝 사이즈를 설정하는 것을 특징으로 하는 스펙트럼 분석기.
  29. 제 24 항에 있어서, 상기 디코더 회로는 측정된 파워의 로그를 계산하는 로그 함수를 더 포함하는 것을 특징으로 하는 스펙트럼 분석기.
  30. 동축 케이블에 커플링되도록 적응된 복수의 입력부;
    상기 복수의 입력부에 선택가능하게 커플링되어, 복수의 입력부중 선택된 하나로부터 선택된 주파수에서 신호를 하향 변환시키도록 프로그래가능한 복수의 하향 변환 채널; 및
    상기 복수의 입력부에 선택가능하게 커플링되어, 상기 복수의 입력부중 선택된 하나에 대한 주파수 스펙트럼에서 파워 레벨을 측정하도록 적응된 스펙트럼 분석기를 포함하며,
    상기 스펙트럼 분석기는:
    입력 신호를 수신하도록 적응된 입력부,
    상기 입력부에 커플링되며, 입력 신호로부터 하향 변환된 신호를 생성하도록 적응된 혼합기,
    상기 혼합기에 커플링되며, 하향 변환된 신호를 선택적으로 보간하는 조정가능한 보간 회로,
    상기 조정가능한 보간 회로에 커플링되며, 보간된 신호에서 파워를 측정하는 디코더, 및
    상기 혼합기에 커플링되며, 입력 신호의 스펙트럼 주파수에서 파워를 측정하도록 혼합기로부터 하향 변환된 신호의 주파수를 선택적으로 제어하는 제어 회로를 포함하는 것을 특징으로 하는 디지털 하향 변환 회로.
  31. 제 30 항에 있어서, 상기 디코더에 커플링되며, 측정된 파워에 관한 값을 저장하는 메모리를 더 포함하는 것을 특징으로 하는 디지털 하향 변환 회로.
  32. 제 30 항에 있어서, 상기 혼합기와 제어 회로에 커플링되는 수치 제어 오실레이터를 더 포함하며, 상기 제어 회로는 수치 제어 오실레이터가 복수의 주파수를 스텝하게 하는 것을 특징으로 하는 디지털 하향 변환 회로.
  33. 제 30 항에 있어서, 상기 조정가능한 보간 회로는:
    상기 제어 회로의 신호에 응답하여, 입력 신호의 특성에 기초하여 하향 변환된 신호의 샘플링 레이트를 선택적으로 감소시키는 제 1 단계; 및
    상기 제어 회로의 신호에 응답하여, 상기 하향 변환된 신호의 대역폭을 선택적으로 감소시키는 제 2 단계
    를 포함하는 것을 특징으로 하는 디지털 하향 변환 회로.
  34. 제 30 항에 있어서, 상기 디코더는 신호의 I 및 Q 성분에 기초한 값을 계산함으로써 파워를 측정하는 것을 특징으로 하는 디지털 하향 변환 회로
  35. 제 34 항에 있어서, 상기 디코더는 하기 식에 기초하여 값을 계산하는 것을 특징으로 하는 디지털 하향 변환 회로.
  36. 제 32 항에 있어서, 상기 제어 회로는 초기 제어값, 스텝의 개수 및 수치 제어 오실레이터에 제공되는 제어값에 대한 스텝 사이즈를 설정하는 제어 회로를 포함하는 것을 특징으로 하는 디지털 하향 변환 회로.
  37. 제 30 항에 있어서, 상기 디코더 회로는 측정된 파워의 로그를 계산하는 로그 함수를 더 포함하는 것을 특징으로 하는 디지털 하향 변환 회로.
  38. 데 30 항에 있어서, 복수의 하향 변환 채널은 복수의 입력부에 선택가능하게 커플링되어 선택가능하게 커플링된 복수의 입력부로 멀티플렉싱되는 복수의 하향 변환 채널을 더 포함하는 것을 특징으로 하는 디지털 하향 변환 회로.
  39. 동축 케이블에 커플링되도록 각각 적응되는 복수의 입력부;
    상기 복수의 입력부에 선택가능하게 커플링되어, 상기 복수의 입력부중 선택된 하나로부터 선택된 주파수에서 신호를 하향 변환시키도록 프로그램가능한 복수의 하향 변환 채널; 및
    상기 복수의 입력부에 선택적으로 커플링되어, 복수의 입력부에서 선택된 신호의 적어도 하나의 주파수 영역 및 시간 영역 분석을 선택적으로 제공하는 신호 분석기
    를 포함하는 것을 특징으로 하는 신호 분석기를 지닌 디지털 하향 변환 회로.
  40. 입력 신호를 수신하도록 적응된 입력부;
    상기 입력부에 커플링되며, 상기 입력 신호에서 하향 변환된 신호를 생성하도록 적응된 혼합기;
    상기 혼합기에 커플링되며, 상기 입력 신호를 하향 변환시키기 위한 신호를 제공하는 수치 제어 오실레이터;
    상기 혼합기에 커플링되며, 상기 하향 변환된 신호를 선택적으로 보간하는 조정가능한 보간 회로;
    상기 조정가능한 보간 회로에 커플링되며, 상기 보간된 신호에서 파워를 측정하는 디코더;
    상기 디코더에 커플링되며, 측정된 파워에 관한 값을 저장하는 메모리; 및
    상기 수치 제어 오실레이터에 커플링되며 프로세서에 응답하여, 상기 프로세서에 의해 제공된 값에 기초하여 입력 신호의 적어도 하나의 주파수 범위에 대한 파워를 측정하도록 상기 혼합기로부터 하향 변환된 신호의 주파수를 선택적으로 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 분석 시스템.
  41. 제 40 항에 있어서, 상기 제어 회로는 수치 제어 오실레이터가 복수의 주파수를 스텝하게 하는 수치 제어 오실레이터를 위한 제어 신호를 발생시키는 것을 특징으로 하는 분석 시스템.
  42. 제 40 항에 있어서, 상기 제어 회로는 시간 영역 분석을 위한 주파수를 설정하도록 수치 제어 오실레이터를 위한 제어 신호를 발생시키는 것을 특징으로 하는 분석 시스템.
  43. 제 40 항에 있어서, 상기 제어 회로는 복수의 주파수에서 수치 제어 오실레이터를 스텝핑하는 것과 시간 영역 분석을 위한 주파수를 설정하는 것 사이에서 선택하는 것을 특징으로 하는 분석 시스템.
  44. 입력 신호를 수신하도록 적응된 입력부;
    상기 입력부에 커플링되며, 상기 입력 신호에서 하향 변환된 신호를 생성하도록 적응된 혼합기;
    상기 혼합기에 커플링되며, 하향 변환된 신호를 선택적으로 보간하는 조정가능한 보간 회로;
    상기 조정가능한 보간 회로에 커플링되며, 일정 시간의 선택된 임계값과 보간된 신호를 비교하는 임계치 비교기; 및
    상기 혼합기에 커플링되며, 시간 영역 분석을 위한 입력 신호의 주파수를 선택하도록 혼합기에서 하향 변환된 신호의 주파수를 선택적으로 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 신호 분석기.
  45. 제 44 항에 있어서, 상기 혼합기와 제어 회로에 커플링되는 수치 제어 오실레이터를 더 포함하며, 상기 제어 회로가 수치 제어 오실레이터를 위한 주파수를 선택하는 것을 특징으로 하는 신호 분석기.
  46. 제 44 항에 있어서, 상기 조정가능한 보간 회로는:
    상기 제어 회로의 신호에 응답하여, 입력 신호의 특성에 기초한 하향 변환된 신호의 샘플링 레이트를 선택적으로 감소시키는 제 1 단계; 및
    상기 제어 회로의 신호에 응답하여, 상기 하향 변환된 신호의 대역폭을 선택적으로 감소시키는 제 2 단계
    를 포함하는 것을 특징으로 하는 신호 분석기.
  47. 제 44 항에 있어서, 상기 임계치 비교기는 임계치와 비교하기 위해 신호의 I 및 Q 성분에 기초하여 값을 계산하는 것을 특징으로 하는 신호 분석기.
  48. 제 44 항에 있어서, 상기 디코더는 하기 식에 기초하여 값을 계산하는 것을 특징으로 하는 신호 분석기.
  49. 제 44 항에 있어서, 상기 임계치 비교기의 임계치는 예상되는 파워 레벨과변조 기술에 기초하여 선택되는 것을 특징으로 하는 신호 분석기.
  50. 제 44 항에 있어서, 상기 임계치 비교기는 심볼 주기중 선택된 임계치와 보간된 신호를 비교하는 것을 특징으로 하는 신호 분석기.
  51. 선택된 주파수에서 하향 변환된 신호를 생성하도록 입력 신호를 혼합하는 단계;
    하향 변환된 신호를 보간하는 단계;
    보간된 신호에 기초하여 값을 연산하는 단계;
    상기 값과 임계치를 비교하는 단계; 및
    상기 신호의 시간 영역 분석을 제공하도록 비교치를 모니터링하는 단계
    를 포함하는 것을 특징으로 하는 선택된 주파수에서 입력 신호의 잡음 레벨을 모니터링하는 방법.
  52. 제 51 항에 있어서, 상기 비교치를 모니터링하는 단계는 상기 입력 신호에서 잡음의 추정을 결정하기 위해 비교치를 모니터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  53. 제 51 항에 있어서, 상기 값을 연산하는 단계는 하기 식에 따라 값을 연산하는 단계를 포함하는 것을 특징으로 하는 방법.
    여기서, I 및 Q는 입력 신호의 동상(in-phase) 및 직교 위상(quadrature-phase) 성분을 포함한다.
  54. 제 51 항에 있어서, 상기 신호는 수치 제어 오실레이터의 제어하에서 신호를 혼합하는 단계를 포함하는 것을 특징으로 하는 방법.
  55. 제 51 항에 있어서, 상기 보간 신호에 기초한 값을 연산하는 단계는 심볼 주기중의 값을 연산하는 것을 특징으로 하는 방법.
  56. 제 51 항에 있어서, 상기 비교치를 모니터링하는 단계는 연산된 값이 임계치를 초과하는 배수를 추적하는 단계를 포함하는 것을 특징으로 하는 방법.
  57. 제 51 항에 있어서, 상기 값과 임계치를 비교하는 단계는 선택된 변조를 위한 배열에서 인접 포인트들간의 거리의 반에 기초하여 설정된 임계치와 값을 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
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