JPH03238911A - デシメータ回路 - Google Patents
デシメータ回路Info
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- JPH03238911A JPH03238911A JP3539390A JP3539390A JPH03238911A JP H03238911 A JPH03238911 A JP H03238911A JP 3539390 A JP3539390 A JP 3539390A JP 3539390 A JP3539390 A JP 3539390A JP H03238911 A JPH03238911 A JP H03238911A
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- 238000005070 sampling Methods 0.000 claims abstract description 27
- 230000007704 transition Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダウンサンプリングを伴うＦＩＲフィルタ回
路から構成されるデシメータ回路に関する。
路から構成されるデシメータ回路に関する。
ΔΣ形ＡＤコンバータのようにアナログ入力信号を高速
サンプリングしてデジタルデータに変換するＡＤコンバ
ータでは、高速サンプリングして得られたデジタルデー
タを所望のサンプリング周波数のデジタルデータに変換
するためデシメータ回路を用いている。
サンプリングしてデジタルデータに変換するＡＤコンバ
ータでは、高速サンプリングして得られたデジタルデー
タを所望のサンプリング周波数のデジタルデータに変換
するためデシメータ回路を用いている。
第５図は従来のデシメータ回路の一例のブロック図を示
す。このデシメータ回路は、サンプリング周波数ｆでサ
ンプリングされたデジタルデータを４回に１回間引きし
てサンプリング周波数ｆ／４のデジタル信号に変換する
機能を持ち、間引きに伴う折り返し雑音の発生を防止す
るための１６タツプＦＩＲフィルタ回路と、周波数ｆ／
４で前記ＦＩＲフィルタ出力をラッチするラッチ回路と
から構成されている。図において、ｌは周波数ｆ−ｒ：
サンプリングされた入力データＸの入力信号線、４１は
入力信号線１よりデータを入力しサンプリング周波数ｆ
の速度でシフト動作させる１５段のシフトレジスタ、４
２はシフトレジスタ４１の各レジスタの出力データとフ
ィルタ係数メモリ４３から出力されるフィルタ係数を乗
算する乗算２：、１０ａは乗算器４２の出力データの総
和を計算する加算器、１３ａは加算器１０ａの出力を４
回に１回取り出すラッチ回路、１４はラッチ回路１３ａ
の出力データＹの出力信号線であり、係数メモリ４３は
乗算器４２へ入力する１６ワードのフィルタ係数を記憶
している。
す。このデシメータ回路は、サンプリング周波数ｆでサ
ンプリングされたデジタルデータを４回に１回間引きし
てサンプリング周波数ｆ／４のデジタル信号に変換する
機能を持ち、間引きに伴う折り返し雑音の発生を防止す
るための１６タツプＦＩＲフィルタ回路と、周波数ｆ／
４で前記ＦＩＲフィルタ出力をラッチするラッチ回路と
から構成されている。図において、ｌは周波数ｆ−ｒ：
サンプリングされた入力データＸの入力信号線、４１は
入力信号線１よりデータを入力しサンプリング周波数ｆ
の速度でシフト動作させる１５段のシフトレジスタ、４
２はシフトレジスタ４１の各レジスタの出力データとフ
ィルタ係数メモリ４３から出力されるフィルタ係数を乗
算する乗算２：、１０ａは乗算器４２の出力データの総
和を計算する加算器、１３ａは加算器１０ａの出力を４
回に１回取り出すラッチ回路、１４はラッチ回路１３ａ
の出力データＹの出力信号線であり、係数メモリ４３は
乗算器４２へ入力する１６ワードのフィルタ係数を記憶
している。
第１表は入力信号線ｌの入力データＸ、加算器ｌＯａの
出力データ及び出力信号線１４の出力データＹのデータ
遷移を示した表である。
出力データ及び出力信号線１４の出力データＹのデータ
遷移を示した表である。
第１表
次に、従来技術によるデシメータ回路の処理を説明する
。入力信号線ｌの時刻ｔにおけるデータをＸ（ｔ）とす
ると、シフトレジスタ４１は入力信号線１から入力した
データを１５クロツ・り分保持し、入力データ及び各レ
ジスタの出力はＸ （ｔ）、Ｘ（ｔ−１）、・・・、Ｘ
（ｔ−１５）となる０乗算器４２により入力データ及
びシフトレジスタ４１の各レジスタの出力データに係数
メモリ４３の出力する係数データｃ（１５）、ｃ（１４
）、・・・、ｃ（０）を掛は合わせ、その結果を加算器
１０ａにより加算する。
。入力信号線ｌの時刻ｔにおけるデータをＸ（ｔ）とす
ると、シフトレジスタ４１は入力信号線１から入力した
データを１５クロツ・り分保持し、入力データ及び各レ
ジスタの出力はＸ （ｔ）、Ｘ（ｔ−１）、・・・、Ｘ
（ｔ−１５）となる０乗算器４２により入力データ及
びシフトレジスタ４１の各レジスタの出力データに係数
メモリ４３の出力する係数データｃ（１５）、ｃ（１４
）、・・・、ｃ（０）を掛は合わせ、その結果を加算器
１０ａにより加算する。
従って、第１表に示すように加算器１０ａの出力データ
は、Ｃ（１５） −Ｘ Ｃｔ）＋ｃ （１４） −Ｘ
（ｔ−１） 十−＋ｃ （０） ・Ｘ （ｔ−１５）と
なる。さらに、加算器１０ａの出力データは周波数ｆ／
４のクロックでラッチ回路１３によりラッチされ出力さ
れる。
は、Ｃ（１５） −Ｘ Ｃｔ）＋ｃ （１４） −Ｘ
（ｔ−１） 十−＋ｃ （０） ・Ｘ （ｔ−１５）と
なる。さらに、加算器１０ａの出力データは周波数ｆ／
４のクロックでラッチ回路１３によりラッチされ出力さ
れる。
上述した従来のデシメータ回路を実現する場合は、１６
個の乗算器４２と１６個のデータを１度に加算する加算
器１’ Ｏａを用いるか、もしくは、入力データのサン
プリング周波数ｆの１６倍の速度で演算可能な高速な乗
算器及び加算器と周波数ｆの１６倍の速度でアクセス可
能な係数メモリを用いる必要があり１．１５段のシフト
レジスタ４１も必要となる。従って、大規模な回路構成
となり、高速動作を必要とする問題点を持つ。
個の乗算器４２と１６個のデータを１度に加算する加算
器１’ Ｏａを用いるか、もしくは、入力データのサン
プリング周波数ｆの１６倍の速度で演算可能な高速な乗
算器及び加算器と周波数ｆの１６倍の速度でアクセス可
能な係数メモリを用いる必要があり１．１５段のシフト
レジスタ４１も必要となる。従って、大規模な回路構成
となり、高速動作を必要とする問題点を持つ。
本発明の目的は、このような欠点を除き、係数メモリの
アドレス発生回路を複数のカウンタトセレクタを用いて
構成し、間引きにより出力されないデータ演算処理の部
分を削除し、簡単な回路構成で、高速動作を不要とした
デシメータ回路を提供することにある。
アドレス発生回路を複数のカウンタトセレクタを用いて
構成し、間引きにより出力されないデータ演算処理の部
分を削除し、簡単な回路構成で、高速動作を不要とした
デシメータ回路を提供することにある。
〔課題を解決するための手段〕
本発明の構成は、サンプリング周波数ｆでサンプリング
された入力データをｎタップのＦＩＲフィルタで処理し
、このＦＩＲフィルタの出力データをｆ ／ ｍ周波数
で再サンプリングするデシメータ回路において、前記サ
ンプリング周波数ｆのｎ ／ ｍ倍の周波数で動作する
クロックにより順次１カウントづつインクリメントして
アドレスデータを順次出力するアドレス回路と、このア
ドレス回路からの出力をアドレスとし所定のｎワードの
フィルタ係数を出力する係数メモリと、この係数メモリ
から出力される係数を前記入力データに乗算する乗算器
と、前記係数メモリのアドレス値をデコードする第１の
デコーダと、この第１のデコーダの出力信号により加算
出力データとクリアデータとを切換えて出力するクリア
回路と、このクリア回路の出力データを入力し前記クロ
ックでシフト動作して出力するｎ ／ ｍ段のシフトレ
ジスタと、このシフトレジスタの出力データと、前記乗
算器の出力データとを加算する加算器と、この加算器の
出力を前記第１のデコーダの出力信号でラッチするラッ
チ回路とを有することを特徴とする。
された入力データをｎタップのＦＩＲフィルタで処理し
、このＦＩＲフィルタの出力データをｆ ／ ｍ周波数
で再サンプリングするデシメータ回路において、前記サ
ンプリング周波数ｆのｎ ／ ｍ倍の周波数で動作する
クロックにより順次１カウントづつインクリメントして
アドレスデータを順次出力するアドレス回路と、このア
ドレス回路からの出力をアドレスとし所定のｎワードの
フィルタ係数を出力する係数メモリと、この係数メモリ
から出力される係数を前記入力データに乗算する乗算器
と、前記係数メモリのアドレス値をデコードする第１の
デコーダと、この第１のデコーダの出力信号により加算
出力データとクリアデータとを切換えて出力するクリア
回路と、このクリア回路の出力データを入力し前記クロ
ックでシフト動作して出力するｎ ／ ｍ段のシフトレ
ジスタと、このシフトレジスタの出力データと、前記乗
算器の出力データとを加算する加算器と、この加算器の
出力を前記第１のデコーダの出力信号でラッチするラッ
チ回路とを有することを特徴とする。
本発明においてアドレス回路は、前記クロックにより順
次ｌカウントづつインクリメントするｎ ／ ｍ進カウ
ンタと、このｎ ／ ｍ進カウンタの出力値をデコード
し周波数ｆの第２のクロックを生成する第２のデコーダ
と、所定の値をプリセットし前記第２のデコーダからの
周波数ｆの第２のクロックで順次１カウントづつインク
リメントするｎ ／ ｍ−個のｎ進カウンタと、これら
ｎ進カウンタのｎ ／ ｍ個の出力値から前記ｎ ／
ｍ進カウンタの出力値に応じて所定のカウンタ出力値を
一つ選択してアドレスデータとして出力するセレクタと
からなるものとし、また前記クロックにより順次１カウ
ントづつインクリメントするｍ×ｎ進カウンタと、この
ｍｘｎ進カウンタの出力値をアドレスデータとして順次
出力するｍ×ｎワードのポインタメモリとから紅るもの
とすることもできる。
次ｌカウントづつインクリメントするｎ ／ ｍ進カウ
ンタと、このｎ ／ ｍ進カウンタの出力値をデコード
し周波数ｆの第２のクロックを生成する第２のデコーダ
と、所定の値をプリセットし前記第２のデコーダからの
周波数ｆの第２のクロックで順次１カウントづつインク
リメントするｎ ／ ｍ−個のｎ進カウンタと、これら
ｎ進カウンタのｎ ／ ｍ個の出力値から前記ｎ ／
ｍ進カウンタの出力値に応じて所定のカウンタ出力値を
一つ選択してアドレスデータとして出力するセレクタと
からなるものとし、また前記クロックにより順次１カウ
ントづつインクリメントするｍ×ｎ進カウンタと、この
ｍｘｎ進カウンタの出力値をアドレスデータとして順次
出力するｍ×ｎワードのポインタメモリとから紅るもの
とすることもできる。
次に図面を用いて本発明を説明する。
第１図は本発明の一実施例のブロック図で、サンプリン
グ周波数ｆでサンプリングされた入力データを１６（＝
ｎ）タップのＦＩＲフィルタに通し、その出力を４ （
＝ｍ）回に１回間引いて出力するデシメータ回路を示し
ている０図において、１は周波数ｆでサンプリングされ
た入力データＸの入力信号線、２はサンプリング周波数
ｆの４（＝ｎ／ｍ）倍で動作するクロックのクロック信
号線、３はクロック２により順次０〜３までインクリメ
ント動作する４（＝ｎ／ｍ）進カウンタ、４はカウンタ
３の出力値をデコードして周波数ｆのクロックを生成す
るデコーダ、５ａ〜５ｄはデコーダ４から発生される周
波数ｆのクロックで、各々Ｏ〜１５（５ａ）、４〜１５
．０〜３（５ｂ）、８〜１５．０〜７ （５ｃ）、１２
〜１５、Ｏ〜１１（５ｄ）と順次インクリメントする４
（＝ｎ／ｍ）つのプリセット可能な１６進カウンタ、６
はカウンタ５の４つの出力値から一つの出力値をカウン
タ３の出力値に応じて選択出力するセレクタ、７はセレ
クタ６の出力値をアドレスとＬｉ２（＝ｎ）ワードのフ
ィルタ係数ｃ （０）〜ｃ（１５）を出力する係数メモ
リ、８は係数メモリ７のアドレス値をデコードし係数メ
モリ７のアドレス値が「１５」の時クリア回路１１の出
力を「０」としラッチ回路１３に加算器１０の出力をラ
ッチするように制御する制御信号な生成するデコーダ、
９は入力信号線ｌの入力データと係数メモリ７から出力
される係数を乗算する乗算器、ｌＯは乗算器９の出力と
シフトレジスタ１２の出力を加算する加算器、１１はデ
コーダ８０制御信号により加算器１０の出力データと「
０」を切り換えてシフトレジスタ１２に入力するクリア
回路、１２はクリア回路１１の出力データを入力しクロ
ック信号線２のクロックでシフト動作し加算器ｌＯへ出
力する４（＝ｎ／ｍ）段のシフトレジスタ、１３はデコ
ーダ８０制御信号により加算器ｌＯの出力をラッチする
ラッチ回路、１４は出力データＹの出力信号線である。
グ周波数ｆでサンプリングされた入力データを１６（＝
ｎ）タップのＦＩＲフィルタに通し、その出力を４ （
＝ｍ）回に１回間引いて出力するデシメータ回路を示し
ている０図において、１は周波数ｆでサンプリングされ
た入力データＸの入力信号線、２はサンプリング周波数
ｆの４（＝ｎ／ｍ）倍で動作するクロックのクロック信
号線、３はクロック２により順次０〜３までインクリメ
ント動作する４（＝ｎ／ｍ）進カウンタ、４はカウンタ
３の出力値をデコードして周波数ｆのクロックを生成す
るデコーダ、５ａ〜５ｄはデコーダ４から発生される周
波数ｆのクロックで、各々Ｏ〜１５（５ａ）、４〜１５
．０〜３（５ｂ）、８〜１５．０〜７ （５ｃ）、１２
〜１５、Ｏ〜１１（５ｄ）と順次インクリメントする４
（＝ｎ／ｍ）つのプリセット可能な１６進カウンタ、６
はカウンタ５の４つの出力値から一つの出力値をカウン
タ３の出力値に応じて選択出力するセレクタ、７はセレ
クタ６の出力値をアドレスとＬｉ２（＝ｎ）ワードのフ
ィルタ係数ｃ （０）〜ｃ（１５）を出力する係数メモ
リ、８は係数メモリ７のアドレス値をデコードし係数メ
モリ７のアドレス値が「１５」の時クリア回路１１の出
力を「０」としラッチ回路１３に加算器１０の出力をラ
ッチするように制御する制御信号な生成するデコーダ、
９は入力信号線ｌの入力データと係数メモリ７から出力
される係数を乗算する乗算器、ｌＯは乗算器９の出力と
シフトレジスタ１２の出力を加算する加算器、１１はデ
コーダ８０制御信号により加算器１０の出力データと「
０」を切り換えてシフトレジスタ１２に入力するクリア
回路、１２はクリア回路１１の出力データを入力しクロ
ック信号線２のクロックでシフト動作し加算器ｌＯへ出
力する４（＝ｎ／ｍ）段のシフトレジスタ、１３はデコ
ーダ８０制御信号により加算器ｌＯの出力をラッチする
ラッチ回路、１４は出力データＹの出力信号線である。
第２表は、入力信号線ｌのデータＸとカウンタ３、の出
力、セレクタ６の出力値である係数メモリ７のアドレス
、加算器１０の出力、出力信号線１４の出力データＹの
データ遷移を示した表である。
力、セレクタ６の出力値である係数メモリ７のアドレス
、加算器１０の出力、出力信号線１４の出力データＹの
データ遷移を示した表である。
引続き第１図を用いて動作を説明する。カウンタ３は、
サンプリング周波数ｆの４倍の周波数で動作するクロッ
ク信号線２のクロックで順次Ｏ〜３と１カウントづつイ
ンクリメントする。また、初期値として各々０，４，８
．１２にプリセットされた４つの１６進カウンタ５ａ〜
５ｄはカウンタ３の出力値をデコーダ４によりデコード
した信号（周波数ｆのクロック）でカウンタ３の出力が
ｒＯＪ となるごとにインクリメントし、さらにセレク
タ６によりカウンタ３の出力値がｒＯＪでカウンタ５ａ
、ｒｌＪでカウンタ５ｂ、「２」でカウンタ５ｃ、「３
」でカウンタ５ｄの出力をセレクトとし、０，４，８，
１２．・・・、１５，３，７゜１１．０，４．８，１２
．・・・と係数メモリ７のアドレスデータな発生する。
サンプリング周波数ｆの４倍の周波数で動作するクロッ
ク信号線２のクロックで順次Ｏ〜３と１カウントづつイ
ンクリメントする。また、初期値として各々０，４，８
．１２にプリセットされた４つの１６進カウンタ５ａ〜
５ｄはカウンタ３の出力値をデコーダ４によりデコード
した信号（周波数ｆのクロック）でカウンタ３の出力が
ｒＯＪ となるごとにインクリメントし、さらにセレク
タ６によりカウンタ３の出力値がｒＯＪでカウンタ５ａ
、ｒｌＪでカウンタ５ｂ、「２」でカウンタ５ｃ、「３
」でカウンタ５ｄの出力をセレクトとし、０，４，８，
１２．・・・、１５，３，７゜１１．０，４．８，１２
．・・・と係数メモリ７のアドレスデータな発生する。
従って、カウンタ３の出力及びセレクタ６の出力データ
である係数メモリ７のアドレスデータが、第２表に示す
ように遷移し、一方、入力信号線Ｉの入力データＸは、
第２表に示すようにサンプリング周波数ｆで遷移するた
め、入力信号線ｌの１サンプルのデータに対して４飛び
の４個のメモリアドレスが指定され、またこれら４個の
メモリアドレスは各々入力データのサンプリング周期で
はＯ〜１５まで順次１カウントづつインクリメントされ
ることになる。
である係数メモリ７のアドレスデータが、第２表に示す
ように遷移し、一方、入力信号線Ｉの入力データＸは、
第２表に示すようにサンプリング周波数ｆで遷移するた
め、入力信号線ｌの１サンプルのデータに対して４飛び
の４個のメモリアドレスが指定され、またこれら４個の
メモリアドレスは各々入力データのサンプリング周期で
はＯ〜１５まで順次１カウントづつインクリメントされ
ることになる。
このようにアドレスが指定される係数メモリ７から係数
データを乗算器９で入力信号線１の入力データと乗算し
、乗算器９の出力データを加算器ｌＯにおいてシフトレ
ジスタ１２の出力データと加算し、再度シフトレジスタ
１２へ入力する。ここで、シフトレジスタ１２はクロッ
ク信号線２のクロックによってシフト動作する４段のシ
フトレジスタであるから、シフトレジスタ１２の各レジ
スタでは係数メモリアドレスとして０〜１５まで順次読
出したフィルタ係数データｃ（０）〜ｃ （１５）と入
力信号線１の入力データＸとの積和が保持される。また
、この積和結果はデコーダ８の制御により係数メモリ７
のアドレスが「１５」となり係数ｃ （１５）と入力信
号線１０入カデータＸとの乗算結果を加算した時にラッ
チ回路１３でラッチ出力される。同時にシフトレジスタ
１２にはクリア回路１１によって「０」が入力され、再
びフィルタ係数ｃ（０）〜ｃ（１５）と入力信号線ｌの
入力データＸとの積和計算の結果が保持される。このよ
うにして、出力信号線１４には入力信号線１の入力デー
タの４サンプルデータに１回、１６タツプＦＩＲフイル
タの演算結果が出力される。
データを乗算器９で入力信号線１の入力データと乗算し
、乗算器９の出力データを加算器ｌＯにおいてシフトレ
ジスタ１２の出力データと加算し、再度シフトレジスタ
１２へ入力する。ここで、シフトレジスタ１２はクロッ
ク信号線２のクロックによってシフト動作する４段のシ
フトレジスタであるから、シフトレジスタ１２の各レジ
スタでは係数メモリアドレスとして０〜１５まで順次読
出したフィルタ係数データｃ（０）〜ｃ （１５）と入
力信号線１の入力データＸとの積和が保持される。また
、この積和結果はデコーダ８の制御により係数メモリ７
のアドレスが「１５」となり係数ｃ （１５）と入力信
号線１０入カデータＸとの乗算結果を加算した時にラッ
チ回路１３でラッチ出力される。同時にシフトレジスタ
１２にはクリア回路１１によって「０」が入力され、再
びフィルタ係数ｃ（０）〜ｃ（１５）と入力信号線ｌの
入力データＸとの積和計算の結果が保持される。このよ
うにして、出力信号線１４には入力信号線１の入力デー
タの４サンプルデータに１回、１６タツプＦＩＲフイル
タの演算結果が出力される。
第２図は本発明の第２の実施例のブロック図で、サンプ
リング周波数ｆでサンプリングされた入力データを１５
（＝ｎ）タップのＦＩＲフィルタに通し、その出力を５
（＝ｍ）回に１回間引いて出力するデシメータ回路を
示している０本実施例は、クロック信号線２のクロック
がサンプリング周波数ｆの３（＝ｎ／ｍ）倍で動作する
。２１はクロック２により順次０〜２までインクリメン
ト動作する３（＝ｎ／ｍ）進カウンタ、２２はカウンタ
２１の出力値をデコードして周波数ｆのクロックを生成
するデコーダ、２３ａ〜２３ｃはデコーダ２２から発生
される周波数ｆのクロックで、各々０〜１４（２３ａ）
、５〜１４．０〜４（２３ｂ）、１０−１４、Ｏ〜９（
２３ｃ）と順次インクリメントする３（＝ｎ／ｍ）つの
プリセット可能な１５（＝ｎ）進カウンタである。セレ
クタ６はカウンタ２３ａ〜２３ｃの３つの出力値から一
つの出力値をカウンタ２１の出力値に応じて選択出力し
、係数メモリ７はセレクタ６の出力値をアドレスとじ１
５（＝ｎ）ワードのフィルタ係数ｃ（０）〜Ｃ（１４）
を出力し、デコーダ８は係数メモリ７のアドレス値をデ
コードし係数メモリ７のアドレス値が「１４」の時クリ
ア回路１１の出力を「０」としラッチ回路１３に加算器
１０の出力をう、チするように制御する制御信号を生成
する。また、シフトレジスタ１２ａはクリア回路１１の
出力データを入力し、クロック信号線２のクロ、りでシ
フト動作し加算器１０へ出力する３ （＝ｎ／ｍ）段の
シフトレジスタである。
リング周波数ｆでサンプリングされた入力データを１５
（＝ｎ）タップのＦＩＲフィルタに通し、その出力を５
（＝ｍ）回に１回間引いて出力するデシメータ回路を
示している０本実施例は、クロック信号線２のクロック
がサンプリング周波数ｆの３（＝ｎ／ｍ）倍で動作する
。２１はクロック２により順次０〜２までインクリメン
ト動作する３（＝ｎ／ｍ）進カウンタ、２２はカウンタ
２１の出力値をデコードして周波数ｆのクロックを生成
するデコーダ、２３ａ〜２３ｃはデコーダ２２から発生
される周波数ｆのクロックで、各々０〜１４（２３ａ）
、５〜１４．０〜４（２３ｂ）、１０−１４、Ｏ〜９（
２３ｃ）と順次インクリメントする３（＝ｎ／ｍ）つの
プリセット可能な１５（＝ｎ）進カウンタである。セレ
クタ６はカウンタ２３ａ〜２３ｃの３つの出力値から一
つの出力値をカウンタ２１の出力値に応じて選択出力し
、係数メモリ７はセレクタ６の出力値をアドレスとじ１
５（＝ｎ）ワードのフィルタ係数ｃ（０）〜Ｃ（１４）
を出力し、デコーダ８は係数メモリ７のアドレス値をデ
コードし係数メモリ７のアドレス値が「１４」の時クリ
ア回路１１の出力を「０」としラッチ回路１３に加算器
１０の出力をう、チするように制御する制御信号を生成
する。また、シフトレジスタ１２ａはクリア回路１１の
出力データを入力し、クロック信号線２のクロ、りでシ
フト動作し加算器１０へ出力する３ （＝ｎ／ｍ）段の
シフトレジスタである。
第３表は、第２図の入力信号線ｌのデータＸとカウンタ
２１の出力、セレクタ６の出力値である係数メモリ７の
アドレス、加算器１０の出力、出力信号線１４の出力デ
ータＹのデータ遷移を示した表である。
２１の出力、セレクタ６の出力値である係数メモリ７の
アドレス、加算器１０の出力、出力信号線１４の出力デ
ータＹのデータ遷移を示した表である。
第３表
引続き、第２図の動作を説明する。第１の実施例と同様
に、カウンタ２１は、サンプリング周波数ｆの３倍の周
波数で動作するクロック信号線２のクロックで順次Ｏ〜
２と１カウントづつインクリメントする。また、初期値
として各々０，５゜１０にプリセットされた３つの１５
進カウンタ２３ａ〜２３ｃはカウンタ２１の出力値をデ
コーダ２２によりデコーダした信号（周波数ｆのクロッ
ク）でカウンタ２１の出力が「０」となるごとにインク
リメントし、さらにセレクタ６により、カウンタ２１の
出力値が「０」でカウンタ２３ａ、ｒｌＪでカウンタ２
３ｂ、ｒ２Ｊでカウンタ２３ｃの出力をセレクトとし０
，５，１０．・・・、１４，４゜９．０，５，１０．・
・・と係数メモリ７のアドレスデータを発生する。従っ
て、カウンタ２１の出力及びセレクタ６の出力データで
ある係数メモリ７のアドレスデータが、第３表に示すよ
うに遷移し、一方、入力信号線ｌの入力データＸは、第
３表に示すようにサンプリング周波数ｆで遷移するため
、入力信号線１の１サンプルのデータに対して５飛びの
３個のメモリアドレスが指定され、また３個のメモリア
ドレスは各々入力データのサンプリング周期では０−５
−１４まで順次１カウントづつインクリメントされるこ
とになる。
に、カウンタ２１は、サンプリング周波数ｆの３倍の周
波数で動作するクロック信号線２のクロックで順次Ｏ〜
２と１カウントづつインクリメントする。また、初期値
として各々０，５゜１０にプリセットされた３つの１５
進カウンタ２３ａ〜２３ｃはカウンタ２１の出力値をデ
コーダ２２によりデコーダした信号（周波数ｆのクロッ
ク）でカウンタ２１の出力が「０」となるごとにインク
リメントし、さらにセレクタ６により、カウンタ２１の
出力値が「０」でカウンタ２３ａ、ｒｌＪでカウンタ２
３ｂ、ｒ２Ｊでカウンタ２３ｃの出力をセレクトとし０
，５，１０．・・・、１４，４゜９．０，５，１０．・
・・と係数メモリ７のアドレスデータを発生する。従っ
て、カウンタ２１の出力及びセレクタ６の出力データで
ある係数メモリ７のアドレスデータが、第３表に示すよ
うに遷移し、一方、入力信号線ｌの入力データＸは、第
３表に示すようにサンプリング周波数ｆで遷移するため
、入力信号線１の１サンプルのデータに対して５飛びの
３個のメモリアドレスが指定され、また３個のメモリア
ドレスは各々入力データのサンプリング周期では０−５
−１４まで順次１カウントづつインクリメントされるこ
とになる。
このようにアドレスが指定される係数メモリ７から係数
データを乗算器９で入力信号線ｌの入力データと乗算し
、乗算器９の出力データを加算器１０においてシフトレ
ジスタ１２ａの出力データと加算し、再度シフトレジス
タ１２ａへ入力する。
データを乗算器９で入力信号線ｌの入力データと乗算し
、乗算器９の出力データを加算器１０においてシフトレ
ジスタ１２ａの出力データと加算し、再度シフトレジス
タ１２ａへ入力する。
ここで、シフトレジスタ１２ａはクロック信号線２のり
ｐツクによってシフト動作する３段のシフトレジスタで
あるから、その各レジスタでは係数メモリアドレスとし
て０〜１４まで順次読出したフィルタ係数データｃ（０
）〜ｃ（１４）と入力信号線１の入力データＸとの積和
が保持される。また、この積和結果はデコーダ８の制御
により係数メモリ７の７ドレスが「１４」となり係数ｃ
（１４）と入力信号線ｌの入力データＸとの乗算結果
を加算した時に、ラッチ回路１３でラッチ出力される。
ｐツクによってシフト動作する３段のシフトレジスタで
あるから、その各レジスタでは係数メモリアドレスとし
て０〜１４まで順次読出したフィルタ係数データｃ（０
）〜ｃ（１４）と入力信号線１の入力データＸとの積和
が保持される。また、この積和結果はデコーダ８の制御
により係数メモリ７の７ドレスが「１４」となり係数ｃ
（１４）と入力信号線ｌの入力データＸとの乗算結果
を加算した時に、ラッチ回路１３でラッチ出力される。
同時にシフトレジスタ１２ａにはクリア回路１１によっ
て「０」が入力され、再びフィルタ係数Ｃ（０）〜ｃ（
１４）と入力信号線１０入カデータＸとの積和計算の結
果が保持される。このようにして、出力信号線１４には
入力信号線ｌの入力データの５サンプルデータに１回、
１５タツプＦＩＲフイルタの演算結果が出力される。
て「０」が入力され、再びフィルタ係数Ｃ（０）〜ｃ（
１４）と入力信号線１０入カデータＸとの積和計算の結
果が保持される。このようにして、出力信号線１４には
入力信号線ｌの入力データの５サンプルデータに１回、
１５タツプＦＩＲフイルタの演算結果が出力される。
第３図は本発明の第３の実施例のブロック図で、サンプ
リング周波数ｆでサンプリングされた入力データを１６
（＝ｎ）タップのＦＩＲフィルタに通し、その出力を４
（＝ｍ）回に１回間引いて出力する第１図と同様のデ
シメータ回路を示している。
リング周波数ｆでサンプリングされた入力データを１６
（＝ｎ）タップのＦＩＲフィルタに通し、その出力を４
（＝ｍ）回に１回間引いて出力する第１図と同様のデ
シメータ回路を示している。
本実施例は、第１図の４進カウンタ３．デコーダ４，１
６進カウンタ５ａ〜５ｄ、セレクタ６の代りに６４進カ
ウンタ３１．６４ワードのポインタメモリ３２が用いら
れたもので、この他は第１図と同様である。６４進カウ
ンタ３１は、クロック２により順次０〜６．３までイン
クリメント動作するｍ×ｎ進カウンタで、ポインタメモ
リ３２はカウンタ３１の出力値をアドレスとして、順次
０．４，８，１２，１，５，９． １３． ・・・、
１５゜３，７．１１と４ （＝ｍ） ツおきにＯ〜１
５の係数メモリ７のアドレスデータを出力し、係数メモ
リ７はポインタメモリ３２の出力値をアドレスとし１６
（＝ｎ）ワードのフィルタ係数ｃ−（０）〜Ｃ（１５）
を出力する。
６進カウンタ５ａ〜５ｄ、セレクタ６の代りに６４進カ
ウンタ３１．６４ワードのポインタメモリ３２が用いら
れたもので、この他は第１図と同様である。６４進カウ
ンタ３１は、クロック２により順次０〜６．３までイン
クリメント動作するｍ×ｎ進カウンタで、ポインタメモ
リ３２はカウンタ３１の出力値をアドレスとして、順次
０．４，８，１２，１，５，９． １３． ・・・、
１５゜３，７．１１と４ （＝ｍ） ツおきにＯ〜１
５の係数メモリ７のアドレスデータを出力し、係数メモ
リ７はポインタメモリ３２の出力値をアドレスとし１６
（＝ｎ）ワードのフィルタ係数ｃ−（０）〜Ｃ（１５）
を出力する。
第４表は、第３図の入力信号線１のデータＸとカウンタ
３１の出力、ポインタメモリ３２の出力値である係数メ
モリ７のアドレス、加算器１０の出力、出力信号線１４
の出力データＹのデータ遷移を示した表である。
３１の出力、ポインタメモリ３２の出力値である係数メ
モリ７のアドレス、加算器１０の出力、出力信号線１４
の出力データＹのデータ遷移を示した表である。
引続き第３図の動作を説明する。カウンタ３１は、サン
プリング周波数ｆの４倍の周波数で動作するクロック信
号線２のクロックで順次１カウントづつインクリメント
し、ポインタメモリ３２はカウンタ３１の示すアドレス
により０，４，８゜１２、・・・、 １５．３．７．１
１．０．４．８．１２．・・・にと係数メモリ７のアド
レスデータを発生する。
プリング周波数ｆの４倍の周波数で動作するクロック信
号線２のクロックで順次１カウントづつインクリメント
し、ポインタメモリ３２はカウンタ３１の示すアドレス
により０，４，８゜１２、・・・、 １５．３．７．１
１．０．４．８．１２．・・・にと係数メモリ７のアド
レスデータを発生する。
従って、カウンタ３１の出力及びポインタメモリ３２の
出力データである係数メモリ７のアドレスデータが第４
表に示すように遷移し、一方、入力信号線ｌの入力デー
タＸも第４表に示すようにサンプリング周波数ｆで遷移
するため、入力信号線１の１サンプルのデータに対して
４飛びの４個のメモリアドレスが指定される。
出力データである係数メモリ７のアドレスデータが第４
表に示すように遷移し、一方、入力信号線ｌの入力デー
タＸも第４表に示すようにサンプリング周波数ｆで遷移
するため、入力信号線１の１サンプルのデータに対して
４飛びの４個のメモリアドレスが指定される。
この他の動作は、第１図と同様である。
第４図は本発明の第４の実施例のブロック図で、サンプ
リング周波数ｆでサンプリングされた入力データｔ１５
（＝ｎ）タップのＦＩＲフィルタに通し、その出力を５
（＝ｍ）回に１回間引いて出力する第２図と同様のデ
シメータ回路を示している０本実施例は、第２図の３進
カウンタ２１．デコーダ２２．１５進カウンタ２３ａ〜
２３ｃ、セレクタ６０代りに、４５進カウンタ３３と４
５ワードのポインタメモリ３４が用いられたものでこの
他は第２図と同様である。４５進カウンタ３３はクロッ
ク２により順次０〜４４までインクリメント動作スるｍ
×ｎ進カウンタで、ポインタメモリ３４はこのカウンタ
３３の出力値をアドレスとして、順次０．５．１０．１
．６． １１．・・・、１４゜４．９と５ （＝ｍ）個
おきに０〜１４の係数メモリ７の７ドレスデータを出力
し、係数メモリ７はポインタメモリ３４の出力値をアド
レスとし１５（＝ｎ）ワードのフィルタ係数ｃ （０）
〜ｃ （１４）を出力する。
リング周波数ｆでサンプリングされた入力データｔ１５
（＝ｎ）タップのＦＩＲフィルタに通し、その出力を５
（＝ｍ）回に１回間引いて出力する第２図と同様のデ
シメータ回路を示している０本実施例は、第２図の３進
カウンタ２１．デコーダ２２．１５進カウンタ２３ａ〜
２３ｃ、セレクタ６０代りに、４５進カウンタ３３と４
５ワードのポインタメモリ３４が用いられたものでこの
他は第２図と同様である。４５進カウンタ３３はクロッ
ク２により順次０〜４４までインクリメント動作スるｍ
×ｎ進カウンタで、ポインタメモリ３４はこのカウンタ
３３の出力値をアドレスとして、順次０．５．１０．１
．６． １１．・・・、１４゜４．９と５ （＝ｍ）個
おきに０〜１４の係数メモリ７の７ドレスデータを出力
し、係数メモリ７はポインタメモリ３４の出力値をアド
レスとし１５（＝ｎ）ワードのフィルタ係数ｃ （０）
〜ｃ （１４）を出力する。
第５表は、第４図の入力信号線１のデータＸとカウンタ
３３の出力、ポインタメモリ３４の出力値である係数メ
モリ７のアドレス、加算器１０の出力、出力信号線１４
の出力データＹのデータ遷移を示した表である。
３３の出力、ポインタメモリ３４の出力値である係数メ
モリ７のアドレス、加算器１０の出力、出力信号線１４
の出力データＹのデータ遷移を示した表である。
第５表
引続き第４図の動作を説明する。
第３の実施例と同
様にカウンタ３３は、サンプリング周波数ｆの３倍の周
波数で動作するクロック信号線２のクロックで順次１カ
ウントづつインクリメントし、ポインタメモリ３４はカ
ウンタ３３の示すアドレスにより０，５，１０．・・・
、１４，４，９，０，５゜１０、・・・にと係数メモリ
７のアドレスデータを発生する。従って、カウンタ３３
の出力及びポインタメモリ３４の出力データである係数
メモリ７のアドレスデータが第５表に示すように遷移し
、方、入力信号線１の入力データＸも第５表に示すよう
にサンプリング周波数ｆで遷移するため、入力信号線ｌ
の１サンプルのデータに対して５飛びの３個のメモリア
ドレスが指定される。
波数で動作するクロック信号線２のクロックで順次１カ
ウントづつインクリメントし、ポインタメモリ３４はカ
ウンタ３３の示すアドレスにより０，５，１０．・・・
、１４，４，９，０，５゜１０、・・・にと係数メモリ
７のアドレスデータを発生する。従って、カウンタ３３
の出力及びポインタメモリ３４の出力データである係数
メモリ７のアドレスデータが第５表に示すように遷移し
、方、入力信号線１の入力データＸも第５表に示すよう
にサンプリング周波数ｆで遷移するため、入力信号線ｌ
の１サンプルのデータに対して５飛びの３個のメモリア
ドレスが指定される。
この他の部分は、第２図の動作と同様に動作する。
このようにして、出力信号線１４には入力信号線１の入
力データの５サンプルデータに１回、１５タツプＦＩＲ
フイルタの演算結果が出力される。
力データの５サンプルデータに１回、１５タツプＦＩＲ
フイルタの演算結果が出力される。
以上説明したように本発明は、シフトレジスタ、加算回
路２乗算回路の規模の縮小した構成にできると共に、高
速動作の軽減を行うことができ、半導体集積回路化する
のに効果がある。
路２乗算回路の規模の縮小した構成にできると共に、高
速動作の軽減を行うことができ、半導体集積回路化する
のに効果がある。
第１図、第３図は本発明の第１および第３の実施例のｎ
＝１６タツプＦＩＲフイルタとｍ＝４回に１回の間引き
を行う回路とをもつブロック図、第２図、第４図は本発
明の第２および第４の実施例のｎ＝１５タツプＦＩＲフ
イルタとｍ＝５回に１回の間引きを行う回路とをもつブ
ロック図、第５図は従来のｎ＝１６タツプＦＩＲフイル
タとｍ＝４回に１回の間引きを行う回路とをもつデシメ
ータ回路のブロック図である。 ｌ・・・・・・入力データＸの入力信号線、２・・・・
・・クロック信号線、３・・・・・・４（ｎ／ｍ）進カ
ウンタ、４．２２・・・・・・クロック用デコーダ、５
ａ〜５ｄ・・・°°・プリセット１６進カウンタ、６・
・・・・・出力セレクタ、７．７ａ、４３・・・・・・
１６．１５ワードの係数メモリ、８・・・・・・アドレ
スデコーダ、９，４２・・・・・乗算器、１０，１０ａ
・・・・・・加算器、１１・・・・・・クリア回路、１
２．１２ａ・・・・・・４段、３段シフトレジスタ、１
３・・・・・・出力ラッチ回路、１４・・・・・・出力
データＹの出力信号線、２１・・・・・・３進カウンタ
、２３ａ〜２３ｃ・・・・・・１５進カウンタ、３１・
・・・・・６４（ｎＸｍ）進カウンタ、３２・・・・・
・６４ワードのポインタメモリ、３３・・・・・・４５
進カウンタ、３４・・・・・・４５ワードのポインタメ
モリ、４１・・・・・・１５段シフトレジスタ。
＝１６タツプＦＩＲフイルタとｍ＝４回に１回の間引き
を行う回路とをもつブロック図、第２図、第４図は本発
明の第２および第４の実施例のｎ＝１５タツプＦＩＲフ
イルタとｍ＝５回に１回の間引きを行う回路とをもつブ
ロック図、第５図は従来のｎ＝１６タツプＦＩＲフイル
タとｍ＝４回に１回の間引きを行う回路とをもつデシメ
ータ回路のブロック図である。 ｌ・・・・・・入力データＸの入力信号線、２・・・・
・・クロック信号線、３・・・・・・４（ｎ／ｍ）進カ
ウンタ、４．２２・・・・・・クロック用デコーダ、５
ａ〜５ｄ・・・°°・プリセット１６進カウンタ、６・
・・・・・出力セレクタ、７．７ａ、４３・・・・・・
１６．１５ワードの係数メモリ、８・・・・・・アドレ
スデコーダ、９，４２・・・・・乗算器、１０，１０ａ
・・・・・・加算器、１１・・・・・・クリア回路、１
２．１２ａ・・・・・・４段、３段シフトレジスタ、１
３・・・・・・出力ラッチ回路、１４・・・・・・出力
データＹの出力信号線、２１・・・・・・３進カウンタ
、２３ａ〜２３ｃ・・・・・・１５進カウンタ、３１・
・・・・・６４（ｎＸｍ）進カウンタ、３２・・・・・
・６４ワードのポインタメモリ、３３・・・・・・４５
進カウンタ、３４・・・・・・４５ワードのポインタメ
モリ、４１・・・・・・１５段シフトレジスタ。
Claims (3)
- （１）サンプリング周波数ｆでサンプリングされた入力
データをｎタップのＦＩＲフィルタで処理し、このＦＩ
Ｒフィルタの出力データをｆ／ｍ周波数で再サンプリン
グするデシメータ回路において、前記サンプリング周波
数ｆのｎ／ｍ倍の周波数で動作するクロックにより順次
１カウントづつインクリメントしてアドレスデータを順
次出力するアドレス回路と、このアドレス回路からの出
力をアドレスとし所定のｎワードのフィルタ係数を出力
する係数メモリと、この係数メモリから出力される係数
を前記入力データに乗算する乗算器と、前記係数メモリ
のアドレス値をデコードする第１のデコーダと、この第
１のデコーダの出力信号により加算出力データとクリア
データとを切換えて出力するクリア回路と、このクリア
回路の出力データを入力し前記クロックでシフト動作し
て出力するｎ／ｍ段のシフトレジスタと、このシフトレ
ジスタの出力データと、前記乗算器の出力データとを加
算する加算器と、この加算器の出力を前記第１のデコー
ダの出力信号でラッチするラッチ回路とを有することを
特徴とするデシメータ回路。 - （２）アドレス回路が、前記クロックにより順次１カウ
ントづつインクリメントするｎ／ｍ進カウンタと、この
ｎ／ｍ進カウンタの出力値をデコードし周波数ｆの第２
のクロックを生成する第２のデコーダと、所定の値をプ
リセットし前記第２のデコーダからの周波数ｆの第２の
クロックで順次１カウントづつインクリメントするｎ／
ｍ個のｎ進カウンタと、これらｎ進カウンタのｎ／ｍ個
の出力値から前記ｎ／ｍ進カウンタの出力値に応じて所
定のカウンタ出力値を一つ選択してアドレスデータとし
て出力するセレクタとからなる請求項１記載のデシメー
タ回路。 - （３）アドレス回路が、前記クロックにより順次１カウ
ントづつインクリメントするｍ×ｎ進カウンタと、この
ｍ×ｎ進カウンタの出力値をアドレスデータとして順次
出力するｍ×ｎワードのポインタメモリとからなる請求
項１記載のデシメータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3539390A JPH03238911A (ja) | 1990-02-15 | 1990-02-15 | デシメータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3539390A JPH03238911A (ja) | 1990-02-15 | 1990-02-15 | デシメータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238911A true JPH03238911A (ja) | 1991-10-24 |
Family
ID=12440672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3539390A Pending JPH03238911A (ja) | 1990-02-15 | 1990-02-15 | デシメータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238911A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218801A (ja) * | 1992-01-13 | 1993-08-27 | Nec Corp | 間引きフィルタ |
| JPH10293171A (ja) * | 1996-12-30 | 1998-11-04 | General Electric Co <Ge> | 超音波ビーム形成装置 |
-
1990
- 1990-02-15 JP JP3539390A patent/JPH03238911A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218801A (ja) * | 1992-01-13 | 1993-08-27 | Nec Corp | 間引きフィルタ |
| JPH10293171A (ja) * | 1996-12-30 | 1998-11-04 | General Electric Co <Ge> | 超音波ビーム形成装置 |
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