KR0178742B1 - 데이타압신을 위한 메모리제어신호 및 어드레스발생장치 - Google Patents
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Abstract
본 발명은 데이타압신(Companding)을 위한 메모리제어신호 및 어드레스발생장치에 관한 것이다. 본 발명에 의한 메모리제어신호 및 어드레스발생장치는 압축률이나 신장률에 따라 메모리의 기록 및 독출제어신호를 각각 발생시키는 압축 및 신장제어신호발생부와, 이에 동기한 어드레스를 발생시키는 어드레스발생부를 포함한다. 따라서, 본 발명은 입력데이타를 소망하는 비율로 자유롭게 압축 또는 신장시킬 수 있는 효과를 가져온다.
Description
제1도는 선출원의 메모리제어신호 발생장치를 나타내는 구성도.
제2도는 본 발명에 의한 메모리제어신호 및 어드레스방생장치를 나타내는 구성도.
제3도는 본 발명의 일 실시예에 의한 제2도 압축제어신호발생부(20)의 출력을 나타내는 도면.
제4도는 본 발명의 일 실시예에 의한 제2도 신장제어신호발생부(30)의 출력을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
20 : 압축제어신호발생부 30 : 신장제어신호발생부
40 : 어드레스발생부 11,21,22,31,32,41,45,47 : 제1 내지 제8가산기
12,13,23,33,42,43,48 : 제1 내지 제 7멀티플렉서
14,15,16,24,34,44,46,49 : 제1 내지 제 8래치
본 발명은 데이타압신(Companding)을 위한 메모리제어신호 및 어드레스발생장치에 관한 것으로, 특히 압축률이나 신장률에 따라 메모리의 기록/독출제어신호를 각각 발생시키며, 어드레스도 발생시켜 주는 데이타압신을 위한 메모리제어신호 및 어드레스발생장치에 관한 것이다.
이에 관련된 선원기술은 동일출원인에 의해 선출원된 특허출원 제95-10622호에 기재되어 있으며, 제1도는 이러한 선원의 메모리제어신호 발생장치를 나타낸 것이다. 제1도 장치는 먼저 압축률(n:m(nm)) 또는 신장률(m:n(mn))을 나타내는 정수에서 큰값을 n, 작은값들 m이라 둔다. 그리고, 작은값과 큰값의 차(m-n)와 궤환입력되는 이전 멀티플렉서의 출력신호(ncou)를 더한 값(car)을 큰값(n)과 비교하므로써 소망의 메모리제어신호(out)를 발생시켰다.
그러나, 제1도의 선원장치는 압축률 또는 신장률을 나타내는 비율값에 따라 메모리의 기록 또는 독출인에이블신호를 적응적으로 발생시켜 주는 장점이 있음에도 불구하고, 압축과 신장을 구별할 수 없으며 어드레스는 별도의 장치를 통해 발생시켜야 하는 문제점이 있었다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 압축률이나 신장률을 나타내는 비율값에 따라 메모리의 기록/독출인에이블신호를 각각 발생시켜 주는 회로, 및 어드레스 발생회로도 함께 구비하는 데이타압신을 위한 메모리제어신호 및 어드레스발생장치를 제공함에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 데이타압신을 위한 메모리제어신호 및 어드레스발생장치는, 압축률(원래데이타량:압축데이타량)을 나타내는 비율값을 입력받아 입력데이타를 압축시키기 위한 메모리의 기록인에이블신호를 발생하는 압축제어신호발생부와, 신장률(원래데이타량:신장데이타량)을 나타내는 비율값을 입력받아 입력데이타를 신장시키기 위한 메모리의 독출인에이블신호를 발생하는 신장제어신호발생보, 및 상기 기록 인에이블신호 또는 독출인에이블신호에 동기하여 메모리의 어드레스를 발생하는 어드레스발생부를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명을 설명하기로 한다.
제2도는 본 발명에 의한 메모리제어신호 및 어드레스발생장치를 나타낸 구성도이다. 본 발명의 장치는 먼저, 입력단 'R_IN'으로 원래데이타량의 비율값을 입력받고, 'R_OUT'으로는 목표데이타량의 비율값(압축 또는 신장데이타량의 비율값)을 입력받는다. 두 입력단 'R_IN,R_OUT'에는 R_IN과 부(-)입력단으로 입력되는 R_OUT을 더하기 위한 제 1가산기(11)가 연결된다. 두 입력단 'R_IN,R_OUT'에는 또한, R_IN을 입력단 '0'으로 입력받고, R_OUT을 입력단 '1'로 입력받아 이중 하나를 제 1가산기(11)로부터 출력되는 데이타의 최상위비트(msb)에 따라 선택출력하는 제 1멀티플렉서(MUX)(12)와, R_IN을 입력단 '1'로 입력받고, R_OUT을 입력단 '0'으로 입력받아 이중 하나를 제 1가산기(11)로부터 출력되는 데이타의 최상위비트(msb)에 따라 선택출력하는 제 2멀티플렉서(13)를 구비한다. 제 1가산기(11)와 제 1 및 제 2멀티플렉서(12,13)에는 각각의 출력데이타를 래칭하기 위한 제 1 내지 제 3래치(14~16)가 연결된다.
제 1 내지 제 3래치(14~16)에는 데이타를 압축하기 위한 메모리의 기록인에이블신호(W_EN)를 발생하는 압축제어신호발생부(20)가 연결된다. 압축제어신호발생부(20)는 부(-)입력단으로 입력되는 제 3래치(16)의 출력데이타와 제 4래치(24)로부터 궤환입력되는 데이타를 더하기 위한 제 2가산기(21)와, 제 2가산기(21)의 출력데이타와 제 2래치(15)의 출력데이타를 더하기 위한 제 3가산기(22)를 구비한다. 그리고, 제 2가산기(21)의 출력데이타를 입력단'0'으로 입력받고, 제 3가산기(22)의 출력데이타를 입력단 '1'로 입력받아 제 2가산기(21)로부터 출력되는 데이타의 최상위비트(msb)에 따라 선택출력하는 제 3멀티플렉서(23)와, 제 3멀티플렉서(23)의 출력데이타를 래칭하여 제 2가산기(21)로 궤환입력시키기 위한 제 4래치(24)를 구비한다. 압축제어신호발생부(20)는 또한, 제 1래치(14)의 출력데이타와 제 2가산기(21)의 출력데이타를 논리합하기 위한 제 1논리합게이트(OR)(25)를 구비한다.
한편, 제 1내지 제 3래치(14~16)에는 데이타를 신장시키기 위한 메모리의 독출인에이블신호(R_EN)를 발생하는 신장제어신호발생부(30)가 연결된다. 신장제어신호발생부(30)는 제 3래치(16)의 출력데이타와 제 5래치(34)로부터 궤환입력되는 데이타를 더하기 위한 제 4가산기(31)와, 제 4가산기(31)의 출력데이타와 부(-)입력단으로 입력되는 제 2래치(15)의 출력데이타를 더하기 위한 제 5가산기(32)를 구비한다. 그리고, 제 4가산기(31)의 출력데이타를 입력단 '1'로 입력받고, 제 5가산기(32)의 출력데이타를 입력단 '0'으로 입력받아 이중 하나를 제 5가산기(32)로부터 출력되는 데이타의 최상위비트(msb)에 따라 선택출력하는 제 4멀티플렉서(33)와, 제 4멀티플렉서(33)의 출력데이타를 래칭하여 제 4가산기(31)로 궤환입력시키기 위한 제5래치(34)를 구비한다. 신장제어신호발생부(30)는 또한, 제 1래치(14)의 출력데이타와 반전입력되는 제 5가산기(32)의 출력데이타를 논리곱하기 위한 논리곱게이트(AND)(35)와, 논리곱게이트(35)의 출력데이타와 반전입력되는 제 1래치(14)의 출력데이타를 논리합하기 위한 제 2논리합게이트(26)를 구비한다.
한편, 본 발명의 장치는 어드레스발생부(40)를 구비한다. 어드레스발생부(40)는 제 1가산기(11)의 출력데이타와 부(-)입력단으로 입력되는 R_OUT을 더하기 위한 제 6가산기(41)를 구비한다. 제 1 및 제 6가산기(11,41)에는 제 1가산기(11)의 출력데이타를 입력단 '1'로 입력받고, 제 6가산기(41)의 출력데이타를 입력단 '0'으로 입력받아 이중 하나를 제 6가산기(41)로부터 출력되는 데이타의 최상위비트(msb)에 따라 선택출력하는 제 5멀티플렉서(42)와, 제 5멀티플렉서(42)의 출력데이타를 입력단 '0'으로 입력받고 R_IN을 입력단 '1'로 입력받아 이중 하나를 제 1가산기(11)로부터 출력되는 데이타의 최상위비트(msb)에 따라 선택출력하는 제 6멀티플렉서(43)를 구비한다. 제 6멀티플렉서(43)에는 제 6멀티플렉서(43)의 출력데이타를 래칭하기 위한 제 6래치(44)와, 제 6래치(44)의 출력데이타와 제 8래치(49)로부터 궤환입력되는 데이타를 더하기 위한 제 7가산기(45)가 연결된다. 그리고, 제 7가산기(45)에는 제 7가산기(45)의 출력데이타와 R_OUT을 래칭하는 제 7래치(46)의 출력데이타를 부(-)입력단으로 입력받아 더하기 위한 제 8가산기(47)가 연결된다. 제 7 및 제 8가산기(45,47)에는 제 7가산기(45)의 출력데이타를 입력단 '1'로 입력받고, 제 8가산기(47)의 출력데이타를 입력단 '0'으로 입력받아 이중 하나를 제 8가산기(47)로부터 출력되는 데이타의 최상위비트(msb)에 따라 선택출력하는 제 7멀티플렉서(48)가 연결된다. 그리고, 제 7멀티플렉서(48)의 출력데이타를 래칭하여 어드레스(ADDRESS)값을 발생하기 위한 제 8래치(49)를 구비한다.
이와 같이 구성된 본 발명의 동작을 자세히 설명하기로 한다.
먼저, 본 발명의 일 실시예로 데이타를 3:2로 압축시키기 위한 메모리의 기록인에이블신호(W_EN)의 발생동작을 설명하기로 한다. 본 발명의 장치는 입력단 'R_IN'으로 원래데이타량의 비율값 3을 입력받고, 입력단 'R_OUT'으로는 압축데이타량의 비율값인 2를 입력받는다. 제 1가산기(11)는 3과 부(-)입력단으로 입력되는 2를 더하여 출력한다. 제 1가산기(11)의 출력값을 나타내는 2진비트중 최상위비트(msb)는 제 1 및 제 2멀티플렉서(12,13)에 선택제어신호로 공급된다. 일반적으로 디지탈연산에서 2진비트값의 최상위비트는 부호(sign)비트가 된다. 제 1가산기(11)의 출력값은 1이므로 멀티플렉서들(12,13)에는 양수일 때의 최상위비트값인 0이 공급된다. 그러면, 멀티플렉서(12,13)은 입력단 '0'으로 입력되는 3과 2를 각각 선택하여 출력한다. 제 2 및 제 3래치(15,16)는 각각 제 1 및 제 2멀티플렉서(12,13)의 출력값을 래칭하여 압축제어신호발생부(20)로 출력한다. 압축제어신호발생부(20)의 제 2가산기(21)는 제 3래치(16)의 출력값 2를 부(-)입력단으로 입력받아, 제 4래치(24)로부터 궤환입력되는 값과 더하여 제 3멀티플렉서(23)의 입력단 '0'으로 출력한다. 이때, 제 4래치(24)로부터 입력되는 값은 초기값 0이므로 제 2가산기(21)의 출력값은 -2가 된다. 제 3가산기(22)는 제 2가산기(21)의 출력값 -2와 제 2래치(15)의 출력값 3을 더하여 제 3멀티플렉서(23)의 입력단 '1'로 출력한다. 제 3멀티플렉서(23)는 제 2가산기(21)의 출력값이 음수이므로 최상위비트값 1을 선택제어신호로 입력받아, 입력단 '1'로 입력되는 제 3가산기(22)의 출력값 1을 선택하여 출력한다. 제 1논리합게이트(25)는 제 2가산기(21)의 출력값의 최상위비트인 1과 제 1래치(14)로부터 인가되는 0을 논리합연산하여 기록인에이블신호(W_EN) 1을 발생한다.
이후, 제 4래치(24)는 제 3멀티플렉서(23)로부터 출력되는 1을 래칭하여 제 2가산기(21)로 궤환입력시키며, 제 2가산기(21)는 이를 -2와 더하여 출력한다. 그러면, 제 3멀티플렉서(23)의 출력값은 2가 되며, 제 1논리합게이트(25)의 출력값은 1이 된다. 계속해서, 제 2가산기(21)는 제 4래치(24)를 통해 제 3멀티플렉서(23)의 출력값 2를 다시 -2와 더하여 출력한다. 이때, 제 3멀티플렉서(23)의 출력값은 0이 되며, 제 1논리합게이트(25)의 출력값 또한 0이 된다. 이와 같은 과정을 통해 압축제어신호발생부(30)는 제3도에 도시한 바와 같이, 3개의 화소데이타당 2개의 화소데이타만을 취하여 메모리에 기록하기 위한 기록인에이블신호(W_EN) 110110……을 반복하여 발생한다.
한편, 제 1래치(14)는 제 1가산기(11)의 최상위비트 0을 래칭하여 신장제어신호발생부(30)의 논리곱게이트(35) 및 제 2논리합게이트(36)로 출력한다. 제 2논리합게이트(36)에는 제 1래치(14)의 출력값이 반전입력되므로 논리곱게이트(35)의 출력값에 관계없이 신장제어신호발생부(30)는 계속해서 1을 출력한다.
그리고, 어드레스발생부(40)의 제 6가산기(41)는 제 1가산기(11)로부터 1을 입력받아, 부(-)입력단으로 입력받는 압축데이타량의 비율값 2를 더하여 제 5멀티플렉서(42)의 입력단 '0'으로 출력한다. 제 5멀티플렉서(42)는 제 6가산기(41)의 출력값이 -1로 음수이므로 최상위비트인 1을 선택제어신호로 입력받아, 입력단 '1'로 입력되는 제 1가산기(11)의 출력값 1을 선택하여 출력한다. 그러면, 제 6멀티플렉서(43)는 제 1가산기(11)의 출력값이 양수이므로 최상위비트인 0을 선택제어신호로 입력받아, 입력단 '0'으로 입력되는 제 5멀티플렉서(42)의 출력값 1을 선택하여 출력한다. 제 7가산기(45)는 제 6래치(44)를 통해 제 6멀티플렉서(43)의 출력값 1과 제 8래치(49)로부터 입력받는 초기값 0을 더하여 제 7멀티플렉서(48)의 입력단 '0'으로 출력한다. 제 8가산기(47)는 제 7가산기(45)의 출력값 1을 부(-)입력단으로 입력받는 제 7래치(46)의 출력값 2와 더하여 제 7멀티플렉서(48)의 입력단 '0'으로 출력한다. 제 7멀티플렉서(48)는 제 8가산기(47)의 출력값이 음수이므로 1을 선택제어신호로 입력받아, 입력단 '1'로 입력되는 제 7가산기(45)의 출력값 1을 선택하여 출력한다. 제 8래치(49)는 제 7멀티플렉서(48)의 출력값을 래칭하여 어드레스(ADDRESS)값으로 출력한다. 표1은 이와 같이 제 7멀티플렉서(48)의 입·출력값을 나타낸 것이다.
이와 같이, 데이타를 3:2로 압축하는 경우 어드레스발생부(40)는 압축제어신호발생부(20)로부터 발생하는 기록인에이블신호(W_EN)에 동기시켜 어드레스값 101010……을 반복하여 발생한다.(제3도 참조)
한편, 데이타를 2:3으로 신장하는 일 실시예를 설명하면 다음과 같다. 데이타를 신장할 때는 먼저, 입력단 'R_IN'으로 원래데이타량의 비율값 2를 입력받고, 입력단 'R_OUT'으로는 신장데이타량의 비율값인 3을 입력받는다. 제 1가산기(11)는 3을 부(-)입력단으로 입력받아 2와 더하여 출력한다. 이때, 제 1가산기(11)의 출력값은 -1로 음수이므로 멀티플렉서들(12,13)에는 최상위비트인 1이 입력된다. 이때, 멀티플렉서들(12,13)은 입력단 '1'로 입력되는 3과 2를 각각 선택하여 출력한다.
신장제어신호발생부(30)의 제 4가산기(31)는 제 3래치(16)로부터 인가되는 2를 궤환입력되는 제 5래치(34)의 출력값과 더하여 제 4멀티플렉서(33)의 입력단 '1'로 출력한다. 이때, 제 5래치(34)의 출력값은 초기값 0이므로 제 4가산기(31)의 출력값은 2가 된다. 제 5가산기(32)는 이를 부(-)입력단으로 입력받는 제 2래치(15)의 출력값 3과 더하여 제 4멀티플렉서(33)의 입력단 '0'으로 출력한다. 제 4멀티플렉서(33)는 제 5가산기(32)의 출력값이 -1로 음수이므로 선택제어신호로 1을 입력받아, 입력단 '1'로 입력되는 2를 선택하여 출력한다. 표2는 이와 같이 신장제어신호를 발생하는 주요부인 제 4멀티플렉서(33)의 입·출력값을 나타낸 것이다.
논리곱게이트(35)는 표2의 제 4멀티플렉서(33)의 선택제어신호를 반전 입력받아 제 1래치(14)의 출력값 1과 논리곱연산하여 출력한다. 그러면, 제 2논리합게이트(36)는 논리곱연산한 결과와 반전입력되는 제 1래치(14)의 출력값을 논리합연산하여 제4도에 도시한 바와 같은, 메모리의 독출인에이블신호(R_EN) 100100……을 반복하여 발생한다.
한편, 제 1래치(14)는 출력값 1을 압축제어신호발생부(20)의 제 1논리합게이트(25)로 인가한다. 그러면, 제 2논리합게이트(25)는 다른 입력단으로 입력되는 값에 관계없이 계속해서 1을 출력하게 된다.
이때, 어드레스발생부(40)의 어드레스발생동작의 원리는 상술한 바와 동일하며, 표3은 이러한 어드레스를 발생하기 위한 제 7멀티플렉서(48)의 입·출력값을 나타낸다.
즉, 어드레스발생부(40)는 데이타를 2:3으로 신장하는 경우, 어드레스(ADDRESS)값 210210……을 발생하여 신장제어신호발생부(30)에서 발생되는 독출인에이블신호(R_EN)에 동기시켜 출력한다.(제4도 참조)
이와 같이, 본 발명에 의한 데이타압신을 위한 메모리제어신호 및 어드레스발생장치는 압축률이나 신장률에 따라 메모리의 기록 및 독출제어신호를 적응적으로 발생할 수 있을 뿐만 아니라, 이에 동기한 어드레스 또한 발생시켜 주므로써 데이타를 소망하는 비율로 자유룝게 압축 또는 신장시킬 수 있는 효과를 가져온다.
Claims (7)
- 데이타의 압신(Companding)을 제어하기 위한 메모리의 제어신호 및 어드레스를 발생하기 위한 장치에 있어서, 압축률(원래데이타량:압축데이타량)을 나타내는 비율값을 입력받아 입력데이타를 압축시키기 위한 상기 메모리의 기록인에이블신호를 발생하는 압축제어신호발생부; 신장률(원래데이타량:신장데이타량)을 나타내는 비율값을 입력받아 입력데이타를 신장시키기 위한 상기 메모리의 독출인에이블신호를 발생하는 신장제어신호발생부; 및 상기 기록인에이블신호 또는 독출인에이블신호에 동기하여 상기 메모리의 어드레스를 발생하는 어드레스발생부를 포함하는 데이타압신(Companding)을 위한 메모리제어신호 및 어드레스발생장치.
- 제1항에 있어서, 상기 압축제어신호발생부는 제 1멀티플렉서로부터 궤환입력받는 이전 멀티플렉서의 출력값에서 상기 압축데이타량의 비율값을 감하여 이중 최상위비트를 상기 기록인에이블신호로 발생하는 제 1가산기; 상기 제 1가산기의 출력값과 상기 원래데이타량의 비율값을 더하여 출력하는 제 2가산기; 및 상기 제 1 및 제 2가산기의 출력값을 입력받아 이중 하나를 상기 제 1가산기로부터 출력되는 데이타의 최상위비트에 따라 선택하여 출력하는 제 1멀티플렉서로 구성되는 것을 특징으로 하는 데이타압신(Companding)을 위한 메모리제어신호 및 어드레스발생장치.
- 제1항에 있어서, 상기 신장제어신호발생부는 제 2멀티플렉서로부터 이전 출력값을 궤환입력받아 상기 원래데이타량의 비율값을 더하여 출력하는 제 3가산기; 상기 제 3가산기의 출력값에서 상기 신장데이타량의 비율값을 감하여 이중 최상위비트를 반전하여 상기 독출인에이블신호로 발생하는 제 4가산기; 및 상기 제 3 및 제 4가산기의 출력값을 입력받아 이중 하나를 상기 제 4가산기로부터 출력되는 데이타의 최상위비트에 따라 선택하여 출력하는 제 2멀티플렉서로 구성되는 것을 특징으로 하는 데이타압신(Companding)을 위한 메모리제어신호 및 어드레스발생장치.
- 제2항 또는 제3항에 있어서, 상기 압축제어신호발생부 또는 신장제어신호발생부의 전단에는, 상기 원래데이타량의 비율값에서 압축(신장)데이타량의 비율값을 감하여 출력하는 제 5가산기; 상기 원래데이타량의 비율값과 압축(신장)데이타량의 비율값을 입력받아 이중 하나를 상기 제 5가산기로부터 출력되는 데이타의 최상위비트에 따라 선택하여 출력하는 제 3멀티플렉서; 및 상기 원래데이타량의 비율값과 압축(신장)데이타량의 비율값을 입력받아 이중 하나를 상기 제 3멀티플렉서에서 선택되지 않은 값을 제 5가산기로부터 출력되는 데이타의 최상위비트에 따라 선택하여 출력하는 제 4멀티플렉서를 더 포함하는 것을 특징으로 하는 데이타압신(Companding)을 위한 메모리제어신호 및 어드레스발생장치.
- 제4항에 있어서, 상기 제 5가산기 및 압축제어신호발생부의 제 1가산기의 출력단에는, 이들 출력데이타들의 최상위비트들을 논리곱연산하는 논리곱게이트가 더 연결되는 것을 특징으로 하는 데이타압신(Companding)을 위한 메모리제어신호 및 어드레스발생장치.
- 제4항에 있어서, 상기 제 5가산기 및 신장제어신호발생부의 제 4가산기의 출력단에는, 상기 제 5가산기로부터 출력되는 데이타의 최상위비트와, 반전입력되는 상기 제 4가산기의 출력데이타의 최상위비트들을 논리합연산하는 논리합게이트; 및 상기 제 5가산기로부터 출력되는 데이타의 최상위비트를 반전입력받아 상기 논리곱게이트의 출력값과 논리합연산하는 논리합게이트가 더 연결되는 것을 특징으로 하는 데이타압신(Companding)을 위한 메모리제어신호 및 어드레스발생장치.
- 제4항에 있어서, 상기 어드레스발생부는 상기 제 5가산기의 출력값에서 상기 압축(신장)데이타량의 비율값을 감하여 출력하는 제 6가산기; 상기 제 5 및 제 6가산기의 출력값을 입력받아 이중 하나를 상기 제 6가산기로부터 출력되는 데이타의 최상위비트에 따라 선택하여 출력하는 제 5멀티플렉서; 상기 원래데이타량의 비율값과 제 5멀티플렉서의 출력값을 입력받아 이중 하나를 상기 제 5가산기로부터 출력되는 데이타의 최상위비트에 따라 선택하여 출력하는 제 6멀티플렉서; 상기 제 6멀티플렉서의 출력값과 제 7멀티플렉서로부터 궤환입력받는 값을 더하여 출력하는 제 7가산기; 상기 제 7가산기의 출력값에서 상기 압축(신장)데이타량의 비율값을 감하여 출력하는 제 8가산기; 및 상기 제 7 및 제 8가산기의 출력값을 입력받아 이중 하나를 상기 제 8가산기로부터 출력되는 데이타의 최상위비트에 따라 선택하여 출력하는 제 7멀티플렉서로 구성되는 것을 특징으로 하는 데이타압신(Companding)을 위한 메모리제어신호 및 어드레스발생장치.
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