JPH0934604A - ハードウェアによる効果的な補間フィルタ - Google Patents
ハードウェアによる効果的な補間フィルタInfo
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- JPH0934604A JPH0934604A JP8171531A JP17153196A JPH0934604A JP H0934604 A JPH0934604 A JP H0934604A JP 8171531 A JP8171531 A JP 8171531A JP 17153196 A JP17153196 A JP 17153196A JP H0934604 A JPH0934604 A JP H0934604A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0416—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0427—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0438—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0444—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
-
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- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
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Abstract
(57)【要約】
【課題】 従来は、可変重み付け装置が必要なことか
ら、補間装置全体が非常に複雑となっていた。 【解決手段】 補間フィルタは、減算器（１４）、重み
付け回路（１５）、加算器（２２）を含む。この減算器
は隣接するオリジナルサンプルの差分を形成するように
条件づけしてあり、重み付け回路は所定の値でその差分
に重み付けを行う。加算器（１８）は、ａ）オリジナル
サンプルを通過させ、ｂ）重み付けした差分（２０）を
オリジナルサンプルに加算し、ｃ）すでに生成したサン
プル（１８，２２，２４）にこの重み付けした差分を連
続的に加算して、連続サンプルを形成するように構成さ
れる。
ら、補間装置全体が非常に複雑となっていた。 【解決手段】 補間フィルタは、減算器（１４）、重み
付け回路（１５）、加算器（２２）を含む。この減算器
は隣接するオリジナルサンプルの差分を形成するように
条件づけしてあり、重み付け回路は所定の値でその差分
に重み付けを行う。加算器（１８）は、ａ）オリジナル
サンプルを通過させ、ｂ）重み付けした差分（２０）を
オリジナルサンプルに加算し、ｃ）すでに生成したサン
プル（１８，２２，２４）にこの重み付けした差分を連
続的に加算して、連続サンプルを形成するように構成さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、サンプルされた信
号に含まれるサンプルの間にサンプルを生成するための
補間装置に関する。
号に含まれるサンプルの間にサンプルを生成するための
補間装置に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／４９６，７７９号（１
９９５年６月２９日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
の基礎たる米国特許出願第０８／４９６，７７９号（１
９９５年６月２９日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
【０００３】
【従来の技術】多数の異なった補間フィルタのデザイン
が現在知られているが、典型的には３つのタイプにわけ
られる。第１のタイプは、出力に重み付けした有限イン
パルス応答ＦＩＲフィルタの態様にあり、複数の連続的
に遅延したサンプルを重み付けし加算して間置サンプル
の値(interstitial sample value) を生成する。第２の
タイプは、２つの隣接したオリジナルサンプルの値を相
補的に重み付けし、重み付けした値を加算して新たなサ
ンプル値を形成する。例えば、２つのオリジナルサンプ
ル値をＳ１およびＳ２で表わし、Ｓ１とＳ２の間に３つ
の補間した値を挿入することが所望だとすれば、次のよ
うな関数を連続的に演算して、Ｓ１，Ｓａ，Ｓｂ，Ｓ
ｃ，Ｓ２からなる一連の値を生成する。ここで、Ｓａ，
Ｓｂ，Ｓｃは下記の方程式にしたがって形成した(inter
stitial ralue)である。
が現在知られているが、典型的には３つのタイプにわけ
られる。第１のタイプは、出力に重み付けした有限イン
パルス応答ＦＩＲフィルタの態様にあり、複数の連続的
に遅延したサンプルを重み付けし加算して間置サンプル
の値(interstitial sample value) を生成する。第２の
タイプは、２つの隣接したオリジナルサンプルの値を相
補的に重み付けし、重み付けした値を加算して新たなサ
ンプル値を形成する。例えば、２つのオリジナルサンプ
ル値をＳ１およびＳ２で表わし、Ｓ１とＳ２の間に３つ
の補間した値を挿入することが所望だとすれば、次のよ
うな関数を連続的に演算して、Ｓ１，Ｓａ，Ｓｂ，Ｓ
ｃ，Ｓ２からなる一連の値を生成する。ここで、Ｓａ，
Ｓｂ，Ｓｃは下記の方程式にしたがって形成した(inter
stitial ralue)である。
【０００４】
【数１】 Ｓａ＝０．７５（Ｓ１）＋（１−０．７５）（Ｓ２） （１） Ｓｂ＝０．５０（Ｓ１）＋（１−０．５０）（Ｓ２） （２） Ｓｃ＝０．２５（Ｓ１）＋（１−０．２５）（Ｓ２） （３） Ｓａ，Ｓｂ，Ｓｃの値を生成するためには、可変重み付
けを装置が実行できる必要があり、この機能は補間装置
をかなり複雑化することになる。
けを装置が実行できる必要があり、この機能は補間装置
をかなり複雑化することになる。
【０００５】補間フィルタの第３のタイプは、典型的に
は隣接するオリジナルサンプルの間の差を決定し、その
差に重み付けし、重み付けした差を先行するサンプルに
加算する。この場合、実行されるアルゴリズムは次式に
したがう：
は隣接するオリジナルサンプルの間の差を決定し、その
差に重み付けし、重み付けした差を先行するサンプルに
加算する。この場合、実行されるアルゴリズムは次式に
したがう：
【０００６】
【数２】 Ｓｉ＝Ｓ１＋（Ｓ２−Ｓ１）（Ｋ） （４） ここで、Ｋは可変スケールファクタである。サンプルの
シーケンスＳ１，Ｓａ，Ｓｂ，Ｓｃ，Ｓ２を形成する場
合、中間値Ｓａ，Ｓｂ，Ｓｃは次式にしたがって生成さ
れる。
シーケンスＳ１，Ｓａ，Ｓｂ，Ｓｃ，Ｓ２を形成する場
合、中間値Ｓａ，Ｓｂ，Ｓｃは次式にしたがって生成さ
れる。
【０００７】
【数３】 Ｓａ＝Ｓ１＋（Ｓ２−Ｓ１）（０．２５） （５） Ｓｂ＝Ｓ１＋（Ｓ２−Ｓ１）（０．５０） （６） Ｓｃ＝Ｓ１＋（Ｓ２−Ｓ１）（０．７５） （７） このタイプの補間フィルタも同様に、補間装置全体を非
常に複雑化する可変重み付け装置を必要とする。
常に複雑化する可変重み付け装置を必要とする。
【０００８】
【発明が解決しようとする課題】上述した通り、第３の
タイプの補間フィルタも、装置全体を非常に複雑化する
可変重み付け装置を必要としている。
タイプの補間フィルタも、装置全体を非常に複雑化する
可変重み付け装置を必要としている。
【０００９】
【課題を解決するための手段】本発明による補間フィル
タは、減算器と、重み付け回路と、加算器とを含む。減
算器は、隣接するオリジナルサンプルの差を形成するよ
うに条件づけする。重み付け回路は、所定の値でその差
に重み付けする。加算器は、ａ）オリジナルサンプルを
通過させ、ｂ）そのオリジナルサンプルに重み付けした
差を加算し、ｃ）それまでに生成したサンプルに重み付
けした差を連続的に加算して、連続したサンプルを形成
するように構成する。
タは、減算器と、重み付け回路と、加算器とを含む。減
算器は、隣接するオリジナルサンプルの差を形成するよ
うに条件づけする。重み付け回路は、所定の値でその差
に重み付けする。加算器は、ａ）オリジナルサンプルを
通過させ、ｂ）そのオリジナルサンプルに重み付けした
差を加算し、ｃ）それまでに生成したサンプルに重み付
けした差を連続的に加算して、連続したサンプルを形成
するように構成する。
【００１０】特許請求の範囲と実施の形態との関係は、
以下にカッコ書きで示す通りである。
以下にカッコ書きで示す通りである。
【００１１】『 （請求項１） 入力サンプルの供給源
と、２つの入力サンプルを同時に供給するように構成し
た遅延回路（１０，１２）と、前記２つの入力サンプル
を受信するように結合してある第１の入力ポートおよび
第２の入力ポートを有する減算器（１４）と、前記減算
器から供給された重み付け差分（１５）を前記２つの入
力サンプルの一方に加算して補間サンプルを生成するよ
うに条件づけしてあり、また前記重み付けした差分を前
記補間サンプルに加算してさらなる補間サンプルを生成
するように条件づけしてある加算回路（１８〜２４）と
を具備したことを特徴とする補間器。
と、２つの入力サンプルを同時に供給するように構成し
た遅延回路（１０，１２）と、前記２つの入力サンプル
を受信するように結合してある第１の入力ポートおよび
第２の入力ポートを有する減算器（１４）と、前記減算
器から供給された重み付け差分（１５）を前記２つの入
力サンプルの一方に加算して補間サンプルを生成するよ
うに条件づけしてあり、また前記重み付けした差分を前
記補間サンプルに加算してさらなる補間サンプルを生成
するように条件づけしてある加算回路（１８〜２４）と
を具備したことを特徴とする補間器。
【００１２】（請求項２） 前記加算回路は、第１の入
力ポートと第２の入力ポートと出力ポートとを有する加
算器（２２）と、前記加算器の前記第１の入力ポートに
結合されている出力ポートを有し、前記加算器の前記出
力ポートに結合されている第１の入力ポートを有し、か
つ前記遅延回路（１０，１２）に結合されている第２の
入力ポートを有するマルチプレクサ（１８）と、前記加
算器の前記第２の入力ポートに結合されている出力ポー
トを有し、前記減算器に結合されている入力ポートを有
し、差分信号またはゼロ値を前記加算器へ結合するよう
に条件づけされている他の回路（２０）とを含むことを
特徴とする請求項１に記載の補間器。
力ポートと第２の入力ポートと出力ポートとを有する加
算器（２２）と、前記加算器の前記第１の入力ポートに
結合されている出力ポートを有し、前記加算器の前記出
力ポートに結合されている第１の入力ポートを有し、か
つ前記遅延回路（１０，１２）に結合されている第２の
入力ポートを有するマルチプレクサ（１８）と、前記加
算器の前記第２の入力ポートに結合されている出力ポー
トを有し、前記減算器に結合されている入力ポートを有
し、差分信号またはゼロ値を前記加算器へ結合するよう
に条件づけされている他の回路（２０）とを含むことを
特徴とする請求項１に記載の補間器。
【００１３】（請求項３） 前記他の回路は、他のマル
チプレクサ（２０）を含むことを特徴とする請求項２に
記載の補間器。
チプレクサ（２０）を含むことを特徴とする請求項２に
記載の補間器。
【００１４】（請求項４） 前記他の回路は、ＡＮＤゲ
ートを含むことを特徴とする請求項２に記載の補間器。
ートを含むことを特徴とする請求項２に記載の補間器。
【００１５】（請求項５） 前記減算器は、前記減算器
により供給された差分の分数値を生成するための重み付
け回路（１５）を含むことを特徴とする請求項１に記載
の補間器。
により供給された差分の分数値を生成するための重み付
け回路（１５）を含むことを特徴とする請求項１に記載
の補間器。
【００１６】（請求項６） 前記重み付け回路と前記他
の回路との間に結合されたラッチ（１６）をさらに含む
ことを特徴とする請求項５に記載の補間器。
の回路との間に結合されたラッチ（１６）をさらに含む
ことを特徴とする請求項５に記載の補間器。
【００１７】（請求項７） 前記減算器と前記加算回路
との間に結合されたラッチ（１６）をさらに含むことを
特徴とする請求項１に記載の補間器。
との間に結合されたラッチ（１６）をさらに含むことを
特徴とする請求項１に記載の補間器。
【００１８】（請求項８） 前記加算器の前記出力ポー
トと前記マルチプレクサの前記第１の入力ポートとの間
に結合されたラッチ（２４）をさらに含むことを特徴と
する請求項２に記載の補間器。
トと前記マルチプレクサの前記第１の入力ポートとの間
に結合されたラッチ（２４）をさらに含むことを特徴と
する請求項２に記載の補間器。
【００１９】（請求項９） 入力サンプルを受信するた
めの入力ポートと、２つの入力サンプルを同時に供給す
るための第１の出力ポートおよび第２の出力ポートを有
する遅延回路（１０，１２）と、前記遅延回路の前記第
１の出力ポートおよび前記第２の出力ポートに結合され
た第１の入力ポートおよび第２の入力ポートを有し、重
み付けした差分を供給する出力ポートを有する減算器
（１４，１５）と、前記重み付けした差分を受信するよ
うに結合されている第１の入力ポートと、補間したサン
プルを供給するための出力ポートとを有するアキュムレ
ータ（４０〜４４）であって、該アキュムレータはそれ
ぞれの重み付けした差分をそれぞれの補間したサンプル
に加算するように条件付けられているアキュムレータと
を具備したことを特徴とする補間器。』
めの入力ポートと、２つの入力サンプルを同時に供給す
るための第１の出力ポートおよび第２の出力ポートを有
する遅延回路（１０，１２）と、前記遅延回路の前記第
１の出力ポートおよび前記第２の出力ポートに結合され
た第１の入力ポートおよび第２の入力ポートを有し、重
み付けした差分を供給する出力ポートを有する減算器
（１４，１５）と、前記重み付けした差分を受信するよ
うに結合されている第１の入力ポートと、補間したサン
プルを供給するための出力ポートとを有するアキュムレ
ータ（４０〜４４）であって、該アキュムレータはそれ
ぞれの重み付けした差分をそれぞれの補間したサンプル
に加算するように条件付けられているアキュムレータと
を具備したことを特徴とする補間器。』
【００２０】
【発明の実施の形態】図１および図２において、サンプ
ルされた信号DATA IN は「Ｄ型」フリップフロップまた
はＤラッチ１０に印加される。サンプルは、クロック信
号Φ1 で定義される所定のレートｆｓに同期して発生す
るものとする。この入力サンプルは、図示したＳ１，Ｓ
２およびＳ３のボックスで示される期間中、有効とな
る。
ルされた信号DATA IN は「Ｄ型」フリップフロップまた
はＤラッチ１０に印加される。サンプルは、クロック信
号Φ1 で定義される所定のレートｆｓに同期して発生す
るものとする。この入力サンプルは、図示したＳ１，Ｓ
２およびＳ３のボックスで示される期間中、有効とな
る。
【００２１】Ｄラッチ１０の出力は、Ｄラッチ１２の入
力に結合される。Ｄラッチ１０および１２の出力端子は
減算器１４に接続されており、減算器１４はＤラッチ１
０，１２にストアされている連続したサンプル値の差分
を生成する。その差分は重み付け回路(weighting circu
it) １５に入力され、ここでそれぞれの差を値Ｋだけ重
み付けする。重み付けの値が１／２n などのようなバイ
ナリ分数の場合、重み付け回路１５は差分値のそれぞれ
のビットを下位のビット位置へシフトするための簡単な
ビットシフト回路(bit-shifter) とすることができる。
あるいは、スケールファクタがバイナリ分数の和に等し
い場合、重み付け回路１５はビットシフト回路および加
算回路の形とすることができる。重み付け回路１５は、
それぞれのアドレス位置で所望の重み付け係数(weighti
ng factor)で重み付けしたアドレス値に対応する値をプ
ログラムしてあるメモリのような他の形を採ることがあ
る。メモリを重み付け装置(weighting device)として用
いる別の構成において、それぞれの差分値の上位ビット
だけを、予めプログラムしてあるメモリに印加するアド
レス値として、用いることができる。プログラムしたメ
モリを重み付け回路として用いる利点は、異なったアプ
リケーションのために異なる重み付け係数を容易に再プ
ログラムできることである。
力に結合される。Ｄラッチ１０および１２の出力端子は
減算器１４に接続されており、減算器１４はＤラッチ１
０，１２にストアされている連続したサンプル値の差分
を生成する。その差分は重み付け回路(weighting circu
it) １５に入力され、ここでそれぞれの差を値Ｋだけ重
み付けする。重み付けの値が１／２n などのようなバイ
ナリ分数の場合、重み付け回路１５は差分値のそれぞれ
のビットを下位のビット位置へシフトするための簡単な
ビットシフト回路(bit-shifter) とすることができる。
あるいは、スケールファクタがバイナリ分数の和に等し
い場合、重み付け回路１５はビットシフト回路および加
算回路の形とすることができる。重み付け回路１５は、
それぞれのアドレス位置で所望の重み付け係数(weighti
ng factor)で重み付けしたアドレス値に対応する値をプ
ログラムしてあるメモリのような他の形を採ることがあ
る。メモリを重み付け装置(weighting device)として用
いる別の構成において、それぞれの差分値の上位ビット
だけを、予めプログラムしてあるメモリに印加するアド
レス値として、用いることができる。プログラムしたメ
モリを重み付け回路として用いる利点は、異なったアプ
リケーションのために異なる重み付け係数を容易に再プ
ログラムできることである。
【００２２】重み付け回路１５からの重み付けした差分
は、クロック信号Φ2 に応答して、Ｄラッチ１６にスト
アされる。クロック信号Φ2 はクロック信号Φ1 と同じ
レートで発生し、この実施の形態ではマルチプレクサ１
８，２０のさらなる回路を動作するために使用できるよ
うにタイミングを取ってある。
は、クロック信号Φ2 に応答して、Ｄラッチ１６にスト
アされる。クロック信号Φ2 はクロック信号Φ1 と同じ
レートで発生し、この実施の形態ではマルチプレクサ１
８，２０のさらなる回路を動作するために使用できるよ
うにタイミングを取ってある。
【００２３】Ｄラッチ１２からのサンプル値はマルチプ
レクサ１８の一方の入力に印加され、加算器２２からの
フィードバック信号がマルチプレクサ１８の第２の入力
に印加される。マルチプレクサ１８の出力は、加算器２
２の一方の入力ポートに結合してある。Ｄラッチ１６か
らのサンプル値はマルチプレクサ２０の第１の入力ポー
トへ印加され、かつ、ゼロ値がマルチプレクサ２０の第
２のポートへ印加される。マルチプレクサ２０の出力ポ
ートは、加算器２２の第２の入力ポートへ結合してあ
る。加算器２２の出力ポートは、クロック信号Φ3 でク
ロックされるＤラッチ２４に印加されている。図示した
実施の形態では、Φ3 はクロック信号Φ1のレートの４
倍のレートを有する。このクロック構成により、それぞ
れのオリジナルサンプルの間に３つの補間サンプルを挿
入することができる。Ｄラッチ２４の出力ポートは、出
力サンプル信号とマルチプレクサ１８へのフィードバッ
ク信号の両方を提供する。
レクサ１８の一方の入力に印加され、加算器２２からの
フィードバック信号がマルチプレクサ１８の第２の入力
に印加される。マルチプレクサ１８の出力は、加算器２
２の一方の入力ポートに結合してある。Ｄラッチ１６か
らのサンプル値はマルチプレクサ２０の第１の入力ポー
トへ印加され、かつ、ゼロ値がマルチプレクサ２０の第
２のポートへ印加される。マルチプレクサ２０の出力ポ
ートは、加算器２２の第２の入力ポートへ結合してあ
る。加算器２２の出力ポートは、クロック信号Φ3 でク
ロックされるＤラッチ２４に印加されている。図示した
実施の形態では、Φ3 はクロック信号Φ1のレートの４
倍のレートを有する。このクロック構成により、それぞ
れのオリジナルサンプルの間に３つの補間サンプルを挿
入することができる。Ｄラッチ２４の出力ポートは、出
力サンプル信号とマルチプレクサ１８へのフィードバッ
ク信号の両方を提供する。
【００２４】Ｄラッチ１２からのサンプルを加算器２２
の入力へ印加するようにマルチプレクサ１８が条件付け
られている場合、加算器２２は単なるフィードフォワー
ド加算器として動作する。あるいは、マルチプレクサ１
８が加算器２２の入力へフィードバック信号を印加する
ように条件付けられている場合、加算器２２は、先に得
られたそれぞれの和に対して、マルチプレクサ２０から
加算器２２のもう一方の入力へ印加される値を連続的に
加算するアキュムレータとして動作する。
の入力へ印加するようにマルチプレクサ１８が条件付け
られている場合、加算器２２は単なるフィードフォワー
ド加算器として動作する。あるいは、マルチプレクサ１
８が加算器２２の入力へフィードバック信号を印加する
ように条件付けられている場合、加算器２２は、先に得
られたそれぞれの和に対して、マルチプレクサ２０から
加算器２２のもう一方の入力へ印加される値を連続的に
加算するアキュムレータとして動作する。
【００２５】入力サンプルのストリームがサンプル：Ｓ
１，Ｓ２，Ｓ３，Ｓ４，…から構成されると仮定する。
代表的な出力サンプルのシーケンスは次のような構成に
なる：Ｓ１，Ｓ１＋ＫＤ21，Ｓ１＋２ＫＤ21，Ｓ１＋３
ＫＤ21，Ｓ２，Ｓ２＋ＫＤ32，Ｓ２＋２ＫＤ32，… ここで、Ｄ21とＤ32は、Ｓ２−Ｓ１の差とＳ３−Ｓ２の
差にそれぞれ対応する。このシーケンスの生成におい
て、値Ｋは一定のままである。Ｋの倍数は、それまでに
生成したサンプルへ差分Ｄｉｊを連続して加算すること
により実現される。
１，Ｓ２，Ｓ３，Ｓ４，…から構成されると仮定する。
代表的な出力サンプルのシーケンスは次のような構成に
なる：Ｓ１，Ｓ１＋ＫＤ21，Ｓ１＋２ＫＤ21，Ｓ１＋３
ＫＤ21，Ｓ２，Ｓ２＋ＫＤ32，Ｓ２＋２ＫＤ32，… ここで、Ｄ21とＤ32は、Ｓ２−Ｓ１の差とＳ３−Ｓ２の
差にそれぞれ対応する。このシーケンスの生成におい
て、値Ｋは一定のままである。Ｋの倍数は、それまでに
生成したサンプルへ差分Ｄｉｊを連続して加算すること
により実現される。
【００２６】図１の装置の動作説明として、全てのオリ
ジナル入力サンプルごとに４つの出力サンプルを提供す
るシステムについて説明する。この実施の形態では、全
てのＤラッチは正のエッジでトリガされるものと仮定す
る。つまり、それぞれのＤラッチの入力に存在する値
は、クロック入力端子に印加されるクロック信号の正の
遷移の発生時に各ラッチへロードされる。Ｄラッチ１
０，１２はどちらもクロック信号Φ1 でクロックされ
る。時刻Ｔ１，Ｔ３，Ｔ９にサンプルＳ１，Ｓ２，Ｓ３
が連続してＤラッチ１２にクロックされると仮定する。
同時にサンプルＳ２，Ｓ３，Ｓ４はＤラッチ１０にクロ
ックされる。それぞれのサンプルは、クロック信号Φ1
の１周期分(an entire period)だけＤラッチ１０，１２
に留まる。
ジナル入力サンプルごとに４つの出力サンプルを提供す
るシステムについて説明する。この実施の形態では、全
てのＤラッチは正のエッジでトリガされるものと仮定す
る。つまり、それぞれのＤラッチの入力に存在する値
は、クロック入力端子に印加されるクロック信号の正の
遷移の発生時に各ラッチへロードされる。Ｄラッチ１
０，１２はどちらもクロック信号Φ1 でクロックされ
る。時刻Ｔ１，Ｔ３，Ｔ９にサンプルＳ１，Ｓ２，Ｓ３
が連続してＤラッチ１２にクロックされると仮定する。
同時にサンプルＳ２，Ｓ３，Ｓ４はＤラッチ１０にクロ
ックされる。それぞれのサンプルは、クロック信号Φ1
の１周期分(an entire period)だけＤラッチ１０，１２
に留まる。
【００２７】時刻Ｔ２とＴ８では、有効な重み付けした
差分（Ｓ２−Ｓ１）Ｋと（Ｓ３−Ｓ２）Ｋが重み付け回
路１５の出力ポートに存在し、サンプル値Ｓ１とＳ２が
それぞれＤラッチ１２の出力ポートに存在する。時刻Ｔ
２において、クロック信号Φ2 は、スケーリングされた
差分値（Ｓ２−Ｓ１）ＫをＤラッチ１６にラッチし、こ
の値が時刻Ｔ８までＤラッチ１６の出力ポートで有効に
なる。同様に、時刻Ｔ２において、クロック信号Φ
2 は、マルチプレクサ１８にＤラッチ１２からのサンプ
ルＳ１を加算器２２の一方の入力ポートへ結合するよう
に条件づけ、またマルチプレクサ２０にはゼロ値を加算
器２２の他方の入力ポートへ結合するように条件付け
る。加算器２２はＳ１＋０＝Ｓ１に等しい和を出力し、
これが時刻Ｔ３でＤラッチ２４にラッチされる。
差分（Ｓ２−Ｓ１）Ｋと（Ｓ３−Ｓ２）Ｋが重み付け回
路１５の出力ポートに存在し、サンプル値Ｓ１とＳ２が
それぞれＤラッチ１２の出力ポートに存在する。時刻Ｔ
２において、クロック信号Φ2 は、スケーリングされた
差分値（Ｓ２−Ｓ１）ＫをＤラッチ１６にラッチし、こ
の値が時刻Ｔ８までＤラッチ１６の出力ポートで有効に
なる。同様に、時刻Ｔ２において、クロック信号Φ
2 は、マルチプレクサ１８にＤラッチ１２からのサンプ
ルＳ１を加算器２２の一方の入力ポートへ結合するよう
に条件づけ、またマルチプレクサ２０にはゼロ値を加算
器２２の他方の入力ポートへ結合するように条件付け
る。加算器２２はＳ１＋０＝Ｓ１に等しい和を出力し、
これが時刻Ｔ３でＤラッチ２４にラッチされる。
【００２８】時刻Ｔ４では、クロック信号Φ2 がマルチ
プレクサ１８にＤラッチ２４からのフィードバックを加
算器２２の一方の入力に結合するように条件づけ、また
マルチプレクサ２０にＤラッチ１６からの値（Ｓ２−Ｓ
１）Ｋを加算器２２の他方の入力ポートへ印加するよう
に条件付ける。加算器２２は和Ｓ１ａ＝Ｓ１＋（Ｓ２−
Ｓ１）Ｋを出力し、この和が時刻Ｔ５でＤラッチ２４に
ストアされ、このシーケンスにおける第２のサンプルと
して出力される。時刻Ｔ６では、値Ｓ１＋（Ｓ２−Ｓ
１）Ｋがマルチプレクサ１８により加算器２２の一方の
入力ポートに結合され、値（Ｓ２−Ｓ１）Ｋが再び加算
器２２の他方の入力ポートへマルチプレクサ２０から印
加される。加算器２２は和Ｓ１ｂ＝Ｓ１＋２（Ｓ２−Ｓ
１）Ｋを生成し、これが時刻Ｔ６にＤラッチ２４へロー
ドされ、このシーケンスにおける第３の値として出力さ
れる。この和はマルチプレクサ１８により加算器の入力
へ印加され、Ｄラッチ１６からの値（Ｓ２−Ｓ１）Ｋが
加算器２２の他方の入力ポートへマルチプレクサ２０に
より印加される。加算器２２は和Ｓ１ｃ＝Ｓ１＋３（Ｓ
２−Ｓ１）Ｋを生成し、この和は時刻Ｔ７でＤラッチに
２４へロードされて、このシーケンスにおける第４のサ
ンプルとして出力される。時刻Ｔ８では、クロック信号
Φ2 がＤラッチ１２内の値と「０」値をそれぞれ加算器
２２の２つの入力ポートへ印加するようにマルチプレク
サ１８，２０を切り換え、４サンプルの新たなシーケン
スを開始する。Ｄラッチ１２の値はここで時刻Ｔ５にＤ
ラッチ１２へロードされたＳ２となり、Ｄラッチ１６の
値は時刻Ｔにロードされた（Ｓ３−Ｓ２）である。加算
器２２は、信号サンプルのストリーム内に第５のサンプ
ルとして、時刻Ｔ９でＤラッチ２４にストアされている
Ｓ２の和を生成する。出力信号シーケンスは、Ｓ１，Ｓ
１＋（Ｓ２−Ｓ１）Ｋ，Ｓ１＋２（Ｓ２−Ｓ１）Ｋ，Ｓ
１＋３（Ｓ２−Ｓ１）Ｋ，Ｓ２，Ｓ２＋（Ｓ３−Ｓ２）
Ｋ，．．．に等しい。前述の例においてＫの値は、４：
１の線型補間アップサンプリングで１／４である。各々
の１つのオリジナルサンプルに対してＮ個のサンプルを
提供する別のシステムでは、Ｋの値は１／Ｎに等しくす
べきであり、一般に定数である。一般化したサンプルの
シーケンスは次のような態様となる：Ｓ１，Ｓ１＋（Ｓ
２−Ｓ１）／Ｎ，Ｓ１＋２（Ｓ２−Ｓ１）／Ｎ，…Ｓ１
＋（Ｎ−１）（Ｓ２−Ｓ１）／Ｎ，Ｓ２，… 図１の装置では、値Ｋを変更するために、要素２６から
の可変制御信号を含む。しかし、このシステムでは、そ
のような変更はサンプル間に生じることがなく、むしろ
オリジナルサンプルの間に生成しようとする間置サンプ
ル(interstitial smaple) の個数を変更するようにシス
テムを再構成することを前提としている。
プレクサ１８にＤラッチ２４からのフィードバックを加
算器２２の一方の入力に結合するように条件づけ、また
マルチプレクサ２０にＤラッチ１６からの値（Ｓ２−Ｓ
１）Ｋを加算器２２の他方の入力ポートへ印加するよう
に条件付ける。加算器２２は和Ｓ１ａ＝Ｓ１＋（Ｓ２−
Ｓ１）Ｋを出力し、この和が時刻Ｔ５でＤラッチ２４に
ストアされ、このシーケンスにおける第２のサンプルと
して出力される。時刻Ｔ６では、値Ｓ１＋（Ｓ２−Ｓ
１）Ｋがマルチプレクサ１８により加算器２２の一方の
入力ポートに結合され、値（Ｓ２−Ｓ１）Ｋが再び加算
器２２の他方の入力ポートへマルチプレクサ２０から印
加される。加算器２２は和Ｓ１ｂ＝Ｓ１＋２（Ｓ２−Ｓ
１）Ｋを生成し、これが時刻Ｔ６にＤラッチ２４へロー
ドされ、このシーケンスにおける第３の値として出力さ
れる。この和はマルチプレクサ１８により加算器の入力
へ印加され、Ｄラッチ１６からの値（Ｓ２−Ｓ１）Ｋが
加算器２２の他方の入力ポートへマルチプレクサ２０に
より印加される。加算器２２は和Ｓ１ｃ＝Ｓ１＋３（Ｓ
２−Ｓ１）Ｋを生成し、この和は時刻Ｔ７でＤラッチに
２４へロードされて、このシーケンスにおける第４のサ
ンプルとして出力される。時刻Ｔ８では、クロック信号
Φ2 がＤラッチ１２内の値と「０」値をそれぞれ加算器
２２の２つの入力ポートへ印加するようにマルチプレク
サ１８，２０を切り換え、４サンプルの新たなシーケン
スを開始する。Ｄラッチ１２の値はここで時刻Ｔ５にＤ
ラッチ１２へロードされたＳ２となり、Ｄラッチ１６の
値は時刻Ｔにロードされた（Ｓ３−Ｓ２）である。加算
器２２は、信号サンプルのストリーム内に第５のサンプ
ルとして、時刻Ｔ９でＤラッチ２４にストアされている
Ｓ２の和を生成する。出力信号シーケンスは、Ｓ１，Ｓ
１＋（Ｓ２−Ｓ１）Ｋ，Ｓ１＋２（Ｓ２−Ｓ１）Ｋ，Ｓ
１＋３（Ｓ２−Ｓ１）Ｋ，Ｓ２，Ｓ２＋（Ｓ３−Ｓ２）
Ｋ，．．．に等しい。前述の例においてＫの値は、４：
１の線型補間アップサンプリングで１／４である。各々
の１つのオリジナルサンプルに対してＮ個のサンプルを
提供する別のシステムでは、Ｋの値は１／Ｎに等しくす
べきであり、一般に定数である。一般化したサンプルの
シーケンスは次のような態様となる：Ｓ１，Ｓ１＋（Ｓ
２−Ｓ１）／Ｎ，Ｓ１＋２（Ｓ２−Ｓ１）／Ｎ，…Ｓ１
＋（Ｎ−１）（Ｓ２−Ｓ１）／Ｎ，Ｓ２，… 図１の装置では、値Ｋを変更するために、要素２６から
の可変制御信号を含む。しかし、このシステムでは、そ
のような変更はサンプル間に生じることがなく、むしろ
オリジナルサンプルの間に生成しようとする間置サンプ
ル(interstitial smaple) の個数を変更するようにシス
テムを再構成することを前提としている。
【００２９】マルチプレクサ２０の機能は、重み付けし
た差分を加算器へ結合するためのＡＮＤゲートによって
実行可能であることが当業者には理解されよう。この場
合、ＡＮＤゲートは、クロックΦ2 の論理的反転である
信号によって値をパスするようにさせることができる。
さらに加えて、各マルチプレクサの制御はクロック信号
Φ2 以外の信号、例えば同様の周波数だが僅かにタイミ
ングまたは位相が異なる信号、および／またはΦ2 とは
異なる周波数の信号によっても良い。このことは、要素
２６とマルチプレクサ２０との間の破線矢印で図１に示
唆してある。
た差分を加算器へ結合するためのＡＮＤゲートによって
実行可能であることが当業者には理解されよう。この場
合、ＡＮＤゲートは、クロックΦ2 の論理的反転である
信号によって値をパスするようにさせることができる。
さらに加えて、各マルチプレクサの制御はクロック信号
Φ2 以外の信号、例えば同様の周波数だが僅かにタイミ
ングまたは位相が異なる信号、および／またはΦ2 とは
異なる周波数の信号によっても良い。このことは、要素
２６とマルチプレクサ２０との間の破線矢印で図１に示
唆してある。
【００３０】図３および図４を参照して、補間装置の別
の構成を説明する。図１および図２の要素と同じ参照番
号で指定してある図３および図４の要素は、それぞれが
類似の部材で類似の機能を実行する。図１の場合と同様
に、要素１０〜１６はサンプル差分を生成するが、それ
ぞれの差分はクロック信号ΦS に応答してＤラッチ１６
にラッチされる。Ｄラッチ１６の出力ポートは加算器４
０の一方の入力ポートへ直接結合してある。加算器４０
はアキュムレータとして構成してある。加算器４０の出
力ポートは、この例ではクロック信号Φ3 でクロックさ
れるＤラッチ４４により構成される１サンプル周期分の
遅延要素を介して、この加算器の第２の入力ポートに結
合されている。マルチプレクサ４２は加算器４０の出力
ポートと遅延要素４４の入力ポートの間に、そのアキュ
ムレータの値をリセットする目的で挿入されている。そ
のリセット値は、マルチプレクサ４２の第２の入力端子
へＤラッチ１２から供給される。クロック信号ΦM は、
Ｄラッチ４４をリセットし、かつマルチプレクサ４２を
制御するために印加する。Ｄラッチ４４とマルチプレク
サ４２の間のクロック信号には僅かな遅延を設け、マル
チプレクサ４２が「０」入力ポートに切り換るように条
件づけされる前にＤラッチ４４がマルチプレクサの
「１」入力ポートから提供された値をロートできるよう
にしてある。
の構成を説明する。図１および図２の要素と同じ参照番
号で指定してある図３および図４の要素は、それぞれが
類似の部材で類似の機能を実行する。図１の場合と同様
に、要素１０〜１６はサンプル差分を生成するが、それ
ぞれの差分はクロック信号ΦS に応答してＤラッチ１６
にラッチされる。Ｄラッチ１６の出力ポートは加算器４
０の一方の入力ポートへ直接結合してある。加算器４０
はアキュムレータとして構成してある。加算器４０の出
力ポートは、この例ではクロック信号Φ3 でクロックさ
れるＤラッチ４４により構成される１サンプル周期分の
遅延要素を介して、この加算器の第２の入力ポートに結
合されている。マルチプレクサ４２は加算器４０の出力
ポートと遅延要素４４の入力ポートの間に、そのアキュ
ムレータの値をリセットする目的で挿入されている。そ
のリセット値は、マルチプレクサ４２の第２の入力端子
へＤラッチ１２から供給される。クロック信号ΦM は、
Ｄラッチ４４をリセットし、かつマルチプレクサ４２を
制御するために印加する。Ｄラッチ４４とマルチプレク
サ４２の間のクロック信号には僅かな遅延を設け、マル
チプレクサ４２が「０」入力ポートに切り換るように条
件づけされる前にＤラッチ４４がマルチプレクサの
「１」入力ポートから提供された値をロートできるよう
にしてある。
【００３１】この実施の形態では、クロック信号は、特
定のサンプル値、この場合にはサンプルＳ１が発生する
まで、遅延要素４４（Ｄラッチ４４）のリセットを維持
する。サンプルＳ１がＤラッチ１２に入力されるように
なると、クロック信号ΦM は時刻Ｔ３の直前でローにな
り、Ｄラッチ４４のリセット制御を開放する。時刻Ｔ３
では、サンプルＳ１がＤラッチ４４にラッチされ、出力
シーケンスにおける第１の出力サンプルとして提供され
る。時刻Ｔ３の直後においては、遅延した信号ΦM は、
マルチプレクサ４２に対してＤラッチ４４のＤ入力ポー
トへ加算器４０の出力を結合するように条件付けるの
で、加算器はアキュムレータ構造に構成される。マルチ
プレクサはこの状態で無期限に保持される。
定のサンプル値、この場合にはサンプルＳ１が発生する
まで、遅延要素４４（Ｄラッチ４４）のリセットを維持
する。サンプルＳ１がＤラッチ１２に入力されるように
なると、クロック信号ΦM は時刻Ｔ３の直前でローにな
り、Ｄラッチ４４のリセット制御を開放する。時刻Ｔ３
では、サンプルＳ１がＤラッチ４４にラッチされ、出力
シーケンスにおける第１の出力サンプルとして提供され
る。時刻Ｔ３の直後においては、遅延した信号ΦM は、
マルチプレクサ４２に対してＤラッチ４４のＤ入力ポー
トへ加算器４０の出力を結合するように条件付けるの
で、加算器はアキュムレータ構造に構成される。マルチ
プレクサはこの状態で無期限に保持される。
【００３２】図１の例と同様に、図３の装置に印加され
る図４の波形は、オリジナルサンプルのそれぞれの対の
間に３つの間置サンプル(interstitial sample) を補間
するためのシステムに対応する。重み付け係数Ｋは１／
４に等しい。時刻Ｔ３において、アキュムレータはサン
プルＳ１の値で設定される。この後、アキュムレータは
クロック信号Φ3 に応答し、Ｄラッチ１６が供給した重
み付けした差分をそれまでの和に連続して加算し、入力
サンプルレートの４倍のサンプルレートを有する出力サ
ンプルシーケンスを提供する。サンプルのそれぞれの対
に対して、対の間の差分が４回積算される。４回目の積
算で、それぞれのサンプル対の第２のサンプルが生成さ
れる。ここで例えば、Ｓ１＋４（Ｓ２−Ｓ１）（１／
４）＝Ｓ１＋Ｓ２−Ｓ１＋Ｓ２になる。したがって、オ
リジナルサンプル値それぞれについてアキュムレータを
リセットする必要はなく、加算器は、差分値を加算する
アキュムレータとして連続的に動作できる。差分値は入
力サンプルレートで変化することになるが、重み付け係
数は一定に維持される。入力サンプル当たりのサンプル
数は、入力サンプルレートの間の差と、クロック信号Φ
3 のレートとの間で決定される。クロック信号Φ3 が入
力サンプルレートのＲ倍であれば、Ｒ倍のサンプルレー
ト・アップ・コンバージョンということになり、重み付
け係数は１／Ｒとなる。
る図４の波形は、オリジナルサンプルのそれぞれの対の
間に３つの間置サンプル(interstitial sample) を補間
するためのシステムに対応する。重み付け係数Ｋは１／
４に等しい。時刻Ｔ３において、アキュムレータはサン
プルＳ１の値で設定される。この後、アキュムレータは
クロック信号Φ3 に応答し、Ｄラッチ１６が供給した重
み付けした差分をそれまでの和に連続して加算し、入力
サンプルレートの４倍のサンプルレートを有する出力サ
ンプルシーケンスを提供する。サンプルのそれぞれの対
に対して、対の間の差分が４回積算される。４回目の積
算で、それぞれのサンプル対の第２のサンプルが生成さ
れる。ここで例えば、Ｓ１＋４（Ｓ２−Ｓ１）（１／
４）＝Ｓ１＋Ｓ２−Ｓ１＋Ｓ２になる。したがって、オ
リジナルサンプル値それぞれについてアキュムレータを
リセットする必要はなく、加算器は、差分値を加算する
アキュムレータとして連続的に動作できる。差分値は入
力サンプルレートで変化することになるが、重み付け係
数は一定に維持される。入力サンプル当たりのサンプル
数は、入力サンプルレートの間の差と、クロック信号Φ
3 のレートとの間で決定される。クロック信号Φ3 が入
力サンプルレートのＲ倍であれば、Ｒ倍のサンプルレー
ト・アップ・コンバージョンということになり、重み付
け係数は１／Ｒとなる。
【００３３】しかし、図３の構成で生成されるエラーは
多数のサンプルにわたって伝播することがあり、エラー
がせいぜい一対のオリジナルサンプルの間に生成された
間置サンプルだけに伝播される図１の構造とは異なるこ
とは理解されるべきである。
多数のサンプルにわたって伝播することがあり、エラー
がせいぜい一対のオリジナルサンプルの間に生成された
間置サンプルだけに伝播される図１の構造とは異なるこ
とは理解されるべきである。
【００３４】さらに、その他の実施の形態においては、
図３のＤラッチ４４とマルチプレクサ４２を独立的に制
御することが可能である。マルチプレクサ４２は、図４
のクロック信号Φ5 に類似のクロックパルスで制御し
て、新たなサンプル値ごとにアキュムレータをリセット
できる。この構造は、図１に比較して必要な回路を減少
させ、かつ図１に示した実施の形態の利点を含んでい
る。
図３のＤラッチ４４とマルチプレクサ４２を独立的に制
御することが可能である。マルチプレクサ４２は、図４
のクロック信号Φ5 に類似のクロックパルスで制御し
て、新たなサンプル値ごとにアキュムレータをリセット
できる。この構造は、図１に比較して必要な回路を減少
させ、かつ図１に示した実施の形態の利点を含んでい
る。
【図１】本発明を適用した補間装置を示すブロック図で
ある。
ある。
【図２】図１の動作を説明する上で有用な、図１の装置
に印加されるクロック信号波形を示す図である。
に印加されるクロック信号波形を示す図である。
【図３】本発明を適用した他の補間装置を示すブロック
図である。
図である。
【図４】図３の動作を説明する上で有用な、図３の装置
に印加されるクロック信号波形を示す図である。
に印加されるクロック信号波形を示す図である。
１０，１２，１６，２４ Ｄラッチ（Ｄ型フリップフロ
ップ） １４ 減算器 １５ 重み付け回路 １８，２０ マルチプレクサ ２２ 加算器
ップ） １４ 減算器 １５ 重み付け回路 １８，２０ マルチプレクサ ２２ 加算器
Claims (9)
- 【請求項１】 入力サンプルの供給源と、 ２つの入力サンプルを同時に供給するように構成した遅
延回路と、 前記２つの入力サンプルを受信するように結合してある
第１の入力ポートおよび第２の入力ポートを有する減算
器と、 前記減算器から供給された重み付け差分を前記２つの入
力サンプルの一方に加算して補間サンプルを生成するよ
うに条件づけしてあり、また前記重み付けした差分を前
記補間サンプルに加算してさらなる補間サンプルを生成
するように条件づけしてある加算回路とを具備したこと
を特徴とする補間器。 - 【請求項２】 前記加算回路は、 第１の入力ポートと第２の入力ポートと出力ポートとを
有する加算器と、 前記加算器の前記第１の入力ポートに結合されている出
力ポートを有し、前記加算器の前記出力ポートに結合さ
れている第１の入力ポートを有し、かつ前記遅延回路に
結合されている第２の入力ポートを有するマルチプレク
サと、 前記加算器の前記第２の入力ポートに結合されている出
力ポートを有し、前記減算器に結合されている入力ポー
トを有し、差分信号またはゼロ値を前記加算器へ結合す
るように条件づけされている他の回路とを含むことを特
徴とする請求項１に記載の補間器。 - 【請求項３】 前記他の回路は、他のマルチプレクサを
含むことを特徴とする請求項２に記載の補間器。 - 【請求項４】 前記他の回路は、ＡＮＤゲートを含むこ
とを特徴とする請求項２に記載の補間器。 - 【請求項５】 前記減算器は、前記減算器により供給さ
れた差分の分数値を生成するための重み付け回路を含む
ことを特徴とする請求項１に記載の補間器。 - 【請求項６】 前記重み付け回路と前記他の回路との間
に結合されたラッチをさらに含むことを特徴とする請求
項５に記載の補間器。 - 【請求項７】 前記減算器と前記加算回路との間に結合
されたラッチをさらに含むことを特徴とする請求項１に
記載の補間器。 - 【請求項８】 前記加算器の前記出力ポートと前記マル
チプレクサの前記第１の入力ポートとの間に結合された
ラッチをさらに含むことを特徴とする請求項２に記載の
補間器。 - 【請求項９】 入力サンプルを受信するための入力ポー
トと、２つの入力サンプルを同時に供給するための第１
の出力ポートおよび第２の出力ポートを有する遅延回路
と、 前記遅延回路の前記第１の出力ポートおよび前記第２の
出力ポートに結合された第１の入力ポートおよび第２の
入力ポートを有し、重み付けした差分を供給する出力ポ
ートを有する減算器と、 前記重み付けした差分を受信するように結合されている
第１の入力ポートと、補間したサンプルを供給するため
の出力ポートとを有するアキュムレータであって、該ア
キュムレータはそれぞれの重み付けした差分をそれぞれ
の補間したサンプルに加算するように条件付けられてい
るアキュムレータとを具備したことを特徴とする補間
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/496,779 US5694345A (en) | 1995-06-29 | 1995-06-29 | Hardware efficient interpolation filter |
| US08/496779 | 1995-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934604A true JPH0934604A (ja) | 1997-02-07 |
Family
ID=23974102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8171531A Pending JPH0934604A (ja) | 1995-06-29 | 1996-07-01 | ハードウェアによる効果的な補間フィルタ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5694345A (ja) |
| EP (1) | EP0751618B1 (ja) |
| JP (1) | JPH0934604A (ja) |
| KR (1) | KR100433113B1 (ja) |
| CN (1) | CN1110135C (ja) |
| DE (1) | DE69623871T2 (ja) |
| MX (1) | MX9602531A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5862063A (en) * | 1996-12-20 | 1999-01-19 | Compaq Computer Corporation | Enhanced wavetable processing technique on a vector processor having operand routing and slot selectable operations |
| US6215504B1 (en) | 1996-12-20 | 2001-04-10 | Compaq Computer Corporation | Line drawing using operand routing and operation selective multimedia extension unit |
| US6006245A (en) * | 1996-12-20 | 1999-12-21 | Compaq Computer Corporation | Enhanced fast fourier transform technique on vector processor with operand routing and slot-selectable operation |
| US5931892A (en) * | 1996-12-20 | 1999-08-03 | Compaq Computer Corporation | Enhanced adaptive filtering technique |
| US5850227A (en) * | 1996-12-20 | 1998-12-15 | Compaq Computer Corporation | Bit map stretching using operand routing and operation selective multimedia extension unit |
| US5991865A (en) * | 1996-12-31 | 1999-11-23 | Compaq Computer Corporation | MPEG motion compensation using operand routing and performing add and divide in a single instruction |
| EP0889587B1 (de) * | 1997-07-02 | 2005-11-16 | Micronas Semiconductor Holding AG | Einrichtung zur Reduktion der Datenrate |
| US6073151A (en) * | 1998-06-29 | 2000-06-06 | Motorola, Inc. | Bit-serial linear interpolator with sliced output |
| US7002997B2 (en) * | 2001-06-22 | 2006-02-21 | Winbond Electronics Corp. | Interpolation filter structure |
| US6978288B1 (en) * | 2002-08-08 | 2005-12-20 | Young Chang Akki Co., Ltd | Coefficient update unit |
| JP2006140825A (ja) * | 2004-11-12 | 2006-06-01 | Sanyo Electric Co Ltd | トラップフィルタ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4313173A (en) * | 1980-06-10 | 1982-01-26 | Bell Telephone Laboratories, Incorporated | Linear interpolator |
| JPS5856181A (ja) * | 1981-09-30 | 1983-04-02 | Fujitsu Ltd | 補間演算回路 |
| EP0199192B1 (en) * | 1985-04-12 | 1995-09-13 | Yamaha Corporation | Tone signal generation device |
| JPH0732345B2 (ja) * | 1985-09-13 | 1995-04-10 | 株式会社日立製作所 | デイジタル補間フイルタ回路 |
| JP2766662B2 (ja) * | 1989-03-15 | 1998-06-18 | 株式会社河合楽器製作所 | 楽音発生装置の波形データ読み出し装置及び波形データ読み出し方法 |
| DE3916256A1 (de) * | 1989-05-18 | 1990-11-22 | Ant Nachrichtentech | Digitalfilter mit daempfungs- und phasengangentzerrung |
| US5111727A (en) * | 1990-01-05 | 1992-05-12 | E-Mu Systems, Inc. | Digital sampling instrument for digital audio data |
| JPH03209918A (ja) * | 1990-01-11 | 1991-09-12 | Zero Eng:Kk | Ｐｃｍ変復調装置の積分補間装置 |
| US5177698A (en) * | 1990-07-09 | 1993-01-05 | Eastman Kodak Company | Selectable power of two coefficient signal combining circuit |
-
1995
- 1995-06-29 US US08/496,779 patent/US5694345A/en not_active Expired - Lifetime
-
1996
- 1996-06-19 DE DE69623871T patent/DE69623871T2/de not_active Expired - Lifetime
- 1996-06-19 EP EP96109836A patent/EP0751618B1/en not_active Expired - Lifetime
- 1996-06-21 KR KR1019960022735A patent/KR100433113B1/ko not_active IP Right Cessation
- 1996-06-28 MX MX9602531A patent/MX9602531A/es unknown
- 1996-06-28 CN CN96108228A patent/CN1110135C/zh not_active Expired - Fee Related
- 1996-07-01 JP JP8171531A patent/JPH0934604A/ja active Pending
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