CN1110135C - 高效率的插入滤波器的硬件 - Google Patents

Abstract

插入滤波器包括减法器(14)，加权电路(15)和加法器(22)，其中减法器被支配来形成相邻原始样值的差值，而加权电路以预定值加权该差值。安排加法器(18)执行以下操作：a)传送原始样值，b)将经加权的差值(20)加至原始样值，和c)接连地将加权后的差值加至先前产生的(18，22，24)样值，以形成顺序的各样值。

Description

高效率的插入滤波器的硬件

技术领域

本发明涉及用于产生取样信号的填隙其他样值的样值的插入装置。

背景技术

现在已知有许多不同的插入滤波器设计，但是它们大体上属于三种类型。第一种类型是输出加权有限脉冲响应(FIR)滤波器，在其中若干依次延迟的样值被加权和求和，从而产生填隙样值。第二种类型一般为以互补方式加权两个相邻的原始样值，并将加权后的值求和，从而产生新的样值。例如，如果指定二个原始样值S1和S2，要求在S1和S2之间插入三个插入值，那么，将依次执行以下操作，产生S1，Sa，Sb，Sc，S2的值的序列，其中Sa，Sb，Sc是根据下列方程产生的填隙值：

    Sa＝0.75(S1)+(1-0.75)(S2)               (1)

    Sb＝0.50(S1)+(1-0.50)(S2)               (2)

    Sc＝0.25(S1)+(1-0.25)(S2)               (3)要注意到为了产生值Sa，Sb，Sc，该装置必须能执行变量加权。这一功能可能使插入装置明显地复杂化。

第三种类型插入滤波器一般为确定相邻原始样值之间的差值，对差值加权，然后将经加权的差值加至前面的样值。在此情况算法根据以下方程执行。

    Si＝S1+(S2-S1)(K)                       (4)式中K是变量尺度因子。如果要形成样值序列S1，Sa，Sb，Sc，S2，那么，根据以下方程产生填隙值Sa，Sb，Sc：

    Sa＝S1+(S2-S1)(0.25)                    (5)

    Sb＝S1+(S2-S1)(0.50)                    (6)

    Sc＝S1+(S2-S1)(0.75)                    (7)这种类型的插入滤波器也需要变量加权装置，这可能使整个插入装置明显复杂化。

发明内容

仿照本发明的插入滤波器包括减法器，加权电路和加法器。使减法器产生相邻原始样值的差值。加权电路以预定值加权该差值。安排加法器执行以下操作：a)传递原始样值；b)将经加权的差值加至该原始样值；和c)接连地将加权的差值加至先前产生的样值，以形成顺序的各样值。

附图说明

图1是实施例本发明的插入器的方块图。

图2画出加至图1装置的时钟信号波形，这些波形在说明本发明的操作时是有用的。

图3是实施本发明的另一插入器的方块图。

图4画出加至图3装置的时钟信号波形，这些波形在说明本发明的操作时是有用的。

具体实施方式

参阅图1和2，取样信号DATA 1N加至“D型”触发器或D锁存器10。假定样值以由时钟信号φ₁限定的预定频率fs同步地出现。输入样值在由方框S1，S2和S3所示的时间间隔内有效。

D锁存器10的输出耦合至D锁存器12的输入。D锁存器10和12的输出端加至减法器14，减法器14产生存储在D锁存器10和12内的相继的样值的差值。该差值加至加权电路15，加权电路15用K对各个差值加权。如果加权值是例如1/2ⁿ的二进制分数，加权电路可以是将差值各位移到较低有效位的位置的简单位移器。或者，假如尺度因子等于二进制分数的和，加权电路可以是位移器和加法电路的形式。加法电路可以为其他形式，例如在各个地址位置用对应该地址值并经所要求的加权因子加权的经编程的存储器。在另一使用存储器作为加权装置的结构中，只有各个差值的较高有效位可以用作加至预编程的存储器的地址值。使用经编程的存储器作为加权电路的优点是它可以容易地预编程，从而为不同应用提供不同加权因子。

从加权电路15来的经加权的差值响应时钟信号φ₂存储在D锁存器16中。时钟信号φ₂以与时钟信号φ₁相同的速率出现，而在本实施例中，它是如此定时的，使得它可以用于操作多路转接器18和20的另一电路。

来自D锁存器12的样值加至多路转接器18的一个输入端，并且，来自加法器22的反馈信号加至多路转接器18的另一输入端。多路转接器18的输出耦合至加法器22的一个输入端。来自D锁存器16的样值加至多路转接器20的第一输入端，并且，零值加至多路转接器20的第二输入端。多路转接器20的输出端耦合至加法器22的第二输入端。加法器22的输出端加至以时钟信号φ₃计时的D锁存器24，在例示的实施例中，时钟信号φ₃的速率是时钟信号φ₁的速率的四倍。这样时钟结构容许在各个原始样值之间插入三个插入样值。D锁存器24的输出端向多路转接器18既提供输出取样信号，又提供反馈信号。

如果使多路转接器18将来自D锁存器12的样值加至加法器22的输入端，那么，该加法电路起简单的前馈加法器的作用。用另一种方法，如果使多路转接器18将反馈信号加至加法器电路22的输入端，那么，该加法电路起累加器的作用，接连将来自多路转接器20的加至加法器另一输入端的值加至每个先前的和数。

假定输入的样值流由以下样值组成：

           S1，S2，S3，S4...一个有代表性的输出样值序列可以由以下各值组成：

S1，S1+KD₂₁，S1+2KD₂₁，S1+3KD₂₁，S2，S2+KD₃₂，

S2+2KD₃₂...式中D₂₁和D₃₂分别对应于差值S2-S1和S3-S2。在产生该序列时K值保持不变。通过将差值Dij连接加至先前产生的样值来实现K的倍数。

下面将描述对每个原始输入样值提供四个输出样值的系统的图1装置的操作。在本实施例中假定所有锁存器都是正前沿触发的。即，一旦加在D锁存器时钟输入端上的时钟信号发生正向跃变时，就把在相应的D锁存器输入端存在的值存入该锁存器。D锁存器10和12均以时钟信号φ₁计时。假定在时间T1，T3和T9依次把样值S1，S2和S3记录到D锁存器12中。同时，把样值S1，S3和S4记录到D锁存器10中。在时钟信号φ₁的整个周期期间，各个样值驻留在D锁存器10和12中。

在时间T2和T8，在加权电路15的输出端出现有效的经加权的差值(S2-S1)K和(S3-S2)K，在锁存器12的输出端分别出现样值S1和S2。在时间T2，时钟信号φ₂将经加权的差值(S2-S1)K锁存在D锁存器16中，该值在时间T8以前在D锁存器16的输出端为有效的。也在时间T2，时钟信号φ₂支配多路转接器18，将来自D锁存器12的样值S1耦合至加法器22的一个输入端，并且，支配多路转接器20，将零值耦合至加法器22的另一输入端。加法器22将输出等于S1+0＝S1的和数，在时间T3，该和数被锁存到锁存器24中。

在时间T4，时钟信号φ₂支配多路转接器18，将来自D锁存器24的反馈耦合至加法器22的一个输入端，并且，支配多路转接器20，将来自D锁存器16的值(S2-S1)K加至法器22的另一输入端。加法器22提供S1a＝S1+(S2-S1)K，该和数在时间T5被存入D锁存器24中，并作为序列中第二样值输出。在时间T6，值S1+(S2-S1)K由多路转换器18耦合至加法器22的一个输入端，而值(S2-S1)K又由多路转换器20加至加法器22的另一输入端。加法器22产生和S1b＝S1+2(S2-S1)K，这和在时间T6存入锁存器24，并且，作为序列中第三样值输出。该和数由多路转接器18加至所述加法器的输入端，而来自D锁存器16的值(S2-S1)K由多路转接器20加至加法器22的另一输入端。加法器22产生和S1c＝S1+3(S2-S1)K，该和数在时间T7存入D锁存器24，并作为序列中第四样值输出。在时间T8，时钟信号φ₂切换多路转换器18和20，分别将D锁存器12中值和零值加至加法器22的二个输入端，开始一个新的四个样值的序列。D锁器12中的值现在是在时间T5已存入D锁存器12的S2，而D锁存器16中的值是在时间T存入的(S3-S2)。加法器22产生在时间T存入D锁存器24的和数S2，作为信号样值流中第五样值。输出信号序列等于S1，S1+(S2-S1)K，S1+2(S2-S1)K，S1+3(S2-S1)K，S2，S2+(S3-S2)K，...上述实施例的K值是1/4，用于线性插入向个取样(upsampling)至4∶1。在另一系统中，为每一原始样值提供N上样值，K值应该等于1/N，并且，一般来说是。样值的广义的序列将具有如下形式：

S1，S1+(S2-S1)/N，S1+2(S2-S1)/N，S1+3(S2-S1)/N，...S1+(N-1)(S2-S1)/N，S2...

图1的装置包括来自部件26的用于改变K值的变量控制信号。然而，在这系统中，假定这种变化不会发生在样值之间，而仅仅在重新构造系统时，以改变在原始样值之间产生的填隙样值的数目。

本领域中技术人员还会懂得，可以通过“与”门来执行多路转接器20的功能，以便将经加权的差值耦合至加法器。在这种情况下“与门”可以让与时钟φ₂逻辑反相的信号的值通过。此外，所述多路转换器的控制可以由除时钟信号φ₂之外的信号进行，例如，具有与φ₂同样的频率但时序或相位稍微不同的信号和/或具有与φ₂不同的频率的信号。这在图1中由部件26和多路转接器20之间的虚线箭头表示。

参阅图3和4，说明另一种结构的插入器。图3和4中部件与图1和2中部件分别标以相同标号的则为相同的，并且执行相同的功能。如在图1中那样，部件10-16产生样值，并且各个差值响应时钟信号φ_s被锁存在锁存器16中。锁存器16的输出端直接耦合至加法器40的一个输入端。把加法器40做成累加器的形式，其输出端经由一个取样周期延迟部件回授到其第二输入端，在本实施例中，所述延迟部件由按时钟信号φ₃计时的D锁存器44组成。多路转换器42插接在加法器40的输出端和延迟部件44的输入端之间，用于将累加器的值置“0”的目的。复位值从D锁存器12供至多路转换器42的第二输入端。在D锁存器和多路转接器之间时钟信号稍有延迟，使D锁存器能在多路转接器切换至其“0”输入端之前存入由该多路转接器“1”输入端提供的值。

在此实施例的这例子中，时钟信号使延迟单元44(D-锁存器44)保持复位状态，直至特定的样值，例如，这例中S1出现。当样值S1在D锁存器12中可使用时，时钟信号φ_M在时间T3以前立即转向高，解除D锁存器44的复位控制。在时间T3，样值S1被锁存走D锁存器44中，并作为输出序列中第一输出样值提供。在时间T3以后，延迟后的信号φ_M马上支配多路转接器42将加法器40的输出耦合至D锁存器44的D输入端，从而把所述加法器布置成累加器组态。该多路转接器可以无限期地保持这种状态。

如图1中的例子，图4中的加到图3装置的波形对应于用于在每对原始样值之间插入三个填隙样值的系统。加权因子等于1/4。在时间T3，以样值S1设定所述加法器。此后，该累加器响应时钟信号φ₃，接连将由D锁存器16提供的经加权的差值加至先前的和数，以提供取样速率为输入取样速率四倍的输出样值序列。对于每对样值，对该对样值之间的差值累加四次。在第四次累加时产生各样值对的第二样值。注意，例如，S1+4(S2-S1)(1/4)＝S1+2-S1＝S2。因此，无需对于每个原始样值复位累加器，并且，加法器可以继续起累加各差值的累加器的作用。所述差值以输入取样速率变化，但加权因子保持不变。输入取样速率和时钟信号φ₃速率之间的差值决定了对于每个输入样值的取样数。如果时钟信号φ₃是输入取样速率的R倍，那么，这意味R倍取样速率上变换，加权因子应该是1/R。然而应该理解，在图3结构中产生的错误可以在大量样值上传播，在图1结构中不是如此，在图1的结构中，错误最多只可能在一对原始样之间产生的填隙样值上传播。

在另一实施例中，图3电路的D锁存器44和多路转接器42可以独立地控制。可以用与图4中时钟信号φ5相同的时钟脉冲控制多路转接器42，用每一新的样值使累加器复位。这结构相对于图1减少必需的电路，而又包括图1

实施例的优点。

Claims (7)

1.一种插入器，包括：

一个输入样值源；

一个延迟电路(10，12)，安排来同时供给二个输入样值；

一个减法器(14)，具有第一和第二输入端，耦合接收所述二个输入样值；

加法电路(15-24)，使该加法电路将由所述减法器提供的加权后的差值加至所述二个输入样值中的一个，以产生插入样值，并且，使该加法电路将所述加权后的差值加至所述插入样值，以产生另一插入样值，所述加法电路的特征在于，

一个加法器(22)，具有第一和第二输入端和输出端；

一个多路转接器(18)，其输出端耦合至所述加法器的第一输入端，其第一输入端耦合至所述加法器的输出端，以及其第二输入端耦合至所述延迟电路；和

另一电路(15，16，20)，其输出端耦合至所述加法器的所述第二输入端，其输入端耦合至所述减法器，并且，支配该电路将差值信号或零值耦合至所述加法器。

2.根据权利要求1所述的插入器，其特征在于，所述另一电路(15，16，20)包括另一多路转接器(20)。

3.根据权利要求1所述的插入器，其特征在于，所述另一电路包括“与门”。

4.根据权利要求1所述的插入器，其特征在于，所述减法器(14)耦合至一个加权电路(15)，以产生由所述减法器提供的差值的几分之一值。

5.根据权利要求4所述的插入器，其特征在于，还包括一个耦合至所述加权电路(15)的一个输出端的锁存器(16)。

6.根据权利要求2所述的插入器，其特征在于，还包括一个耦合在所述减法器(14)和所述另一多路转换器(20)之间的锁存器(16)。

7.根据权利要求1所述的插入器，其特征在于，一个锁存器(24)连接在所述加法器的输出端和所述多路转接器的第一输入端之间。

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