SU1656552A1 - Устройство дл решени задач математической физики - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  решени  одномерных задач математической физики Цель изобретени  - повышение точности решени . Поставленна  цель достигаетс  тем, что устройство дл  решени  задач математической физики содержит с первого по п тый блоки пам ти 1-5, с первого по четвертый коммуторы 6-9. с первого по третий умножители 10-12, первый и второй сумматоры 13 и 14, первую и вторую группы элементов И 15 и 16, регистр 17 и блок 18 управлени . 1 .ф-лы. 2 ил.

Description

Щиг.1

Изобретение относитс  к вычислительной технике и предназначено дл  решени  одномерных задач математической физики, описываемых уравнени ми вида

au(x.t) ,чэи(х.о + Эх2 -с(х at

+ f(x), х О, L. t О, (1)

с граничными услови ми в точке х 0 одного из следующих видов:

U(0, t) - V°;(2)

(3)

(° ) -a, VcP° - U(0.t) (4)

и с граничными услови ми в точке х L

одного из следующих видов: U(L.t) - VL;

,.

Эх

qt;

.

Эх

а также с начальными услови ми вида U(x, 0) - VH(x).(8)

Цель изобретени  - повышение точности решени .

На фиг.1 представлена схема устройства; на фиг.2 - схема блока управлени .

Устройство содержит с первого по п тый блоки 1-5 пам ти, с первого по четвертый коммутаторы 6-9, первый, второй и третий умножители 10, 11 и 12, первый и второй сумматоры 13 и 14, первую и вторую группы элементов И 15 и 16, регистр 17, блок 18 управлени , первый и второй информационные входы устройства 19 и 20, первый и второй входы режима работы устройства 21 и 22, выход 23 признака такта работы устройства и выход 24 результата устройства.

Блок 18 управлени  содержит генератор тактовых импульсов 25, дешифраторы с первого по четвертый 26-29, первый и второй элементы И 30 и 31, элемент ИЛИ-НЕ 32, элементы ИЛИ с первого по четвертый 33-36, счетчик 37, делитель частоты ЗП счетчик 39 по модулю N.

Устройство решает методом релаксации систему конечно-разностных уравнений , полученную в результате конечно-разностной аппроксимации задачи (1). Расчетные зависимости имеют вид; UoK S (1- V°(9)

(i и) «и till

+-Ь-У-с

Ana, uf,+ L ,

-atUo11

uf -(t

Ч

(Ш

UN S - (1 - w)UNK S 1 + oA/L;(13)

„,,., иМ.+л.

10И -И-йЦим -1. ш-- i- (IS

1 ч у + Дх 

15

20

30

35

где иг

%

U(i-Ax, k-At); l 0,N;k 1, К; Дх2 С(1 Дх)/Д t; i .

fiu Дх2-К1Дх); I-ДТП

Дх - шаг разбиени  по координате X;

At - шаг по времени;

ш - параметр метода релаксации;

S - номер итерации на текущем шаге времени (, S).

При этом уравнени  (9)-(11) соответствуют различным видам граничных условий (2)-(4) в точке х 0, уравнени  (13Н15) - 25 граничным услови м (5)-(7) в точке х L

Работа устройства начинаетс  с процедуры начальной загрузки устройства.

Во врем  начальной загрузки на вход 22 устройства задаетс  сигнал логической 1 при этом коммутаторы 6-9 соедин ют вход 19 устройства с информационными входами блоков 1-3 и 5 пам ти соответственно. По импульсам записи, подаваемым на вход 21, происходит запись данных в блоки 1-3 и 5 пам ти, в регистр 17, в счетчик 37 и в делитель 38 частоты, запись сопровождаетс  подачей на вход 20 кода адреса, при этом импульсы записи через элемент И 30 и дешифратор 29 проход т на выбранный выход 40 дешифратора и поступают на вход синхронизации блока 1 пам ти через элемент ИЛИ 34 или на вход синхронизации блока пам ти 2 через элемент ИЛИ 35, или на вход синхронизации блока пам ти 3 через элемент ИЛИ 36 или на вход синхронизации блок пам ти 3 через элемент ИЛИ 33, или на вход записи счетчика 37, или на вход записи делител  частоты 38 с соответствующих выходов дешифратора 29. В результате процедуры начальной загрузки в  чейки пам ти блока 1 пам ти записываютс  коды - fi , в  чейки пам ти блока 2 пам ти записываютс  коды ai, в  чейки пам ти блока 3 пам ти записываютс  коды Ui° VH(I Дх), в  чейки пам ти блока 5 пам ти записываютс  коды ш/(2 + ai), в регистр 17 заноситс  код (1-w), в счетчик 37 - код числа К временных шагов К Т/Дг, в делитель частоты - код числа итераций S.

45

50

55

Данные, записывемые в  чейки 0 и N блоков 1, 2 и 5 пам ти определ ютс  видом граничных условий. В  чейки 0 блоков 1, 2 и 5 пам ти занос тс  коды V0, 0 и а)соответственно при граничных услови х вида (2):

Axgrj-fo /2.30/2, 6cV(1 +-Ј) соответственно при гр минных услови х вида (3); ЛхОо V°Cp- fo°/2. ao/2, w/(1 + -у- + xcin) соответственно

при граничных услови х вида (4). Е  чейки N блоков 1,2 и 5 пам ти занос тс  коды VL, j и ш соответственно при граничных услови х вида (5), AxgL-f N/2, N/2, (1+ar;/2) соответственно при граничных услови х ви да (6), AxaL VcP-f°rj 2. arj/2.w/(l +

-ь - - + Ах «L ) соответственно при граничных услови х вида (7).

Кроме того, одновременна с записью значени  S в делитель частоть; происходи начальна  установка состо нии К ; по модулю N.

По окончании процедуры начальной загрузки начинаетс  решение. Решение делитс  на К uiarot по времени, К Т/At, на каждом шаге по времени К 1,2К выполн етс  S итеро/ /м, кажда  итераци  3 -- 1,..,,S выполн етс  за (N-M) гактоа, г. кь-кдом такте I 0N решаетс  одно ypaF i- eние системы (9)-(15).

Рассмотрим работу устройства па гте- рации S временного шага t при решот.и уравнений (12).

Решение начинаетс  при подаче на вход 22 устройства сигнала лог. С при этом коммутаторы 6,7,8 и 9 соедин ют выходы блоков 1-3 и 5 пам ти с их информационными входами соответственно. На вторые входы групп элементов И 15 и 16 подаютс  логические сигналы 1 с первого и второго выходов дешифратора 28 соответственно .

На входы умножител  10 подаютс  коды at с выхода блока 2 пам ти и U i - с выхода блока 3 пам ти, произведение ail) i поступает на второй вход сумматора 13, на первый вход которого поступает код - fi°. Коды U и-1 и U (-1 соответствующих выходов блока U пам ти через открытые элементы И 15 и 16 поступают на третий и четвертый входы сумматора 13. С выхода последнего сумма (Uk si-i + + ailir1 - f°i) поступает на второй вход умножител  12, на первый вход которого подаетс  код (2 + ai).

Произведениеw(Ui-iK s+ + aiUik - - ft) 1(2 + ai) поступает с выхода умножител  12 на первый вход сумматора 14. На входы умножител  11 поступают коды ()

k Ч-1

и Ui соответственно с выхода регистра 17 и с выхода блока 4 пам ти, произведение (1- w)UiklS 1 поступает на второй вход сумматора 14, на выходе которого формиру5 етс  код Ui e соответствии с (12). Далее. на входы синхронизации блоков 1-4 и 5 пам ти подаетс  тактовый импульс сдвига с генератора тактовых импульсов 25 чзреэ элемент ИЛИ-НЕ 32 и элементы ИЛИ 33-36.

О При этом в блоках памтти происходит цик- лмческий сдвиг информации вправо и (J,a выходах этих4блоков устанавливаютс  ходы, необходимые дл  решени  уоавнени  (12) дл -{ г 1), Кроме того, в  чейку N блока пам г ти 4 записываетс  результат решени  уравнени  (код UjklS) одновременно со сдвигом. Iактовый импульс вызывает уменьшение кода в счетчике по модулю N

Решение уравнений дл  i - 0 и I N

О рассмотрим в случае граничных условий 3- го рода - Во1ражени  (11) и (15) - соотеетст- oinio как наиболее общих.

При решении уравнени  (11) на вторые вхиды элементов И 15 и 16 подаютс  сигна ; лы 1 и С с чыходое дешифратора 28, так как счетчик по модулю N 39 содержит при этом код N в результате на выходе И 16 уст: -1ачлив етс:: кед 0, на входы блока ум- ноеми  10 подаютс  коды ао/2 с выхода блока 2 пам ти и Uo с выхода блока 3 пам ти, а произведение aoUok /2 поступает на второй вход сумматора 13, на первый

ВХСД КОТОРОГО ПОГТуГ| ЙТ КОД А X Оо UCp fo /2 с выхода блока 1 пам ти, а на третий и четвертый входы - код Uik S 1 со второго блока пам ти 4 через элементы И 15 и код О с выхода И 1Я. Сумма АхОо VCp - Uikl + aoUo4 /2 - fi.i°/2 с выхода сумматора 13 поступает на второй вход умножител  12, на первый вход которого поступает код w/(1+ao/2-f Ax OQ ) с выхода блока 5 пам ти. С выхода умножител  12 произведение о ( А х (to VCp°+Uik s 1+aoU0k 72-fo°/2)/(H

0

0

ao 2

- +

.Ax fZo) поступает на первый вход

0

5,

сумматора 14, на второй вход которого подаетс  произведение (1- a)(Jo с выхода умножител  11. На выходе сумматора 14 формируетс  код Uo согласно (11), который по тактовому импульсу записываетс  в N ю  чейку блока 4 пам ти.

Аналогично осуществл етс  получение кода UNk s в соответствии с выражением (15) при i N. при этом на вторые входы элемен- тоь И 15 и 16с выходов дешифратора 28 поступают логические сигналы О и t. гак как счетчик по модулю N 39 содержит при этом код 0.

В случае, если заданы граничные уело ви  1-го или 2-го рода, решение при I 0 и при i N осуществл етс  аналогично, мен ютс  лишь коды в блоках пам ти, участвующие в вычислени х, в соответствии с (19).(13).и(10).(14).

Таким образом,гфоисходит вычисление кодов Ui L 07N, в соответствии с (9Н15), полученные коды замещают коды Uik в блоке 4 пам ти. Номер решаемого уравнени  I определ етс  содержимым счетчика по модулю N 39. При обнулении последнего, на выходе переноса генерируетс  импульс, уменьшающий содержимое делител  частоты на 1, что соответствует окончанию текущей итерации, кроме того, счетчик по модулю N устанавливаетс  в состо ние N. Эта процедура повтор етс  дл  s 1,5, что соответствует выполнению одного временного шага k, номер которого определ етс  содержимым делител  частоты. Когда выполн етс  последн   интераци  S текущего временного шага k, коды Ui записываютс  не только в блок 4 пам ти, но л в блок 3 пам ти. Дл  этого информационный вход блока 3 пам ти соедин етс  с выходом сумматора 14 коммутатором 8. Одновремне- но на выход 23 устройства поступает сери  импульсов с генератора тактовых импульсов 25 через элемент ИЛИ-НЕ 32 и открытый элемент И 31, котора  синхронизирует выдачу решени  временного шага на выход 24 устройства.

Claims (2)

1. Формула изобретени  1. Устройство дл  решени  задач математической физики, содержащее первый и второй блоки пам ти, блок управлени , первый и второй сумматоры, первый и второй умножители, первую и вторую группы элементов И, отличающеес  тем, что, с целью повышени  точности решени  задач математической физики, оно содержит третий , четвертый и п тый блоки пам ти, третий умножитель, с первого по четвертый коммуторы и регистр, причем первый информационный вход устройства подключен к первому входу режима блока управлени , к первым информационным входам коммутаторов с первого по четвертый и к информационному входу регистра, выход первого коммутатора подключен к информационному входу первого блока пам ти, выход которого подключен к второму информационному входу первого коммутатора и к первому информационному входу первого сумматора, выход второго коммутатора под ключей к информационному входу второго блока пам ти, выход которого подключен к второму информационному входу второго

   коммутатора и к первому информационному входу первого умножител , выход которого подключен к второму информационному входу первого сумматора, выход второго

   сумматора подключен к выходу результата устройства, к информационному входу третьего блока пам ти и к второму информационному входу третьего коммутора, выход которого подключен к информационному

   входу четвертого блока пам ти, выход которого подключен к третьему информационному входу третьего коммутатора и к второму информационному входу первого умножител , выход третьего блока пам ти

   подключен к первому информационному входу второго умножител , выход которого подключен к первому информационному входу второго сумматора, выходы первой и второй групп третьего блока гом ти подключены соответственно к первым входам элементов И первой и второй групп, выходы которых подключены соответственно к информационным входам первой и второй групп первого сумматора, выход которого

   подключен к первому информационому входу третьего умножител , выход которого подключен к второму информационному входу второго сумматора, выход четвертого коммутатора подключен к информационному входу п того блока пам ти, выход которого подключен к второму информационному входу четвертого коммутатора и к второму информационному входу третьего умножител , выход регистра подключен к

   второму информационному входу второго умножител , второй информационный вход и первый вход режима устройства подключены соответственно к второму и третьему входам режима блока управлени , второй

   вход режима устройства подключен к четвертому входу режима блока управлени , к управл ющим входам первого, второго и четвертого коммутаторов и к первому управл ющему входу третьего коммутатора, первый и второй выходы блока управлени  подключены соответственно к входам синхронизации первого и второго блоков пам ти , третий выход блока управлени  подключен к входам синхронизации третьего и четвертого блоков пам ти, четвертый, п тый и шестой выходы блока управлени  подключены соответственно к входу записи-считывани  регистра, к второму управл ющему входу третьего коммутатора, к

   5 выходу признака такта работы устройства, седьмой и восьмой выходы блока управлени  подключены соответственно к вторым входам элементов И первой и второй групп, дев тый выход блока управлени  подключем к входу синхронизации п того блока пам ти.
2. 2. Устройство по п.1. о т л и ч а ю щ е е- с   тем, что блок управлени  содержит генератор тактовых импульсов, с первого по чет- вертый дешифраторы, первый и второй элем,; ты И, элемент ИЛИ-НЕ, с первого по четвертый элементы ИЛИ, счетчик, делитель частоты и счетчик по модулю N, где (N+1) - число точек по переменной X при конечно-разностной аппроксимации исходной задачи, причем первый вход режима блока подключен к информационному входу счетчика и входу начальных данных делител  частоты, первый и второй выходы которо- го подключены соответственно к входу первого дешифратора и к сменному входу счетчика, выход которого подключен к входу второго дешифратора, выход которого подключен к первому входу элемента ИЛИ-НЕ, выход которого подключен к первым входам элементов ИЛИ с первого по четвертый, к вычитающему входу счетчика по модулю N и к первому входу первого элемента И, первый и второй выходы счетчика по модулю N подключены соответственно к входу разрешени  делител  частоты и к входу третьего дешифратора, второй и третий входы режима блока управлени  подключены соответ

   ственно к информационному входу четвертого дешифратора и к первому входу второго элемента И, выход которого подключен к входу разрешени  четвертого дешифратора , с первого по четвертый выходы которого подключены соответственно к вторым входам элементов ИЛИ с первого по четвертый, четвертый вход режима подключен к второму входу второго элемента И и к второму входу элемента ИЛИ-НЕ, третий вход которого подключен к выходу генератора тактовых импульсов, п тый выход дешифратора подключен ко входу записи счетчика, шес- тоРгвыход дешифратора подключен к входу записи делител  частоты и к входу установки счетчика по модулю N. выходы второго, третьего, четвертого элементов ИЛИ и седьмой выход дешифратора подключены соот- ветственно к выходам с первого по четвертый блока управлени , выход первого дешифратора подключен к п тому выходу блока управлени  и к второму входу первого элемента И, выход которого подключен к шестому выходу блока управлени , первый и второй выходы третьего дешифратора и выход первого элемента ИЛИ подключены соответственно к седьмому , восьмому и дев тому выходам блока управлени .