JP2006140825A - トラップフィルタ - Google Patents

Abstract

【課題】所定の周波数帯域の信号を効果的に除去する。
【解決手段】シフトレジスタ４０のフリップ・フロップ４２が「Ｈ」レベル信号を出力すると、読み込みスイッチ３２ｂと読み出しスイッチ３４ａがオンとなり、入力信号に対応する電圧をスイッチトキャパシタ１２のサンプリングキャパシタ２２に充電させ、所定周期前にサンプリングキャパシタ２４に充電された電圧に応じた遅延信号を出力させる。シフトレジスタ４０が順次、読み出しスイッチ３２ａ，３６ａ並びに３８ａ、および読み込みスイッチ３２ｂ，３６ｂ並びに３８ｂのオンオフを制御し、入力信号に基づいた電圧を順次サンプリングキャパシタ２２〜２８に受け渡し、遅延回路１０は、所定の周波数の入力信号の位相を反転させる遅延信号を出力する。入力信号とこの遅延信号は加算回路５０で加算され、所定の周波数帯域の信号成分が打ち消されて端子７６から出力される。
【選択図】図１

Description

本発明はトラップフィルタ、特に入力信号を遅延させた遅延信号と、入力信号とを加算させることにより所定の周波数の信号を打ち消すトラップフィルタに関する。

コンポジット・ビデオ信号は、輝度信号に色信号（chrominance signal：以下、クロマ信号という）を重畳し、同期信号を加えて一つにした信号である。コンポジット・ビデオ信号は一般にビデオ信号と言われる。このビデオ信号に基づいて、種々の目的に応じた映像を得るため、ビデオ信号からクロマ信号を除去した信号や、ビデオ信号からクロマ信号のみを取り出した信号等を処理する必要がある。

例えばＮＴＳＣ方式のビデオ信号の場合、輝度信号の帯域は０から約４．４ＭＨｚまで及ぶのに対して、クロマ信号は３．５８−１．５ＭＨｚおよび３．５８ＭＨｚ＋０．５ＭＨｚの帯域にある。そこで、ビデオ信号からクロマ信号を除去するための３．５８ＭＨｚを中心とした帯域の周波数の信号のみトラップするトラップフィルタ回路として、２つの差動アンプとリアクタンス素子とを用いた周波数分離フィルタ方式の回路が知られている（例えば、特許文献１参照）。

特開平９−９８０６６号公報

特許文献１に記載の周波数分離フィルタ方式の回路では、差動アンプのｇ_m（相互コンダクタンス）により周波数特性が決定される。このため、この差動アンプを構成するトランジスタの増幅率が線形性を保つ入力電圧の範囲でしか一定の周波数特性を維持することができず、線形性を保ってフィルタリングできるビデオ信号や輝度信号の入力ダイナミックレンジが狭い。したがって、本来１Ｖｐ−ｐであるビデオ信号を２００ｍＶｐ−ｐ以下に減衰させて入力させる必要があり、この減衰のためビデオ信号のＳ／Ｎ比が劣化してしまうという問題がある。さらに、特許文献１に記載の周波数分離フィルタ方式の回路では、フィルタの周波数特性がそれを構成する抵抗の抵抗値及び容量の容量値に直接的に依存する。このため、この抵抗値及び容量値のばらつきを抑え、個々のフィルタ特性を所望の特性に調整することが困難である。

本発明は、上記従来技術の問題を鑑み、入力ダイナミックレンジを拡大すると共に、ビデオ信号からクロマ信号を高い減衰率で除去することができるトラップフィルタを提供する。

本発明のトラップフィルタは、入力信号を遅延させ、遅延信号を出力する遅延回路と、前記入力信号と前記遅延信号とを加算出力する加算回路と、を備えたトラップフィルタであって、前記遅延回路は、スイッチトキャパシタを含む。

また、本発明のトラップフィルタは、入力信号を遅延させ、遅延信号を出力する遅延回路と、前記入力信号をサンプリングし、サンプリング信号を出力するサンプリング回路と、前記遅延信号と前記サンプリング信号とを加算出力する加算回路と、を備えたトラップフィルタであって、前記遅延回路は、スイッチトキャパシタを含み、前記サンプリングは、前記スイッチトキャパシタのスイッチングに同期して入力信号をサンプリングする。

また、本発明の他の態様によれば、前記サンプリング回路は、スイッチトキャパシタを含む。

また、本発明の他の態様によれば、前記遅延回路は、複数のスイッチトキャパシタを含み、このスイッチトキャパシタは、それぞれ、サンプリングキャパシタと、この入力信号の電圧に対応する充電電圧を前記サンプリングキャパシタに充電させる読み込みスイッチ素子と、前記充電電圧に応じた電圧を出力させる読み出しスイッチ素子と、を含み、前記充電電圧を順次前記サンプリングキャパシタに所定時間保持させた後出力することにより、前記入力信号を遅延させて前記遅延信号として出力する。

また、本発明の他の態様によれば、前記遅延回路に含まれる前記読み込みスイッチ素子と前記読み出しスイッチ素子とに制御信号を順次出力することによって、前記サンプリングキャパシタの充放電を制御するシフトレジスタを含む。

また、本発明の他の態様によれば、前記遅延回路は、ｎ（ｎ：３以上の整数）段のスイッチトキャパシタによって構成され、前記シフトレジスタはｎ＋１段のフリップ・フロップによって構成され、前記シフトレジスタの初段の前記フリップ・フロップの出力端子は、前記遅延回路の初段のスイッチトキャパシタに接続された読み出しスイッチ素子の制御端子に接続されている。

また、本発明の他の態様によれば、前記シフトレジスタの初段及び最終段の出力端子には、それぞれ前記読み込みスイッチ素子又は読み出しスイッチ素子と負荷が等価な負荷ダミー素子が接続される。

また、本発明の他の態様によれば、前記負荷ダミー素子は、前記読み込みスイッチ素子又は前記読み出しスイッチ素子と等価なスイッチ素子である。

本発明によれば、スイッチトキャパシタを用いたコムフィルタ方式により、入力信号のうち、所定の周波帯域の信号成分を打ち消す。これによって、入力ダイナミックレンジを拡大すると共に、所定の周波帯域の信号を効率的に減衰させることができる。

以下、本発明を実施するための最良の形態（以下、実施形態という）について、図面に基づいて説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係るトラップフィルタ１の回路構成を示すブロック図である。トラップフィルタ１は、端子７２から入力される入力信号を遅延させ、遅延信号を出力する遅延回路１０と、遅延回路１０に入力信号のサンプリングを制御する制御信号を出力するシフトレジスタ４０と、遅延回路１０が出力する遅延信号と遅延のない入力信号とを加算して所定の周波帯域の信号を減衰させた出力信号を出力する加算回路５０と、を含んで構成される。

遅延回路１０は、４つのスイッチトキャパシタ１２、１４、１６、１８を備える。端子７２には入力信号が入力され、端子７４は接地される。スイッチトキャパシタ１２，１４，１６，１８は、サンプリングキャパシタ２２，２４，２６，２８、読み出しスイッチ３２ａ，３４ａ，３６ａ，３８ａ、読み込みスイッチ３２ｂ，３４ｂ，３６ｂ，３８ｂをそれぞれ備える。読み出しスイッチ３２ａ，３４ａ，３６ａ，３８ａ及び読み込みスイッチ３２ｂ，３４ｂ，３６ｂ，３８ｂは、例えばＦＥＴで構成することができる。

スイッチトキャパシタ１２に含まれるサンプリングキャパシタ２２の一方の端子は、端子７４に接続される。サンプリングキャパシタ２２の他方の端子は、読み出しスイッチ３２ａを介して出力バッファアンプ４の非反転入力端子に接続されると共に、読み込みスイッチ３２ｂを介して入力バッファアンプ２の出力端子に接続される。他のスイッチトキャパシタ１４，１６，１８も同様の構成を有し、それぞれのスイッチトキャパシタ１２〜１８に含まれるサンプリングキャパシタ２２〜２８、読み出しスイッチ３２ａ〜３８ａ、読み込みスイッチ３２ｂ〜３８ｂは同等の特性を持つように構成される。

入力信号は、入力バッファアンプ２の非反転入力端子に印加される。また、入力バッファアンプ２の反転入力端子には、入力バッファアンプ２の出力電圧がフィードバックされる。

出力バッファアンプ４の反転入力端子には、入力コンデンサ６を介して出力バッファアンプの出力電圧がフィードバックされる。これにより、読み出しスイッチ３２ａ，３４ａ，３６ａ，３８ａがオン状態となると、スイッチトキャパシタ１２，１４，１６，１８に充電されている充電電圧が出力バッファアンプ４の非反転入力端子へ出力される。また、出力バッファアンプ４の出力端子は、加算回路５０に接続され、出力バッファアンプ４の出力は、遅延信号として加算回路５０に入力される。

シフトレジスタ４０は、直列に接続されたフリップ・フロップ４２，４４，４６，４８を含んで構成される。スイッチトキャパシタ１２への電荷の充電を行うための読み込みスイッチ３２ｂのゲートと、隣接するスイッチトキャパシタ１４からの電荷の放電を行うための読み出しスイッチ３４ａのゲートと、が接続され、その接続点には、シフトレジスタ４０に含まれる第１段のフリップ・フロップ４２の出力端子Ｑが接続される。同様に、スイッチトキャパシタ１４の読み込みスイッチ３４ｂのゲートと、スイッチトキャパシタ１６の読み出しスイッチ３６ａのゲートと、が接続され、その接続点には、第２段のフリップ・フロップ４４の出力端子Ｑが接続される。スイッチトキャパシタ１６の読み込みスイッチ３６ｂのゲートと、スイッチトキャパシタ１８の読み出しスイッチ３８ａのゲートと、が接続され、その接続点には、第３段のフリップ・フロップ４６の出力端子Ｑが接続される。スイッチトキャパシタ１８の読み込みスイッチ３８ｂのゲートと、スイッチトキャパシタ１２の読み出しスイッチ３２ａのゲートと、が接続され、その接続点には、第４段のフリップ・フロップ４８の出力端子Ｑが接続される。フリップ・フロップ４２，４４，４６，４８は、読み出しスイッチ３２ａ，３４ａ，３６ａ，３８ａ及び読み込みスイッチ３２ｂ，３４ｂ，３６ｂ，３８ｂのオン・オフを制御する制御信号を出力する。この４段シフトレジスタ４０のフリップ・フロップ４２，４４，４６，４８のリセット端子（Ｒ端子）及びクロック端子（Ｃ端子）には、それぞれ端子８４及び端子８６からリセット信号およびクロック信号が入力される。また、フリップ・フロップ４２，４４，４６，４８の入力端子（Ｄ端子）には、それぞれ端子８２からデータ信号が入力される。

加算回路５０は、例えば、それぞれの信号を入力抵抗を介してオペアンプの非反転入力端子に接続させる回路により構成される。このように遅延回路１０及び加算回路５０を含み、遅延回路１０によって減衰させたい周波数の信号を半周期だけ遅延させ、加算回路５０において元の信号と遅延させた信号とを加算合成することによって、中心周波数近傍の周波数帯域の信号を互いに打ち消し合わせることにより減衰させるフィルタをコムフィルタという。

次に、このトラップフィルタ１の動作について説明する。図２は、本発明の第１の実施の形態に係るトラップフィルタ１の動作を示すタイミングチャートである。端子７２に入力された入力信号は、入力バッファアンプ２を介して遅延回路１０に入力される。シフトレジスタ４０の端子８４には、定常時において常に「Ｈ」レベル電圧が入力される。また、端子８６には、所定の周期Ｔで「Ｌ」レベル電圧と「Ｈ」レベル電圧とが交互に入力される。端子８２には、データ信号として、クロック信号の周期にシフトレジスタ４０のフリップ・フロップ回路の段数を掛けた周期Ａで立ち上がるパルスがデータ信号として入力される。本実施形態では、クロック信号と同期した周期４Ｔのうち一周期のみ「Ｈ」レベル電圧が入力され、残りの三周期は「Ｌ」レベル電圧が入力される。

まず、時刻ｔ１で、フリップ・フロップ４２，４４，４６，４８に、「Ｈ」レベル電圧、「Ｌ」レベル電圧、「Ｌ」レベル電圧、および「Ｌ」レベル電圧がそれぞれ入力されている状態で、クロック信号が「Ｌ」レベル電圧から「Ｈ」レベル電圧になると、フリップ・フロップ４２のみが「Ｈ」レベル信号を出力し、フリップ・フロップ４４、４６、および４８は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ３２ｂ、および読み出しスイッチ３４ａがオンになり、入力バッファアンプ２の出力電圧によりサンプリングキャパシタ２２が充電されるとともに、サンプリングキャパシタ２４の充電電圧が出力バッファアンプ４へ出力される。このとき、サンプリングキャパシタ２４からは、時刻Ｔ１から３Ｔ前にサンプリングされた電圧が出力される。

次に、クロック信号が「Ｈ」レベルから「Ｌ」レベルに変化すると共に、データ信号が「Ｈ」レベルから「Ｌ」レベルに変化した後、時刻ｔ１からＴ後の時刻ｔ２にクロック信号が再び「Ｌ」レベルから「Ｈ」レベルになると、フリップ・フロップ４４のみが「Ｈ」レベル信号を出力し、フリップ・フロップ４２、４６、および４８は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ３２ｂおよび読み出しスイッチ３４ａがオフになり、時刻ｔ１から時刻ｔ２の間、サンプリングキャパシタ２２に入力バッファアンプ２の出力電圧に対応する充電電圧に充電され、サンプリングキャパシタ２４からの放電が終了する。同時に、読み込みスイッチ３４ｂおよび読み出しスイッチ３６ａがオンになり、入力バッファアンプ２の出力電圧によるサンプリングキャパシタ２４への充電が開始されるとともに、サンプリングキャパシタ２６の充電電圧が出力バッファアンプ４へ出力される。このとき、サンプリングキャパシタ２６からは、時刻ｔ１から２Ｔ前にサンプリングされた電圧が出力される。

次に、クロック信号が「Ｈ」レベルから「Ｌ」レベルに変化すると共に、データ信号が「Ｈ」レベルから「Ｌ」レベルに変化した後、時刻ｔ１から２Ｔ後の時刻ｔ３にクロック信号が再び「Ｌ」レベルから「Ｈ」レベルになると、フリップ・フロップ４６のみが「Ｈ」レベル信号を出力し、フリップ・フロップ４２、４６、および４８は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ３４ｂおよび読み出しスイッチ３６ａがオフになり、時刻ｔ２から時刻ｔ３の間、サンプリングキャパシタ２４に入力バッファアンプ２の出力電圧に対応する充電電圧に充電され、サンプリングキャパシタ２８からの放電が終了する。同時に、読み込みスイッチ３６ｂおよび読み出しスイッチ３８ａがオンになり、入力バッファアンプ２の出力電圧によるサンプリングキャパシタ２６への充電が開始されるとともに、サンプリングキャパシタ２８の充電電圧が出力バッファアンプ４へ出力される。このとき、サンプリングキャパシタ２８からは、時刻ｔ１からＴ前にサンプリングされた電圧が出力される。

次に、クロック信号が「Ｈ」レベルから「Ｌ」レベルに変化すると共に、データ信号が「Ｈ」レベルから「Ｌ」レベルに変化した後、時刻ｔ１から３Ｔ後の時刻ｔ４にクロック信号が再び「Ｌ」レベルから「Ｈ」レベルになると、フリップ・フロップ４８のみが「Ｈ」レベル信号を出力し、フリップ・フロップ４２、４４、および４６は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ３６ｂおよび読み出しスイッチ３８ａがオフになり、時刻ｔ３から時刻ｔ４の間、サンプリングキャパシタ２６に入力バッファアンプ２の出力電圧に対応する充電電圧に充電され、サンプリングキャパシタ２２からの放電が終了する。同時に、読み込みスイッチ３８ｂおよび読み出しスイッチ３２ａがオンになり、入力バッファアンプ２の出力電圧によるサンプリングキャパシタ２８への充電が開始されるとともに、サンプリングキャパシタ２２の充電電圧が出力バッファアンプ４へ出力される。このとき、サンプリングキャパシタ２２からは、時刻ｔ１にサンプリングされた電圧が出力される。

以上説明したステップの繰り返しにより、遅延回路１０から、入力バッファアンプ２の出力電圧に対応する電圧が時間４Ｔだけ遅延されて出力バッファアンプ４に順次出力される。出力バッファアンプ４は、この入力電圧に対応した出力電圧を加算回路５０へ出力する。

加算回路５０において、端子７２から入力された入力信号と、遅延回路１０により４Ｔ遅延した遅延信号とが、加算されて出力される。減衰（トラップ）させたい周波帯域の中心周波数ｆｔの周期をＴｔ、ｎ：自然数とすると、
ｎ×Ｔｔ／２＝４Ｔ 式（１）
である場合には、端子７２から入力された入力信号と、遅延回路１０により４Ｔ遅延した遅延信号との位相が半周期だけシフトして、周波数ｆｔを中心周波数とする周波数帯域の信号は打ち消し合うこととなる。すなわち、加算回路５０の出力信号では中心周波数ｆｔとする周波数帯域の信号が除去されることになる。この構成によれば、入力電圧をトランジスタの増幅率が線形性を保つ範囲に制限させる必要がないので、従来の方法と比べ、入力ダイナミックレンジを広くすることができる。また、このトラップフィルタ１を構成する抵抗値及び容量値は、直接的にフィルタの周波数特性に関係しないため、フィルタ特性を所望の特性にするために必要な抵抗値及び容量値のばらつきに対する許容値を拡大することができる。

なお、所定の周波数において位相が反転した入力信号と遅延信号とを完全に打ち消すために、例えば加算回路５０をオペアンプの非反転増幅回路により構成させる場合には、この非反転増幅回路の入力抵抗値を入力信号と遅延信号との振幅が等しくなるように設定する。

この第１の実施形態に係るトラップフィルタ１は、ビデオ信号から、クロマ信号を除去する用途に好適である。本実施形態を適用すれば、ビデオ信号からクロマ信号の周波数帯域のみ高い減衰率で減衰させ、輝度信号の周波数帯域の減衰を抑制して輝度信号を抽出することができる。

上記説明した第１の実施形態に掛かるトラップフィルタ１の遅延回路１０において、スイッチトキャパシタを４段構成としたが、スイッチトキャパシタの段数は４段に限らず、式（１）を満たし、減衰（トラップ）させたい信号の周波数に対応する周期の１／２だけ遅延できるものであればよい。トラップフィルタの段数は減衰（トラップ）させたい信号の周波数および入力信号の帯域により決められる。

［第２の実施形態］
図３は、本発明の第２の実施形態に係るトラップフィルタ１００の回路構成を示すブロック図である。第２の実施形態に係るトラップフィルタ１００は、第１の実施形態に係るトラップフィルタ１の構成に加え、遅延回路１０のスイッチトキャパシタのスイッチングに同期して入力信号をサンプリングし、サンプリング信号を出力するサンプリング回路１１０と、このサンプリング回路のスイッチトキャパシタの充電を行うための２段シフトレジスタ１３０と、サンプリング信号と遅延信号とを加算する加算出力バッファアンプ１０２と、を含んで構成される。

第１の実施形態に係るトラップフィルタ１は、サンプリングを行っていない入力信号そのものと、クロック周波数でサンプリングを行った遅延信号とを、加算回路５０で加算していたが、第２の実施形態に係るトラップフィルタ１００は、入力信号をサンプリング回路１１０において、サンプリングし、このサンプリング信号と遅延信号とを加算出力バッファアンプ１０２で加算する。

サンプリング回路１１０は、遅延回路１０のスイッチトキャパシタのスイッチングに同期して入力信号をする。図３に示すサンプリング回路１１０は、２つのスイッチトキャパシタ１１２および１１４を備える。このスイッチトキャパシタ１１２および１１４は、遅延回路１０におけるスイッチトキャパシタと同様に構成される。すなわち、スイッチトキャパシタ１１２および１１４は、サンプリングキャパシタ１２２及び１２４、読み出しスイッチ１３２ａおよび１３４ａ、読み込みスイッチ１３２ｂおよび１３４ｂをそれぞれ備える。読み出しスイッチ１３２ａ，１３４ａ及び読み込みスイッチ１３２ｂ，１３４ｂは、例えばＦＥＴで構成することができる。

スイッチトキャパシタ１１２に含まれるサンプリングキャパシタ１２２の一方の端子は、端子７４に接続される。サンプリングキャパシタ１２２の他方の端子は、読み出しスイッチ１３２ａを介して加算出力バッファアンプ１０２の非反転入力端子に接続されると共に、読み込みスイッチ１３２ｂを介して入力バッファアンプ２の出力端子に接続される。サンプリング回路１１０におけるもう１つのスイッチトキャパシタ１１４は、スイッチトキャパシタ１１２と同様の構成を有し、サンプリングキャパシタ１２４、読み出しスイッチ１３４ａ、読み込みスイッチ１３４ｂは、それぞれサンプリングキャパシタ１２２、読み出しスイッチ１３２ａ、読み込みスイッチ１３２ｂと同等の特性を持つように構成される。

また、読み出しスイッチ１３２ａおよび１３４ａがオン状態になると、サンプリングキャパシタ１２２および１２４に充電されている充電電圧が加算出力バッファアンプ１０２の非反転入力端子へ出力される。

２段シフトレジスタ１３０は、直列に接続されたフリップ・フロップ１４２および１４４を含んで構成される。サンプリングキャパシタ１２２への電荷の充電を行うための読み込みスイッチ１３２ｂのゲートと、隣接するサンプリングキャパシタ１２４からの電荷の放電を行うための読み出しスイッチ１３４ａのゲートと、が接続され、その接続点には、シフトレジスタ１３０に含まれる第１段のフリップ・フロップ１４２の出力端子Ｑが接続される。同様に、スイッチトキャパシタ１１４の読み込みスイッチ１３４ｂのゲートと、スイッチトキャパシタ１１２の読み出しスイッチ１３２ａのゲートと、が接続され、その接続点には、第２段のフリップ・フロップ１４４の出力端子が接続される。フリップ・フロップ１４２および１４４は、読み出しスイッチ１３２ａ，１３４ａ及び読み込みスイッチ１３２ｂ，１３４ｂのオン・オフを制御する制御信号を出力する。この２段シフトレジスタ１３０の端子１８４及び端子１８６にはそれぞれリセット信号およびクロック信号が入力される。また、端子１８２にはデータ信号が入力される。

次に、このサンプリング回路１１０の動作について説明する。図４は、本発明の第２の実施の形態に係るトラップフィルタ１００の動作を示すタイミングチャートである。２段シフトレジスタ１３０に接続される端子１８２には、４段シフトレジスタ４０に接続される端子８２に印加される信号の周期と同じ周期で、「Ｈ」レベル電圧と、「Ｌ」レベル電圧とが交互に入力される。端子１８４、および１８６には、それぞれ４段シフトレジスタ４０に接続される端子８４、および８６と同じリセット信号、およびクロック信号が入力される。なお、フリップ・フロップ４２，４４，４６，４８及びサンプリングキャパシタ２２，２４，２６，２８は、第１の実施形態と同様に動作するため、ここでは動作の説明を省略する。

端子７２に入力された入力信号は、入力バッファアンプ２を介してサンプリング回路１１０に入力される。２段シフトレジスタ１３０のデータ端子１８２には、サンプリングデータ信号として、クロック信号と同期した周期２Ｔのうち一周期のみ「Ｈ」レベル電圧が入力され、残りの一周期は「Ｌ」レベル電圧が入力される。

まず、時刻ｔ１で、フリップ・フロップ１４２，１４４に、「Ｈ」レベル電圧および「Ｌ」レベル電圧がそれぞれ入力されている状態で、クロック信号が「Ｌ」レベル電圧から「Ｈ」レベル電圧になると、フリップ・フロップ１４２が「Ｈ」レベル信号を出力し、フリップ・フロップ１４４は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ１３２ｂ、および読み出しスイッチ１３４ａがオンになり、入力バッファアンプ２の出力電圧によりサンプリングキャパシタ１２２が充電されるとともに、サンプリングキャパシタ１２４の充電電圧が加算出力バッファアンプ１０２へ出力される。このとき、サンプリングキャパシタ１２４からは、時刻ｔ１からＴ前にサンプリングされた電圧が出力される。

次に、クロック信号が「Ｈ」レベルから「Ｌ」レベルに変化すると共に、サンプリングデータ信号が、「Ｈ」レベルから「Ｌ」レベルに変化した後、時刻ｔ１からＴ後の時刻ｔ２にクロック信号が再び「Ｌ」レベルから「Ｈ」レベルになると、フリップ・フロップ１４４が「Ｈ」レベル信号を出力し、フリップ・フロップ１４２は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ１３２ｂおよび読み出しスイッチ１３４ａがオフになり、時刻ｔ１から時刻ｔ２の間、サンプリングキャパシタ１２２に入力バッファアンプ２の出力電圧に対応する充電電圧に充電され、サンプリングキャパシタ１２４からの放電が終了する。同時に、読み込みスイッチ１３４ｂおよび読み出しスイッチ１３２ａがオンになり、入力バッファアンプ２の出力電圧によるサンプリングキャパシタ１２４への充電が開始されるとともに、サンプリングキャパシタ１２２の充電電圧が出力バッファアンプ４へ出力される。このとき、サンプリングキャパシタ１２２からは、時刻ｔ１にサンプリングされた電圧が出力される。

以上説明したステップの繰り返しにより、サンプリング回路１１０から、入力バッファアンプ２の出力電圧に対応する電圧が時間Ｔだけ遅延されて加算出力バッファアンプ１０２に順次出力される。

加算出力バッファアンプ１０２には、サンプリング回路１１０からの時間Ｔ遅延されたサンプリング信号に対応する電荷と、遅延回路１０からの時間４Ｔ遅延された遅延信号に対応する電荷とが、入力され、加算電荷に対応する電圧を出力する。減衰（トラップ）させたい周波帯域の中心周波数ｆｔの周期をＴｔ、ｎ：自然数とすると、
ｎ×Ｔｔ／２＝４Ｔ−Ｔ 式（２）
である場合には、サンプリング回路１１０からの時間Ｔ遅延されたサンプリング信号と、遅延回路１０により４Ｔ遅延した信号との位相が半周期だけシフトして、周波数ｆｔを中心周波数とする周波数帯域の信号は打ち消し合うこととなる。すなわち、加算出力バッファアンプ１０２の出力信号では中心周波数ｆｔとする周波数帯域の信号が除去されることになる。この構成によれば、サンプリング信号と遅延信号とがともに同じ周期Ｔでサンプリングされているため、サンプリング信号と遅延信号とに含まれる周波数成分が等しい。したがって、第２の実施形態に係るトラップフィルタ１００は、第１の実施形態に係るトラップフィルタ１と比べ、所望の周波数帯域の信号成分を高い減衰率で除去することができる。

上記説明した第２の実施形態に掛かるトラップフィルタ１００のサンプリング回路１１０においてスイッチトキャパシタを２段構成とし、遅延回路１０においてスイッチトキャパシタを４段構成としたが、スイッチトキャパシタの段数はこの例に限らず、式（２）を満たすものであればよい。トラップフィルタの段数は減衰（トラップ）させたい信号の周波数および入力信号の帯域により決められる。

［第３の実施形態］
図５は、本発明の第３の実施形態に係るトラップフィルタ２００の回路構成を示すブロック図である。第２の実施形態に係るトラップフィルタ２００は、第１の実施形態に係るトラップフィルタ１の遅延回路１０および４段シフトレジスタ４０構成と比較して、４段シフトレジスタ４０が、５段シフトレジスタ２４０に置き換わった構成となっている。さらに、５段シフトレジスタ２４０は、直列に接続されたフリップ・フロップ４２，４４，４６，４８の前段にフリップ・フロップ２４２を含んで構成される。初段のフリップ・フロップ２４２の出力端子Ｑは、スイッチトキャパシタ１２への電荷の放電を行うための読み出しスイッチ３２ａのゲートと接続され、フリップ・フロップ４８の出力端子Ｑは、スイッチトキャパシタ１８からの電荷の充電を行うための読み込みスイッチ３８ｂのゲートが接続され、読み込みスイッチ３８ｂのゲートと、読み出しスイッチ３２ａのゲートと、が接続されない点が異なっている。

次に、このトラップフィルタ２００の動作について説明する。図６は、本発明の第３の実施の形態に係るトラップフィルタ２００の動作を示すタイミングチャートである。端子７２に入力される入力信号、リセット端子８４に入力されるリセット信号、クロック端子８６に入力されるリセット信号、及びデータ端子８２に入力されるデータ信号は第１の実施形態に係るトラップフィルタ１と共通である。

まず、時刻ｔ１で、フリップ・フロップ２４２にフリップ・フロップ４８と同じ「Ｈ」レベル電圧が入力されている状態で、クロック信号が「Ｌ」レベル電圧から「Ｈ」レベル電圧になると、フリップ・フロップ２４２とフリップ・フロップ４８のみが「Ｈ」レベル信号を出力し、フリップ・フロップ４２，４４，および４６は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ３８ｂ、および読み出しスイッチ３２ａがオンになり、入力バッファアンプ２の出力電圧によりサンプリングキャパシタ２８が充電されるとともに、サンプリングキャパシタ２２の充電電圧が出力バッファアンプ４へ出力される。このとき、サンプリングキャパシタ２２からは、時刻ｔ０から３Ｔ前にサンプリングされた電圧が出力される。

次に、クロック信号が「Ｈ」レベルから「Ｌ」レベルになった後、データ信号が、「Ｈ」レベルから「Ｌ」レベルに変化し、時刻ｔ１からＴ後の時刻ｔ２にクロック信号が再び「Ｌ」レベルから「Ｈ」レベルになると、フリップ・フロップ４２のみが「Ｈ」レベル信号を出力し、フリップ・フロップ２４２，４４，４６、および４８は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ３８ｂおよび読み出しスイッチ３２ａがオフになり、時刻ｔ１から時刻ｔ２の間、サンプリングキャパシタ２２に入力バッファアンプ２の出力電圧に対応する充電電圧に充電され、サンプリングキャパシタ２２からの放電が終了する。同時に、読み込みスイッチ３２ｂおよび読み出しスイッチ３４ａがオンになり、入力バッファアンプ２の出力電圧によるサンプリングキャパシタ２２への充電が開始されるとともに、サンプリングキャパシタ２４の充電電圧が出力バッファアンプ４へ出力される。このとき、サンプリングキャパシタ２４からは、時刻ｔ０から２Ｔ前にサンプリングされた電圧が出力される。

次に、クロック信号が「Ｈ」レベルから「Ｌ」レベルになった後、データ信号が、「Ｈ」レベルから「Ｌ」レベルに変化し、時刻ｔ１から２Ｔ後の時刻ｔ３にクロック信号が再び「Ｌ」レベルから「Ｈ」レベルになると、フリップ・フロップ４４のみが「Ｈ」レベル信号を出力し、フリップ・フロップ２４２，４２，４６、および４８は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ３２ｂおよび読み出しスイッチ３４ａがオフになり、時刻ｔ２から時刻ｔ３の間、サンプリングキャパシタ２２に入力バッファアンプ２の出力電圧に対応する充電電圧に充電され、サンプリングキャパシタ２４からの放電が終了する。同時に、読み込みスイッチ３４ｂおよび読み出しスイッチ３６ａがオンになり、入力バッファアンプ２の出力電圧によるサンプリングキャパシタ２４への充電が開始されるとともに、サンプリングキャパシタ２６の充電電圧が出力バッファアンプ４へ出力される。このとき、サンプリングキャパシタ２６からは、時刻ｔ０からＴ前にサンプリングされた電圧が出力される。

次に、クロック信号が「Ｈ」レベルから「Ｌ」レベルになった後、データ信号が、「Ｈ」レベルから「Ｌ」レベルに変化し、時刻ｔ１から３Ｔ後の時刻ｔ４にクロック信号が再び「Ｌ」レベルから「Ｈ」レベルになると、フリップ・フロップ４６のみが「Ｈ」レベル信号を出力し、フリップ・フロップ２４２，４２，４４、および４８は「Ｌ」レベル信号を出力する。これにより、読み込みスイッチ３４ｂおよび読み出しスイッチ３６ａがオフになり、時刻ｔ３から時刻ｔ４の間、サンプリングキャパシタ２４に入力バッファアンプ２の出力電圧に対応する充電電圧に充電され、サンプリングキャパシタ２６からの放電が終了する。同時に、読み込みスイッチ３６ｂおよび読み出しスイッチ３８ａがオンになり、入力バッファアンプ２の出力電圧によるサンプリングキャパシタ２６への充電が開始されるとともに、サンプリングキャパシタ２８の充電電圧が出力バッファアンプ４へ出力される。このとき、サンプリングキャパシタ２８からは、時刻ｔ０にサンプリングされた電圧が出力される。

以上のように５段シフトレジスタ２４０において、第１の実施形態に係るトラップフィルタ１における遅延回路１０の４つのスイッチトキャパシタ１２、１４、１６、１８を同様に動作させるために、初段のスイッチトキャパシタ１２の読み込み制御信号を出力する初段のフリップ・フロップ２４２と、最終段である５段目のスイッチトキャパシタ１８の読み出し制御信号を出力する最終段である第５段のフリップ・フロップ４８とは、同じ信号を出力する。このように初段と最終段のフリップ・フロップを動作させることにより、この第２の実施形態に係るトラップフィルタ２００における、第４のフリップ・フロップ４８と第５のフリップ・フロップ２４２とが、第１の実施形態に係るトラップフィルタ１における最終段である第４段のフリップ・フロップ４８と同じ信号を出力することができる。

この構成によれば、スイッチトキャパシタ１８の近傍に配置された第４のフリップ・フロップ４８から、スイッチの中で最も離れたスイッチ３２ａに接続させる必要がないので、シフトレジスタからスイッチへの配線のうち、最も長い配線である第４のフリップ・フロップ４８からスイッチ３２ａに至る配線を排除することができ、半導体のレイアウト効率を高めることができる。

以上説明した、第３の実施形態に係るトラップフィルタ２００において、スイッチを動作させるためのシフトレジスタ２４０を５段フリップ・フロップ構成としたが、フリップ・フロップの構成は５段には限られず、スイッチトキャパシタの段数より１段多く構成され、その初段のフリップ・フロップと最終段のフリップ・フロップとが同じ信号を出力することにより、遅延回路１０を所望の周期遅延させる動作をさせることができる。

なお、本構成を第２の実施形態に係るトラップフィルタ１００の遅延回路１０およびシフトレジスタ４０に適用することも好ましい。

［第４の実施形態］
図７は、本発明の第４の実施形態に係るトラップフィルタ３００の回路構成を示すブロック図である。第４の実施形態に係るトラップフィルタ３００は、第３の実施形態に係るトラップフィルタ２００の構成に加え、遅延回路１０の初段のスイッチトキャパシタ１２に接続された初段ダミースイッチトキャパシタ３１０と、終段のスイッチトキャパシタ１８に接続された終段ダミースイッチトキャパシタ３２０と含む。

初段ダミースイッチトキャパシタ３１０に含まれるサンプリングキャパシタ３１２の一方の端子は、端子７４に接続される。サンプリングキャパシタ３１２の他方の端子は、負荷ダミー素子であるスイッチ３２２を介して端子７４に接続されている。スイッチ３２２のベースは、スイッチ３２ａのベースに接続されている。

終段ダミースイッチトキャパシタ３２０に含まれるサンプリングキャパシタ３１４の一方の端子は、端子７４に接続される。サンプリングキャパシタ３１４の他方の端子は、負荷ダミー素子であるスイッチ３２４を介して端子７４に接続されている。スイッチ３２４のベースは、スイッチ３８ａのベースに接続されている。

この第４の実施形態に係るトラップフィルタ３００において、スイッチ３２４、スイッチ３２ａ、スイッチ３２４、及びスイッチ３８ａは同等の特性を持つように構成される。

この構成によれば、全てのフリップ・フロップの出力端子Ｑに掛かる負荷が等しくなるため、全てのフリップ・フロップにおいて、負荷の違いに起因する出力電圧の立ち上がり、立ち下がり特性を均一にすることができる。第４の実施形態に係るトラップフィルタ３００において、全てのフリップ・フロップの出力電圧の立ち上がり、立ち下がり特性が均一性が向上するので、入力信号のサンプリングの間隔の均一性が向上し、所定の周波数帯域の信号を効率的に減衰させることができる。

なお、この第４の実施形態において、シフトレジスタの初段及び最終段の出力端子に接続される負荷ダミー素子を、スイッチ３２ａ及びスイッチ３８ａと同等の特性を持つ、例えばＦＥＴで構成されるスイッチであるとしたが、この負荷ダミー素子はＦＥＴで構成させるスイッチ素子に限られず、読み込みスイッチ素子３８ｂ又は読み出しスイッチ素子３２ａと負荷が等価な素子であれば良い。このような負荷ダミー素子は、例えば、抵抗と容量とにより構成することができる。負荷ダミー素子をスイッチ３２ａ並びにスイッチ３８ａと同等の特性を持つスイッチ素子にすることは、負荷ダミー素子をスイッチ３２ａ並びにスイッチ３８と共通の構造とすればよいという設計の容易性、及び負荷ダミー素子をスイッチ３２ａ並びにスイッチ３８と共通のプロセスで形成することができるという作製の容易性から好ましい。

なお、本構成を第２の実施形態に係るトラップフィルタ１００の遅延回路１０に適用することも好ましい。

なお、上述の説明では、入力信号としてＮＴＳＣのアナログビデオ信号を前提として説明したが、他の規格のカラー信号であってもよいし、広い帯域の信号に含まれる所定の限られた帯域の信号のトラップに適応することができる。

本発明の第１の実施の形態に係るトラップフィルタの回路構成を示す図である。 本発明の第１の実施の形態に係るトラップフィルタの動作を示すタイミングチャートである。 本発明の第２の実施の形態に係るトラップフィルタの回路構成を示す図である。 本発明の第２の実施の形態に係るトラップフィルタの動作を示すタイミングチャートである。 本発明の第３の実施の形態に係るトラップフィルタの回路構成を示す図である。 本発明の第３の実施の形態に係るトラップフィルタの動作を示すタイミングチャートである。 本発明の第４の実施の形態に係るトラップフィルタの回路構成を示す図である。

符号の説明

１，１００，２００，３００ トラップフィルタ、２ 入力バッファアンプ、４ 出力バッファアンプ、６ 入力コンデンサ、１０ 遅延回路、１２，１４，１６，１８，１１２，１１４ スイッチトキャパシタ、２２，２４，２６，２８，１２２，１２４，３１２，３１４ サンプリングキャパシタ、３２ａ，３２ｂ，３４ａ，３４ｂ，３６ａ，３６ｂ，３８ａ，３８ｂ，１３２ａ，１３２ｂ，１３４ａ，１３４ｂ，３２２，３２４ スイッチ、４０，２４０ シフトレジスタ、４２，４４，４６，４８，１３０，１４２，１４４，２４２ フリップ・フロップ、５０ 加算回路、７２，７４，８２，８４，８６，１８２，１８４，１８６ 端子、１０２ 加算出力バッファアンプ、１１０ サンプリング回路、３１０ 初段ダミースイッチトキャパシタ、３２０ 終段ダミースイッチトキャパシタ。

Claims (8)

1. 入力信号を遅延させ、遅延信号を出力する遅延回路と、
   前記入力信号と前記遅延信号とを加算出力する加算回路と、
   を備えたトラップフィルタであって、
   前記遅延回路は、スイッチトキャパシタを含むことを特徴とするトラップフィルタ。
2. 入力信号を遅延させ、遅延信号を出力する遅延回路と、
   前記入力信号をサンプリングし、サンプリング信号を出力するサンプリング回路と、
   前記遅延信号と前記サンプリング信号とを加算出力する加算回路と、
   を備えたトラップフィルタであって、
   前記遅延回路は、スイッチトキャパシタを含み、
   前記サンプリングは、前記スイッチトキャパシタのスイッチングに同期して入力信号をサンプリングすることを特徴とするトラップフィルタ。
3. 請求項２に記載のトラップフィルタにおいて、
   前記サンプリング回路は、スイッチトキャパシタを含むことを特徴とするトラップフィルタ。
4. 請求項１から３のいずれか１項に記載のトラップフィルタにおいて、
   前記遅延回路は、複数のスイッチトキャパシタを含み、このスイッチトキャパシタは、それぞれ、サンプリングキャパシタと、この入力信号の電圧に対応する充電電圧を前記サンプリングキャパシタに充電させる読み込みスイッチ素子と、前記充電電圧に応じた電圧を出力させる読み出しスイッチ素子と、を含み、前記充電電圧を順次前記サンプリングキャパシタに所定時間保持させた後出力することにより、前記入力信号を遅延させて前記遅延信号として出力することを特徴とするトラップフィルタ。
5. 請求項４に記載のトラップフィルタにおいて、
   前記遅延回路に含まれる前記読み込みスイッチ素子と前記読み出しスイッチ素子とに制御信号を順次出力することによって、前記サンプリングキャパシタの充放電を制御するシフトレジスタを含むことを特徴とするトラップフィルタ。
6. 請求項５に記載のトラップフィルタにおいて、
   前記遅延回路は、ｎ（ｎ：３以上の整数）段のスイッチトキャパシタによって構成され、
   前記シフトレジスタはｎ＋１段のフリップ・フロップによって構成され、
   前記シフトレジスタの初段の前記フリップ・フロップの出力端子は、前記遅延回路の初段のスイッチトキャパシタに接続された読み出しスイッチ素子の制御端子に接続されていることを特徴とするトラップフィルタ。
7. 請求項６に記載のトラップフィルタにおいて、
   前記シフトレジスタの初段及び最終段の出力端子には、それぞれ前記読み込みスイッチ素子又は読み出しスイッチ素子と負荷が等価な負荷ダミー素子が接続されることを特徴とするトラップフィルタ。
8. 請求項７に記載のトラップフィルタにおいて、
   前記負荷ダミー素子は、前記読み込みスイッチ素子又は前記読み出しスイッチ素子と等価なスイッチ素子であることを特徴とするトラップフィルタ。
   

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