JP2021016462A - 超音波プローブ及び超音波診断装置 - Google Patents

超音波プローブ及び超音波診断装置 Download PDF

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Abstract

【課題】フレームレートの低下を抑制しつつ、超音波信号に含まれるノイズを抑制すること。【解決手段】実施形態の超音波プローブは、第１遅延回路と、第２遅延回路と、制御部とを備える。第１遅延回路は、複数のキャパシタを用いて第１チャンネルにおける超音波信号を遅延させる。第２遅延回路は、複数のキャパシタを用いて第２チャンネルにおける超音波信号を遅延させる。制御部は、前記第１遅延回路のキャパシタに対する超音波信号の第１書き込み開始位置と、前記第２遅延回路のキャパシタに対する超音波信号の第２書き込み開始位置とを異なるようにする。【選択図】図２

Description

本発明の実施形態は、超音波プローブ及び超音波診断装置に関する。
反射波信号に対してアナログ方式で遅延処理を施す遅延回路（アナログ遅延回路）を有する超音波プローブを用いて、被検体の内部状態を画像化した超音波画像を示す超音波画像データを生成する超音波診断装置がある。
国際公開第２０１７／０２６０１９号
本明細書に開示の実施形態が解決しようとする課題の一つは、フレームレートの低下を抑制しつつ、超音波信号に含まれるノイズを抑制することである。
ただし、上記課題に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果を奏することも、本明細書等に開示の実施形態が解決する他の課題として位置づけることができる。
実施形態の超音波プローブは、第１遅延回路と、第２遅延回路と、制御部とを備える。第１遅延回路は、複数のキャパシタを用いて第１チャンネルにおける超音波信号を遅延させる。第２遅延回路は、複数のキャパシタを用いて第２チャンネルにおける超音波信号を遅延させる。制御部は、前記第１遅延回路のキャパシタに対する超音波信号の第１書き込み開始位置と、前記第２遅延回路のキャパシタに対する超音波信号の第２書き込み開始位置とを異なるようにする。
図１は、実施形態に係る超音波診断装置の構成の一例を説明するための図である。 図２は、実施形態に係る超音波プローブの構成の一例を説明するための図である。 図３は、実施形態に係るアナログ遅延回路の構成の一例を説明するための図である。 図４は、実施形態に係る複数の書き込み用制御信号、及び、複数の読み出し用制御信号の一例を示す図である。 図５は、反射波信号に重畳されるノイズ成分の一例を説明するための図である。 図６は、図３に示すアナログ遅延回路が備えるスイッチトキャパシタの個数が「５」である場合のアナログ遅延回路を模式的に示す図である。 図７は、スイッチトキャパシタのそれぞれから出力される出力信号に重畳される周期ノイズのパターンの一例を示す図である。 図８は、周期ノイズを低減するための処理の一例を説明するための図である。 図９は、実施形態に係る制御回路が実行する処理の一例を説明するための図である。 図１０は、実施形態に係る制御回路が実行する処理の一例を説明するための図である。 図１１は、図１０に示す２つのアナログ遅延回路に入力される書き込み用制御信号及び読み出し用制御信号の一例を示す図である。 図１２は、実施形態に係る加算回路から出力される加算信号に重畳されるノイズ成分の一例を説明するための図である。 図１３は、実施形態に係る制御回路が実行する処理の流れの一例を示すフローチャートである。 図１４は、一方のチャンネルに対応するアナログ遅延回路の読み出し位置と、他方のチャンネルに対応するアナログ遅延回路の読み出し位置とを、ノイズ周期の１／４周期分ずらした場合の、加算信号に含まれるノイズの一例を示す図である。 図１５は、変形例１に係る超音波プローブの動作の一例を説明するための図である。 図１６は、変形例２に係る超音波プローブが実行する処理の一例について説明するための図である。 図１７は、変形例２に係る超音波プローブが実行する処理の一例について説明するための図である。 図１８は、変形例２に係る超音波プローブが実行する処理の一例について説明するための図である。 図１９は、変形例２に係る超音波プローブが実行する処理の一例について説明するための図である。
以下、添付図面を参照して、超音波プローブ及び超音波診断装置の実施形態及び各変形例を詳細に説明する。
（実施形態）
まず、実施形態に係る超音波プローブが適用された超音波診断装置の構成の一例について説明する。図１は、実施形態に係る超音波診断装置１００の構成の一例を説明するための図である。図１に示すように、実施形態に係る超音波診断装置１００は、超音波プローブ１と、ディスプレイ２と、入力装置３と、装置本体１０とを有する。
超音波プローブ１は、装置本体１０と着脱自在に接続される。超音波プローブ１から被検体Ｐに超音波が送信されると、送信された超音波は、被検体Ｐの体内組織における音響インピーダンスの不連続面で次々と反射される。そして、反射された超音波は、反射波（エコー）として超音波プローブ１で受信される。反射波は、超音波プローブ１で反射波信号に変換される。反射波信号の振幅は、超音波が反射される不連続面における音響インピーダンスの差に依存する。なお、送信された超音波パルスが、移動している血流や心臓壁等の表面で反射された場合の反射波信号は、ドプラ効果により、移動体の超音波送信方向に対する速度成分に依存して、周波数偏移を受ける。そして、反射波信号は、超音波プローブ１で後述する加算信号に変換されて出力される。超音波プローブ１は、コンベックス型でもセクタ型でもよく、様々なタイプの超音波プローブを超音波プローブ１として用いることができる。
なお、超音波プローブ１は、後述する複数の振動素子２１（図２参照）を備えている。複数の振動素子２１は、ラテラル方向及びエレベーション方向に沿って２次元的に配置されており、複数のサブアレイに分割されている。なお、サブアレイとは、例えば、複数の振動素子２１を、所定数の振動素子２１ごとのグループに分けた場合の各グループを指す。１つのサブアレイは、所定数の振動素子２１で構成されている。超音波プローブ１の構成については後述する。
ディスプレイ２は、超音波診断装置１００のユーザが入力装置３を用いて各種設定要求を入力するためのＧＵＩ（Graphical User Interface）を表示したり、装置本体１０において生成された超音波画像データが示す超音波画像等を表示したりする。ディスプレイ２は、表示部の一例である。
入力装置３は、トラックボール、スイッチ、ダイヤル、タッチコマンドスクリーン、フットスイッチ、ジョイスティック等により実現される。入力装置３は、超音波診断装置１００のユーザからの各種設定要求を受け付け、装置本体１０に対して、受け付けた各種設定要求を転送する。例えば、入力装置３は、超音波プローブ１を制御するための各種設定要求を受け付けて、装置本体１０に転送する。
装置本体１０は、超音波プローブ１による超音波の送信、及び、超音波プローブ１による反射波の受信を制御する。そして、装置本体１０は、超音波プローブ１から送信される後述する加算信号に基づいて、超音波画像を生成する。装置本体１０は、図１に示すように、送受信回路１１と、Ｂモード処理回路１２と、ドプラ処理回路１３と、画像生成回路１４と、記憶回路１５と、制御回路１６とを有する。
送受信回路１１は、制御回路１６による制御を受けて、超音波プローブ１と装置本体１０との間で各種データ等の送受信を行う。例えば、送受信回路１１は、所定のレート周波数（ＰＲＦ：Pulse Repetition Frequency）で、送信超音波を形成するための送信パルス（レートパルス）を繰り返し発生し、発生した送信パルスを超音波プローブ１に送信する。
また、例えば、送受信回路１１は、超音波プローブ１に、超音波プローブ１から送信される超音波に対する遅延時間（送信遅延時間）を送信する。具体例を挙げて説明すると、送受信回路１１は、各振動素子２１が出力（送信）する超音波に対する送信遅延時間を送信する。
また、送受信回路１１は、超音波プローブ１に、反射波信号に対する遅延時間（受信遅延時間）を送信する。具体例を挙げて説明すると、送受信回路１１は、超音波プローブ１に、各振動素子２１が送信する反射波信号に対する受信遅延時間を送信する。
また、送受信回路１１は、Ａ／Ｄ（Analog to Digital）変換器と受信ビームフォーマとを有する。送受信回路１１が超音波プローブ１から出力されたサブアレイごとのアナログ形式の加算信号を受信すると、まず、Ａ／Ｄ変換器が、アナログ形式の加算信号をデジタル形式の加算信号に変換する。そして、受信ビームフォーマは、サブアレイごとのデジタル形式の加算信号に対して整相加算処理を行って反射波データを生成する。そして、受信ビームフォーマは、生成した反射波データをＢモード処理回路１２及びドプラ処理回路１３に送信する。
Ｂモード処理回路１２は、送受信回路１１から出力された反射波データを受信する。そして、Ｂモード処理回路１２は、受信した反射波データに対して対数増幅、包絡線検波処理等を行なって、信号強度が輝度の明るさで表現されるデータ（Ｂモードデータ）を生成する。Ｂモード処理回路１２は、例えば、プロセッサにより実現される。
ドプラ処理回路１３は、送受信回路１１から出力された反射波データを受信する。そして、ドプラ処理回路１３は、受信した反射波データから速度情報を周波数解析し、ドプラ効果による血流や組織、造影剤エコー成分を抽出し、平均速度、分散、パワー等の移動体情報を多点について抽出したデータ（ドプラデータ）を生成する。ドプラ処理回路１３は、例えば、プロセッサにより実現される。
画像生成回路１４は、Ｂモード処理回路１２及びドプラ処理回路１３が生成したデータから超音波画像データを生成する。すなわち、画像生成回路１４は、Ｂモード処理回路１２が生成したＢモードデータからエコーの強度を輝度にて表したＢモード画像データを生成する。また、画像生成回路１４は、ドプラ処理回路１３が生成したドプラデータから移動体情報を表す平均速度画像、分散画像、パワー画像、又は、これらの組み合わせ画像としてのカラードプラ画像データを生成する。画像生成回路１４は、例えば、プロセッサにより実現される。
記憶回路１５は、例えば、ＲＡＭ（Random Access Memory）、フラッシュメモリ等の半導体メモリ素子、ハードディスク、光ディスク等により実現される。例えば、記憶回路１５は、画像生成回路１４が生成した超音波画像データを記憶する。また、記憶回路１５は、Ｂモード処理回路１２やドプラ処理回路１３が生成したデータを記憶してもよい。
また、記憶回路１５は、超音波送受信、画像処理及び表示処理を行なうための制御プログラムや、診断情報（例えば、患者ＩＤ、医師の所見等）や、診断プロトコルや各種ボディーマーク等の各種データを記憶する。
また、記憶回路１５は、上述した各種の遅延時間（送信遅延時間及び受信遅延時間）を計算するための要素を記憶する。例えば、このような要素としては、各振動素子２１の位置を示す座標、及び、焦点の位置を示す座標等が挙げられる。
制御回路１６は、超音波診断装置１００の処理全体を制御する。例えば、制御回路１６は、入力装置３を介して操作者から入力された各種設定要求や、記憶回路１５から読込んだ各種制御プログラム及び各種データに基づき、送受信回路１１、Ｂモード処理回路１２、ドプラ処理回路１３及び画像生成回路１４の処理を制御する。また、制御回路１６は、記憶回路１５が記憶する超音波画像データや、記憶回路１５が記憶する各種画像データ、又は、画像生成回路１４による処理を行なうためのＧＵＩ、画像生成回路１４の処理結果等を表示するようにディスプレイ２を制御する。本実施形態では、制御回路１６は、後述する加算信号から得られた超音波画像データが示す超音波画像を表示するようにディスプレイ２を制御する。すなわち、制御回路１６は、加算信号に基づく超音波画像を表示するようにディスプレイ２を制御する。制御回路１６は、表示制御部の一例である。
また、制御回路１６は、チャンネル毎の送信遅延時間及びチャンネル毎の受信遅延時間を超音波プローブ１に送信するように、送受信回路１１を制御する。ここで、本実施形態では、１つの振動素子２１に対して１つのチャンネルが割り当てられる。
制御回路１６は、記憶回路１５に記憶された各種の遅延時間を計算するための要素を記憶回路１５から読み出し、読み出した要素に基づいて、振動素子２１毎、すなわち、チャンネル毎の上述した各種の遅延時間を計算する。そして、制御回路１６は、チャンネル毎の各種の遅延時間を超音波プローブ１に送信するように、送受信回路１１を制御する。制御回路１６は、例えば、プロセッサにより実現される。
次に、図２を参照して、本実施形態に係る超音波プローブ１の構成の一例について説明する。図２は、実施形態に係る超音波プローブ１の構成の一例を説明するための図である。
図２に示すように、超音波プローブ１は、複数の振動素子２１、複数のサブアレイユニット２２及び制御回路２３を備える。なお、サブアレイユニット２２および制御回路２３が装置本体１０に備えられていてもよい。また、サブアレイユニット２２および制御回路２３のうち制御回路２３のみが装置本体１０に備えられることとしてもよい。
複数の振動素子２１は、上述したように、ラテラル方向及びエレベーション方向に沿って２次元的に配置されており、複数のサブアレイに分割されている。本実施形態では、制御回路２３により各振動素子２１の送信遅延時間が設定され、各振動素子２１は、送信遅延時間に応じたタイミングで、駆動信号に基づく超音波を被検体Ｐに向けて送信する。
１つのサブアレイに対して１つのサブアレイユニット２２が設けられる。各サブアレイユニット２２は、バッファ２２ａ、アナログ遅延回路２２ｂ、パルサ２２ｃ、プリアンプ２２ｄ、加算回路２２ｅ、バッファ２２ｆ及びスイッチＳ１，Ｓ２，Ｓ３を備える。これらのうち、バッファ２２ａ、アナログ遅延回路２２ｂ、パルサ２２ｃ、プリアンプ２２ｄ及びスイッチＳ１，Ｓ２，Ｓ３は、各サブアレイユニット２２内に、サブアレイを構成するチャンネルの数分存在する。このように、チャンネルごとに、バッファ２２ａ、アナログ遅延回路２２ｂ、パルサ２２ｃ、プリアンプ２２ｄ及びスイッチＳ１，Ｓ２，Ｓ３が設けられる。すなわち、バッファ２２ａ、アナログ遅延回路２２ｂ、パルサ２２ｃ、プリアンプ２２ｄ及びスイッチＳ１，Ｓ２，Ｓ３は、振動素子２１毎に設けられる。
一方、加算回路２２ｅ及びバッファ２２ｆは、各サブアレイユニット２２に、１つずつ設けられる。すなわち、１つのサブアレイに対して１つの加算回路２２ｅ及び１つのバッファ２２ｆが設けられる。
また、制御回路２３は、超音波プローブ１内に１つ設けられる。
バッファ２２ａ、アナログ遅延回路２２ｂ、パルサ２２ｃ、プリアンプ２２ｄ、加算回路２２ｅ、バッファ２２ｆ及びスイッチＳ１，Ｓ２，Ｓ３は、超音波プローブ１に含まれる不図示の１つ又は複数の特定用途向け集積回路（ＡＳＩＣ：Application Specific Integrated Circuit）上に設けられる。
バッファ２２ａは、送受信回路１１及びスイッチＳ３に接続されている。送受信回路１１は、バッファ２２ａを介して、送信パルスをアナログ遅延回路２２ｂに送信する。
アナログ遅延回路２２ｂは、アナログ回路により実現される回路である。アナログ遅延回路２２ｂは、スイッチＳ２及びスイッチＳ３に接続されている。アナログ遅延回路２２ｂは、複数のスイッチトキャパシタを有する。スイッチトキャパシタは、例えば、メモリ素子の機能を有し、超音波信号を一時的に保持する。スイッチトキャパシタに入力される超音波信号は、例えば、装置本体１０の送受信回路１１から送信される送信パルス、及び、プリアンプ２２ｄから送信される反射波信号である。
アナログ遅延回路２２ｂは、複数のスイッチトキャパシタを用いて超音波信号を遅延させる遅延処理を実行する。すなわち、アナログ遅延回路２２ｂは、複数のスイッチトキャパシタを用いて超音波信号に対して遅延時間を付与する。
例えば、アナログ遅延回路２２ｂは、振動素子２１から発生される超音波をビーム状に集束して送信指向性を決定するために必要な振動素子２１（チャンネル）毎の遅延時間を、装置本体１０から供給される送信パルスに対して与える遅延処理を実行する。例えば、アナログ遅延回路２２ｂは、制御回路２３による制御を受けて、装置本体１０から出力されたチャネル毎の送信パルスに対して、チャンネル毎に設定された遅延時間を与える。そして、アナログ遅延回路２２ｂは、遅延時間が与えられた送信パルスを、スイッチＳ２を介して、パルサ２２ｃへ送信する。
また、アナログ遅延回路２２ｂは、制御回路２３による制御を受けて、プリアンプ２２ｄから送信された反射波信号に対して、受信指向性を決定するために必要な遅延時間を与える遅延処理を実行する。そして、アナログ遅延回路２２ｂは、遅延時間が与えられた反射波信号を、スイッチＳ２を介して、加算回路２２ｅに送信する。アナログ遅延回路は、遅延回路の一例である。
パルサ２２ｃは、スイッチＳ２に接続されているとともに、振動素子２１に接続されている。パルサ２２ｃは、制御回路２３による制御を受けて、所定の振幅値の駆動信号を発生する。例えば、パルサ２２ｃは、アナログ遅延回路２２ｂから送信された送信パルスに基づいて駆動信号を発生し、発生した駆動信号を振動素子２１に送信する。
プリアンプ２２ｄは、スイッチＳ１及びスイッチＳ３に接続されている。プリアンプ２２ｄは、スイッチＳ１を介して、振動素子２１から送信された反射波信号を受信すると、受信した反射波信号を予め設定されたゲインによって増幅する。そして、プリアンプ２２ｄは、増幅した反射波信号を、スイッチＳ３を介してアナログ遅延回路２２ｂに送信する。
加算回路２２ｅは、スイッチＳ２及びバッファ２２ｆに接続されている。加算回路２２ｅは、１つのサブアレイを構成する複数のチャンネルに対応する複数のアナログ遅延回路２２ｂから送信された遅延処理後の複数の反射波信号を加算する加算処理を実行する。そして、加算回路２２ｅは、加算処理により複数の反射波信号が加算されることにより得られた１つの信号（加算信号）を送受信回路１１に送信する。加算回路２２ｅは、加算部の一例である。また、加算信号は、超音波信号の一例である。
バッファ２２ｆは、加算回路２２ｅから送信された加算信号を送受信回路１１へ出力する。加算回路２２ｅは、バッファ２２ｆを介して、加算信号を送受信回路１１に送信する。
スイッチＳ１は、制御回路２３による制御を受けて、超音波の送信時には切断され、パルサ２２ｃが発生する大振幅信号がプリアンプ２２ｄへ入力されることを防ぐ。
また、スイッチＳ１は、振動素子２１から送信された反射波信号をプリアンプ２２ｄに供給する場合には、閉じられる。すなわち、スイッチＳ１は、反射波の受信時には、振動素子２１とプリアンプ２２ｄとを接続する。
スイッチＳ２は、制御回路２３による制御を受けて、アナログ遅延回路２２ｂから送信される超音波信号の送信先を、パルサ２２ｃ及び加算回路２２ｅのうちのいずれか一方に選択的に切り替える。例えば、スイッチＳ２は、超音波の送信時には、遅延時間が与えられた送信パルスの送信先をパルサ２２ｃに切り替える。すなわち、スイッチＳ２は、超音波の送信時には、アナログ遅延回路２２ｂとパルサ２２ｃとを接続する。また、スイッチＳ２は、反射波の受信時には、遅延時間が与えられた反射波信号の送信先を加算回路２２ｅに切り替える。すなわち、スイッチＳ２は、反射波の受信時には、アナログ遅延回路２２ｂと加算回路２２ｅとを接続する。
スイッチＳ３は、制御回路２３による制御を受けて、アナログ遅延回路２２ｂに入力される超音波信号の送信元を、バッファ２２ａ及びプリアンプ２２ｄのうちのいずれか一方に選択的に切り替える。例えば、スイッチＳ３は、超音波の送信時には、送受信回路１１から送信された送信パルスがアナログ遅延回路２２ｂに入力されるように、アナログ遅延回路２２ｂとバッファ２２ａとを接続する。また、スイッチＳ３は、反射波の受信時には、プリアンプ２２ｄから送信された反射波信号がアナログ遅延回路２２ｂに入力されるように、アナログ遅延回路２２ｂとプリアンプ２２ｄとを接続する。
なお、スイッチＳ２及びスイッチＳ３は、アナログ遅延回路２２ｂを送信及び受信で共用するために設けられている。しかしながら、アナログ遅延回路２２ｂを、送信用のアナログ遅延回路及び受信用のアナログ遅延回路に分けてもよい。この場合、スイッチＳ２及びスイッチＳ３は、超音波プローブ１に設けられなくてもよい。
制御回路２３は、バッファ２２ａ、アナログ遅延回路２２ｂ、パルサ２２ｃ、プリアンプ２２ｄ、加算回路２２ｅ、バッファ２２ｆ及びスイッチＳ１，Ｓ２，Ｓ３を制御する。以下、バッファ２２ａ、アナログ遅延回路２２ｂ、パルサ２２ｃ、プリアンプ２２ｄ、加算回路２２ｅ、バッファ２２ｆ及びスイッチＳ１，Ｓ２，Ｓ３を制御対象と称する場合がある。例えば、制御回路２３は、各制御対象が上述した動作を行うように各制御対象を制御する。また、例えば、制御回路２３は、各制御対象に、各種の制御信号を送信することにより、各制御対象を制御する。
例えば、制御回路２３は、チャンネル毎に、チャンネルに対応するアナログ遅延回路２２ｂに供給する各種の制御信号を生成する。制御回路２３による各種の制御信号の生成方法の一例について説明する。例えば、制御回路２３は、装置本体１０の送受信回路１１から、各チャンネルに対応する送信遅延時間を受信する。そして、制御回路２３は、アナログ遅延回路２２ｂに入力された送信パルスが、送信遅延時間分遅延してアナログ遅延回路２２ｂから出力させるための制御信号を、送信遅延時間に基づいて生成する。そして、制御回路２３は、生成した制御信号をアナログ遅延回路２２ｂに送信する。
また、制御回路２３は、装置本体１０の送受信回路１１から、各チャンネルに対応する受信遅延時間を受信する。そして、制御回路２３は、アナログ遅延回路２２ｂに入力された反射波信号が、受信遅延時間分遅延してアナログ遅延回路２２ｂから出力させるための制御信号を、受信遅延時間に基づいて生成する。そして、制御回路２３は、生成した制御信号をアナログ遅延回路２２ｂに送信する。制御回路２３は、例えば、プロセッサにより実現される。制御回路２３は、制御部の一例である。
次に、図３を参照して、本実施形態に係るアナログ遅延回路２２ｂの構成の一例について説明する。図３は、実施形態に係るアナログ遅延回路２２ｂの構成の一例を説明するための図である。
図３に示すアナログ遅延回路２２ｂは、入力された送信パルスの一部を、あるサンプリング周期でサンプリングし、複数のサンプル時点での送信パルスの一部のそれぞれを記憶する。そして、アナログ遅延回路２２ｂは、サンプリングされて記憶された送信パルスの一部のそれぞれを送信遅延時間に対応するタイミングで順次読み出し、再び連続した送信パルスとしてパルサ２２ｃに送信する。
また、アナログ遅延回路２２ｂは、入力された反射波信号の一部を、あるサンプリング周期でサンプリングし、複数のサンプル時点での反射波信号の一部のそれぞれを記憶する。そして、アナログ遅延回路２２ｂは、サンプリングされて記憶された反射波信号の一部のそれぞれを受信遅延時間に対応するタイミングで順次読み出し、再び連続した反射波信号として加算回路２２ｅに送信する。
図３に示すように、アナログ遅延回路２２ｂは、複数のスイッチトキャパシタＳＣ＿１〜ＳＣ＿ｎ（ｎは、２以上の自然数）と、入力端子４３と、出力端子４４とを備える。スイッチトキャパシタＳＣ＿ｋ（ｋ＝１，２，・・・ｎ）は、書き込み用スイッチ４０＿ｋと、メモリ素子としてのキャパシタ（コンデンサ）４１＿ｋと、読み出し用スイッチ４２＿ｋとを備える。
書き込み用スイッチ４０＿ｋの一端は、入力端子４３に接続されている。
入力端子４３は、スイッチＳ３に接続されている。入力端子４３には、模式的に矢印５０により示されるように、送受信回路１１から送信された送信パルス、及び、プリアンプ２２ｄから送信された反射波信号が入力される。
書き込み用スイッチ４０＿ｋの他端は、キャパシタ４１＿ｋの一端に接続されている。キャパシタ４１＿ｋの他端は、グランドに接地されている。
読み出し用スイッチ４２＿ｋの一端は、キャパシタ４１＿ｋの一端に接続されている。読み出し用スイッチ４２＿ｋの他端は、出力端子４４に接続されている。
出力端子４４は、スイッチＳ２に接続されている。模式的に矢印５１により示されるように、出力端子４４から、遅延された送信パルス及び遅延された反射波信号がスイッチＳ２に出力される。
また、書き込み用スイッチ４０＿ｋは、制御信号入力端子４５＿ｋを備える。
制御信号入力端子４５＿ｋは、制御回路２３に接続されている。制御信号入力端子４５＿ｋには、制御回路２３から、書き込み用の制御信号（書き込み用制御信号）が入力される。書き込み用制御信号については後述する。
複数の書き込み用スイッチ４０＿１〜４０＿ｎのそれぞれは、書き込み用制御信号に応じて、入力された送信パルスの一部をサンプリングする。そして、複数の書き込み用スイッチ４０＿１〜４０＿ｎのそれぞれは、サンプリングされた各送信パルスの一部を、複数のキャパシタ４１＿１〜４１＿ｎのそれぞれに書き込む。これにより、複数のキャパシタ４１＿１〜４１＿ｎのそれぞれは、サンプリングされた複数の送信パルスの一部のそれぞれを記憶する。
同様に、複数の書き込み用スイッチ４０＿１〜４０＿ｎのそれぞれは、書き込み用制御信号に応じて、入力された反射波信号の一部をサンプリングする。そして、複数の書き込み用スイッチ４０＿１〜４０＿ｎのそれぞれは、サンプリングされた各反射波信号の一部を、複数のキャパシタ４１＿１〜４１＿ｎのそれぞれに書き込む。これにより、複数のキャパシタ４１＿１〜４１＿ｎのそれぞれは、サンプリングされた複数の反射波信号の一部のそれぞれを記憶する。
また、読み出し用スイッチ４２＿ｋは、制御信号入力端子４６＿ｋを備える。
制御信号入力端子４６＿ｋは、制御回路２３に接続されている。制御信号入力端子４６＿ｋには、制御回路２３から、読み出し用の制御信号（読み出し用制御信号）が入力される。読み出し用制御信号については後述する。
複数の読み出し用スイッチ４２＿１〜４２＿ｎのそれぞれは、読み出し用制御信号に応じて、複数のキャパシタ４１＿１〜４１＿ｎのそれぞれに書き込まれた（記憶された）送信パルスの一部を読み出す。そして、複数の読み出し用スイッチ４２＿１〜４２＿ｎは、読み出された送信パルスの一部を順々に出力することで、連続した送信パルスを出力する。
同様に、複数の読み出し用スイッチ４２＿１〜４２＿ｎのそれぞれは、読み出し用制御信号に応じて、複数のキャパシタ４１＿１〜４１＿ｎのそれぞれに書き込まれた反射波信号の一部を読み出す。そして、複数の読み出し用スイッチ４２＿１〜４２＿ｎは、読み出された反射波信号の一部を順々に出力することで、連続した反射波信号を出力する。
次に、図４を参照して、本実施形態に係る書き込み用制御信号及び読み出し用制御信号の一例について説明する。図４は、実施形態に係る複数の書き込み用制御信号４７＿１〜４７＿ｎ、及び、複数の読み出し用制御信号４８＿１〜４８＿ｎの一例を示す図である。
書き込み用制御信号４７＿ｋは、制御信号入力端子４５＿ｋに入力される。書き込み用スイッチ４０＿ｋは、書き込み用制御信号４７＿ｋがオン（ハイレベル）を示す期間、入力端子４３とキャパシタ４１＿ｋとの間を導通させる。すなわち、書き込み用スイッチ４０＿ｋは、入力端子４３とキャパシタ４１＿ｋとを電気的に接続させる。例えば、書き込み用制御信号４７＿ｋがオンを示す期間は、超音波診断装置１００のシステムクロックの１クロック分の期間に一致する。
また、書き込み用スイッチ４０＿ｋは、書き込み用制御信号４７＿ｋがオフ（ローレベル）を示す期間、入力端子４３とキャパシタ４１＿ｋとの電気的な接続を遮断する。
これにより、キャパシタ４１＿ｋは、書き込み用制御信号４７＿ｋがオンを示す期間、電荷を蓄積する。すなわち、キャパシタ４１＿ｋは、入力端子４３に入力された送信パルスのうち、書き込み用制御信号４７＿ｋがオンを示す期間分の一部（送信パルスの一部）をサンプリングし、サンプリングされた送信パルスの一部を記憶する。同様に、キャパシタ４１＿ｋは、入力端子４３に入力された反射波信号のうち、書き込み用制御信号４７＿ｋがオンを示す期間分の一部（反射波信号の一部）をサンプリングし、サンプリングされた反射波信号の一部を記憶する。
また、キャパシタ４１＿ｋには、書き込み用制御信号４７＿ｋがオフを示す期間分の送信パルスの一部及び反射波信号の一部が書き込まれない。
複数の書き込み用制御信号４７＿１〜４７＿ｎでは、オンを示す状態が、次々に、略連続的に切り替わっている。このため、アナログ遅延回路２２ｂでは、模式的に矢印５２（図３参照）により示されるように、送信パルスの一部が、あるサンプリング周期でサンプリングされ、キャパシタ４１＿１〜４１＿ｎのそれぞれに記憶される。同様に、反射波信号の一部が、あるサンプリング周期でサンプリングされ、キャパシタ４１＿１〜４１＿ｎのそれぞれに記憶される。
また、図４に示すように、複数の書き込み用制御信号４７＿１〜４７＿ｎは、所定の周期Ｔ１で、オンを示す状態となる。そして、書き込み用制御信号４７＿ｎがオンを示す状態となった後に、再び、書き込み用制御信号４７＿１がオンを示す状態となる。そして、再び、複数の書き込み用制御信号４７＿１〜４７＿ｎで、オンを示す状態が、次々に、略連続的に切り替わる。
このため、アナログ遅延回路２２ｂでは、模式的に矢印５３（図３参照）により示されるように、キャパシタ４１＿ｎに記憶された送信パルスの一部のサンプル時点よりも後の複数のサンプル時点でサンプリングされた複数の送信パルスの一部のそれぞれが、再びキャパシタ４１＿１〜４１＿ｎの順にキャパシタ４１＿１〜４１＿ｎのそれぞれに上書きされて記憶される。同様に、キャパシタ４１＿ｎに記憶された反射波信号の一部のサンプル時点よりも後の複数のサンプル時点でサンプリングされた複数の反射波信号の一部のそれぞれが、再びキャパシタ４１＿１〜４１＿ｎの順にキャパシタ４１＿１〜４１＿ｎのそれぞれに上書きされて記憶される。
読み出し用制御信号４８＿ｋは、制御信号入力端子４６＿ｋに入力される。読み出し用スイッチ４２＿ｋは、読み出し用制御信号４８＿ｋがオンを示す期間、出力端子４４とキャパシタ４１＿ｋとの間を導通させる。すなわち、読み出し用スイッチ４２＿ｋは、出力端子４４とキャパシタ４１＿ｋとを電気的に接続させる。例えば、読み出し用制御信号４８＿ｋがオンを示す期間は、上述したシステムクロックの１クロック分の期間に一致する。
また、読み出し用スイッチ４２＿ｋは、読み出し用制御信号４８＿ｋがオフを示す期間、出力端子４４とキャパシタ４１＿ｋとの間の電気的な接続を遮断する。
これにより、キャパシタ４１＿ｋは、読み出し用制御信号４８＿ｋがオンを示す期間、電荷を放出する。すなわち、読み出し用スイッチ４２＿ｋは、キャパシタ４１＿ｋに記憶された送信パルスの一部を読み出し、読み出された送信パルスの一部を出力端子４４から出力する。同様に、読み出し用スイッチ４２＿ｋは、キャパシタ４１＿ｋに記憶された反射波信号の一部を読み出し、読み出された反射波信号の一部を出力端子４４から出力する。
なお、キャパシタ４１＿ｋは、読み出し用制御信号４８＿ｋがオフを示す期間、記憶済みの送信パルスの一部又は反射波信号の一部を記憶し続ける。
読み出し用制御信号４８＿ｋでは、オンを示す状態が、書き込み用制御信号４７＿ｋのオンを示す状態から遅延時間Ｔ２だけ遅れて現れる。ここで、遅延時間Ｔ２は、送信パルスが遅延される場合には、上述した送信遅延時間である。また、遅延時間Ｔ２は、反射波信号が遅延される場合には、上述した受信遅延時間である。これにより、キャパシタ４１＿ｋに記憶された送信パルスの一部又は反射波信号の一部は、キャパシタ４１＿ｋに記憶されてから遅延時間Ｔ２後に読み出される。なお、遅延時間Ｔ２は、チャンネル毎に固有の値であるため、アナログ遅延回路２２ｂ毎に固有の値である。
また、複数の読み出し用制御信号４８＿１〜４８＿ｎでは、オンを示す状態が、次々に、略連続的に切り替わっている。このため、アナログ遅延回路２２ｂでは、模式的に矢印５４（図３参照）により示されるように、サンプリングされた複数の送信パルスの一部のそれぞれが、キャパシタ４１＿１〜４１＿ｎのそれぞれから読み出される。同様に、サンプリングされた複数の反射波信号の一部のそれぞれが、キャパシタ４１＿１〜４１＿ｎのそれぞれから読み出される。
また、複数の読み出し用制御信号４８＿１〜４８＿ｎでは、複数の書き込み用制御信号４７＿１〜４７＿ｎと同様に、所定の周期Ｔ１で、オンを示す状態となる。そして、読み出し用制御信号４８＿ｎがオンを示す状態となった後に、再び、読み出し用制御信号４８＿１がオンを示す状態となる。そして、再び、複数の読み出し用制御信号４８＿１〜４８＿ｎで、オンを示す状態が、次々に、略連続的に切り替わる。
このため、アナログ遅延回路２２ｂでは、キャパシタ４１＿ｎから送信パルスの一部が読み出された後に、キャパシタ４１＿ｎから読み出された送信パルスの一部のサンプル時点よりも後の複数のサンプル時点でサンプリングされた複数の送信パルスの一部のそれぞれが、再びキャパシタ４１＿１〜４１＿ｎの順でキャパシタ４１＿１〜４１＿ｎのそれぞれから読み出される。同様に、キャパシタ４１＿ｎから反射波信号の一部が読み出された後に、キャパシタ４１＿ｎから読み出された反射波信号の一部のサンプル時点よりも後の複数のサンプル時点でサンプリングされた複数の反射波信号の一部のそれぞれが、再びキャパシタ４１＿１〜４１＿ｎの順でキャパシタ４１＿１〜４１＿ｎのそれぞれから読み出される。そして、アナログ遅延回路２２ｂでは、このような読み出し動作が、繰り返される。
ここで、上述した周期Ｔ１は、複数のキャパシタ４１＿１〜４１＿ｎの個数に応じた値である。なお、複数のキャパシタ４１＿１〜４１＿ｎの個数は、アナログ遅延回路２２ｂで行われる遅延処理での最大遅延時間に応じた値である。
上述したように、書き込み用制御信号４７＿ｋ及び読み出し用制御信号４８＿ｋは、オンを示す状態を周期Ｔ１で繰り返す周期性を有する。このような書き込み用制御信号４７＿ｋ及び読み出し用制御信号４８＿ｋの周期性により、反射波信号に、設計上意図されない周波数成分（スプリアス）がノイズ成分として重畳されてしまう。このようなノイズは、例えば、周期ノイズとも称される。周期ノイズの周期（ノイズ周期）は、周期Ｔ１である。そして、反射波信号に周期ノイズが重畳されるため、結果的に、加算信号にも周期ノイズが重畳されてしまう。
例えば、アナログ遅延回路２２ｂから出力される反射波信号、及び、加算回路２２ｅから出力される加算信号に、ノイズ成分が重畳されてしまう。このようなノイズ成分は、超音波画像上の虚像となる。
図５は、反射波信号に重畳されるノイズ成分の一例を説明するための図である。図５は、反射波信号を周波数解析した結果を示す。横軸は、周波数を示し、縦軸は、振幅を示す。
図５に示すように、矢印５６ａが示す基本周波数（１／Ｔ１）の成分には、ノイズ成分が含まれている。また、矢印５６ｂ〜５６ｆが示す基本周波数の倍数（（２／Ｔ１）、（３／Ｔ１）、（４／Ｔ１）、（５／Ｔ１）、（６／Ｔ１））の成分にも、ノイズ成分が含まれている。ここで、基本周波数（１／Ｔ１）の成分は、基本波成分とも称される。また、基本周波数の２倍（２／Ｔ１）の成分、３倍（３／Ｔ１）の成分、４倍（４／Ｔ１）の成分、５倍（５／Ｔ１）の成分及び６倍（６／Ｔ１）の成分のそれぞれは、２次高調波成分、３次高調波成分、４次高調波成分、５次高調波成分、６次高調波成分とも称される。また、図５において図示していないが、基本周波数の７倍（７／Ｔ１）の成分にも、ノイズ成分が含まれる。基本周波数の７倍の成分は、７次高調波成分とも称される。
これらの成分のうち、基本波成分、３次高調波成分、５次高調波成分及び７次高調波成分は、奇数次高調波成分とも称される。また、２次高調波成分、４次高調波成分及び６次高調波成分は、偶数次高調波成分とも称される。
ここで、図６及び図７を参照して、反射波信号に重畳される周期ノイズが周期性を有する理由の一例について説明する。図６は、図３に示すアナログ遅延回路２２ｂが備えるスイッチトキャパシタＳＣ＿１〜ＳＣ＿ｎの個数が「５」である場合、すなわち、「ｎ」＝「５」である場合のアナログ遅延回路２２ｂを模式的に示す図である。図７は、スイッチトキャパシタＳＣ＿１〜ＳＣ＿５のそれぞれから出力される出力信号に重畳される周期ノイズのパターンの一例を示す図である。
図６に示すように、入力端子４３と、スイッチトキャパシタＳＣ＿ｍ（ｍ＝１，２，・・・，５）とを接続する配線の長さは、スイッチトキャパシタＳＣ＿ｍの位置に応じた長さとなる。例えば、入力端子４３とスイッチトキャパシタＳＣ＿ｍとを接続する配線の長さを「Ｌ１＿ｍ」で表すと、アナログ遅延回路２２ｂの回路レイアウトが図６のようになっている場合、「Ｌ１＿１」、「Ｌ１＿２」、「Ｌ１＿３」、「Ｌ１＿４」及び「Ｌ１＿５」は、この順で大きくなり、互いに異なる。
また、図６に示すように、出力端子４４と、スイッチトキャパシタＳＣ＿ｍとを接続する配線の長さも、スイッチトキャパシタＳＣ＿ｍの位置に応じた長さとなる。例えば、出力端子４４とスイッチトキャパシタＳＣ＿ｍとを接続する配線の長さを「Ｌ２＿ｍ」で表すと、アナログ遅延回路２２ｂの回路レイアウトが図６のようになっている場合、「Ｌ２＿１」、「Ｌ２＿２」、「Ｌ２＿３」、「Ｌ２＿４」及び「Ｌ２＿５」は、この順で大きくなり、互いに異なる。
このため、スイッチトキャパシタＳＣ＿ｍ毎に、寄生インピーダンスが異なる。
また、制御回路２３と、スイッチトキャパシタＳＣ＿ｍとを接続する配線の長さも、スイッチトキャパシタＳＣ＿ｍの位置に応じた長さとなる。例えば、制御回路２３とスイッチトキャパシタＳＣ＿ｍとを接続する配線の長さを「Ｌ３＿ｍ」で表すと、「Ｌ３＿１」、「Ｌ３＿２」、「Ｌ３＿３」、「Ｌ３＿４」及び「Ｌ３＿５」は、互いに異なる。このため、スイッチトキャパシタＳＣ＿ｍ毎に、入力される制御信号の波形の立ち上がり速度及び立ち下がり速度が異なる。この結果、スイッチトキャパシタＳＣ＿ｍ毎に、フィードスルーの程度が異なる。すなわち、制御信号の一部がノイズとしてスイッチトキャパシタＳＣ＿ｍから出力される出力信号に重畳されるが、このノイズの程度が、スイッチトキャパシタＳＣ＿ｍ毎に異なる。
したがって、スイッチトキャパシタＳＣ＿ｍから出力される出力信号に重畳される周期ノイズのパターンを「Ｐ＿ｍ」で表すと、図７に示すように、パターンＰ＿１とパターンＰ＿２とパターンＰ＿３とパターンＰ＿４とパターンＰ＿５とは、互いに異なる。そして、パターンＰ＿１〜Ｐ＿５のセットが繰り返し表れる。各スイッチトキャパシタＳＣ＿ｍから重畳されるノイズが同じ波形である場合、そのノイズ周期はサンプリング周期に等しくなる。この場合、ノイズの周波数は、超音波プローブ１の周波数帯域外になるため問題とならない。しかしながら、各スイッチトキャパシタＳＣ＿ｍから重畳されるノイズの波形に違いがある場合、図７に示すように、アナログ遅延回路２２ｂから出力される反射波信号６０には、周期Ｔ１の周期性を有するノイズである周期ノイズが重畳される。このノイズの周波数は超音波周波数帯域内であるため、問題となる。
ここで、周期ノイズを低減するために、以下で説明する処理を行うことも考えられる。図８は、周期ノイズを低減するための処理の一例を説明するための図である。
図８には、反射波信号２００、キャンセル用信号２０１及び画像信号２０２が示されている。反射波信号２００には、周期ノイズ２００ａが重畳されている。
キャンセル用信号２０１は、超音波プローブの振動素子が、超音波を送信せずに出力する反射波信号である。すなわち、キャンセル用信号２０１は、被検体からの超音波の反射波が含まれていない反射波信号である。キャンセル用信号２０１には、周期ノイズ２０１ａが重畳されている。
そして、送受信回路の受信部が、反射波信号２００からキャンセル用信号２０１を減じることにより、映像化に用いられる画像信号２０２を算出する。
図８に示すように、反射波信号２００に重畳された周期ノイズ２００ａが、画像信号２０２では、抑制されている。このように、画像信号２０２では、周期ノイズが低減される。
しかしながら、１つの画像信号２０２を生成する際に、反射波信号２００からキャンセル用信号２０１を減じる減算処理を行う必要がある。すなわち、１レート分の超音波画像データを生成する際に、送受信動作を２回行う必要がある。このため、フレームレートが低下する虞がある。
また、１つの画像信号２０２を生成する際に、２つの信号（反射波信号２００及びキャンセル用信号２０１）を用いた減算処理が行われる。例えば、一般的に、加減算される信号の個数を「ｓ」とすると、周期性を起因とする周期ノイズ以外のランダム性のノイズの量は、「ｓ１／２」に比例する。上述した方法で周期ノイズを抑制する場合には、１つの反射波信号２００を映像化に用いる画像信号２０２として用いる場合を基準とすると、ランダム性のノイズの量が、「２１／２」倍となり、増加する。
そこで、実施形態に係る超音波プローブ１は、フレームレートの低下を抑制しつつ、加算信号に含まれるノイズを抑制することができるように、以下に説明する処理を実行する。
図９は、実施形態に係る制御回路２３が実行する処理の一例を説明するための図である。例えば、制御回路２３は、同一のサブアレイ内の複数のチャンネルの中から、ペアとなる２つのチャンネルを決定する。以下の説明では、ペアとなる２つのチャンネルを、ペアチャンネルと称する場合がある。例えば、制御回路２３は、同一のサブアレイ内の複数のチャンネルの中から、任意の２つのチャンネルの組合せをペアチャンネルとして決定する。例えば、制御回路２３は、同一のサブアレイ内の複数のチャンネルの中から、１つのペアチャンネルを決定してもよいし、可能な限り多くのペアチャンネルを決定してもよい。すなわち、制御回路２３は、サブアレイ毎に、少なくとも１つのペアチャンネルを決定する。制御回路２３は、ペアチャンネル毎に以下に説明する処理を行う。
そして、制御回路２３は、図９に示すように、ペアチャンネルのうち、一方のチャンネルに対応するアナログ遅延回路２２ｂの読み出し位置と、他方のチャンネルに対応するアナログ遅延回路２２ｂの読み出し位置とが、同一の時刻において、ノイズ周期Ｔ１の半周期（Ｔ１／２）分ずれるように、読み出し位置を制御する。以下の説明では、一方のチャンネルに対応するアナログ遅延回路２２ｂを「アナログ遅延回路２２ｂ＿１」と表記し、他方のチャンネルに対応するアナログ遅延回路２２ｂを「アナログ遅延回路２２ｂ＿２」と表記する。
例えば、図９に示すアナログ遅延回路２２ｂ＿１，２２ｂ＿２は、１２個のスイッチトキャパシタＳＣ＿１〜ＳＣ＿１２を備える。以下の説明では、１２個のスイッチトキャパシタＳＣ＿１〜ＳＣ＿１２を区別しない場合には、単に「スイッチトキャパシタＳＣ」と表記する場合がある。上述した「読み出し位置」とは、反射波信号が読み出されるスイッチトキャパシタＳＣのことを指す。なお、スイッチトキャパシタＳＣの数は１２個に限定されるものではく任意の数とすることができる。また、アナログ遅延回路２２ｂ内に含まれる全てのスイッチトキャパシタＳＣを必ずしも用いる必要はなく、例えばスイッチトキャパシタＳＣ＿１〜ＳＣ＿１２のうち、スイッチトキャパシタＳＣ＿１〜ＳＣ＿６など一部のスイッチトキャパシタＳＣのみを用いることとしてもよい。
図９に示す場合、１２個のスイッチトキャパシタＳＣが、ノイズ周期Ｔ１に対応し、６個のスイッチトキャパシタＳＣがノイズ周期Ｔ１の半周期（Ｔ１／２）に対応する。すなわち、１つのアナログ遅延回路２２ｂ内で用いられている全てのスイッチトキャパシタＳＣの数の半分の数のスイッチトキャパシタＳＣが、ノイズ周期Ｔ１の半周期（Ｔ１／２）に対応する。
制御回路２３は、同一時刻における、アナログ遅延回路２２ｂ＿１のキャパシタ４４＿１〜４４＿１２に対する反射波信号の読み出し位置と、アナログ遅延回路２２ｂ＿２のキャパシタ４４＿１〜４４＿１２に対する反射波信号の読み出し位置とを異なるようにする。アナログ遅延回路２２ｂ＿１のキャパシタ４４＿１〜４４＿１２に対する反射波信号の読み出し位置は、第１読み出し位置の一例である。アナログ遅延回路２２ｂ＿２のキャパシタ４４＿１〜４４＿１２に対する反射波信号の読み出し位置は、第２読み出し位置の一例である。
例えば、制御回路２３は、模式的に矢印６１に示すように、時刻Ｔ０において、アナログ遅延回路２２ｂ＿１の読み出し位置がアナログ遅延回路２２ｂ＿１のスイッチトキャパシタＳＣ＿１となるように、読み出し位置を制御する。
また、制御回路２３は、模式的に矢印６２に示すように、時刻Ｔ０において、アナログ遅延回路２２ｂ＿２の読み出し位置がアナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿７となるように、読み出し位置を制御する。ここで、アナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿７は、アナログ遅延回路２２ｂ＿１のスイッチトキャパシタＳＣ＿１から６個分のスイッチトキャパシタＳＣだけずれたスイッチトキャパシタＳＣに対応する。
ここで、アナログ遅延回路２２ｂ＿１のスイッチトキャパシタＳＣ＿ｋに入力される読み出し用制御信号４８＿ｋを、「４８＿ｋ＿１」で表す。また、アナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿ｋに入力される読み出し用制御信号４８＿ｋを、「４８＿ｋ＿２」で表す。
図９に示すように、時刻Ｔ０において、アナログ遅延回路２２ｂ＿１では、読み出し用制御信号４８＿１＿１がオフを示す状態からオンを示す状態に変化する。そして、複数の読み出し用制御信号４８＿１＿１〜４８＿１２＿１では、オンを示す状態が、次々に、略連続的に切り替わっている。すなわち、アナログ遅延回路２２ｂ＿１のスイッチトキャパシタＳＣ＿１〜ＳＣ＿１２により順々に読み出された反射波信号の一部が出力されることで、連続した反射波信号がアナログ遅延回路２２ｂ＿１から出力される。
すなわち、アナログ遅延回路２２ｂ＿１は、複数のキャパシタ４１＿１〜４１＿ｎを用いてアナログ遅延回路２２ｂ＿１に対応するチャンネルにおける反射波信号を遅延させる。アナログ遅延回路２２ｂ＿１は、第１遅延回路の一例である。アナログ遅延回路２２ｂ＿１に対応するチャンネルは、第１チャンネルの一例である。反射波信号は、超音波信号の一例である。
一方、時刻Ｔ０において、アナログ遅延回路２２ｂ＿２では、読み出し用制御信号４８＿７＿２がオフを示す状態からオンを示す状態に変化する。そして、複数の読み出し用制御信号４８＿７＿２〜４８＿１２＿２，４８＿１＿２〜４８＿６＿２では、オンを示す状態が、次々に、略連続的に切り替わっている。すなわち、アナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿７〜ＳＣ＿１２，ＳＣ＿１〜ＳＣ＿６により順々に読み出された反射波信号の一部が出力されることで、連続した反射波信号がアナログ遅延回路２２ｂ＿２から出力される。
すなわち、アナログ遅延回路２２ｂ＿２は、複数のキャパシタ４１＿１〜４１＿ｎを用いてアナログ遅延回路２２ｂ＿２に対応するチャンネルにおける反射波信号を遅延させる。アナログ遅延回路２２ｂ＿２は、第２遅延回路の一例である。アナログ遅延回路２２ｂ＿２に対応するチャンネルは、第２チャンネルの一例である。
ここで、図９には、アナログ遅延回路２２ｂ＿１から出力される反射波信号に重畳される周期Ｔ１の周期ノイズの位相を示す波形６３が示されている。また、図９には、アナログ遅延回路２２ｂ＿２から出力される反射波信号に重畳される周期Ｔ１の周期ノイズの位相を示す波形６４が示されている。すなわち、波形６３は、アナログ遅延回路２２ｂ＿１から出力される反射波信号の位相を示す波形でもある。同様に、波形６４は、アナログ遅延回路２２ｂ＿２から出力される反射波信号の位相を示す波形でもある。波形６３及び波形６４は、例えば、正弦波である。
図９に示すように、波形６３の位相と波形６４の位相との差（位相差）は、同一の時刻において、１８０度となる。このように、位相差が１８０度となる理由は、ある時刻Ｔにおけるアナログ遅延回路２２ｂ＿１の読み出し位置と、この時刻Ｔにおけるアナログ遅延回路２２ｂ＿２の読み出し位置とが、ノイズ周期Ｔ１の半周期（Ｔ１／２）分ずれているからである。このように位相差が１８０度であるため、アナログ遅延回路２２ｂ＿１から出力された反射波信号とアナログ遅延回路２２ｂ＿２から出力された反射波信号とが、加算回路２２ｅにより加算されることで、周期ノイズがキャンセルされた加算信号が得られる。
したがって、実施形態に係る超音波プローブ１によれば、周期ノイズが抑制された加算信号を得ることができる。
また、実施形態に係る超音波プローブ１は、超音波画像データを生成する際に、上述したキャンセル用信号２０１を用いずに、反射波信号を用いる。このため、実施形態に係る超音波プローブ１によれば、図８に示す場合を基準とすると、余計な減算をせずに超音波画像データを得るため、ランダム性のノイズを増加させることがない。
また、実施形態に係る超音波プローブ１では、加算回路２２ｅにおいてビームフォーミングと周期ノイズのキャンセルとが同時に行われる。したがって、実施形態に係る超音波プローブ１では、超音波画像データを生成する際に、先の図８を参照して説明したようなキャンセル用信号２０１を用いた減算処理を行わずにすむ。このため、実施形態に係る超音波プローブ１によれば、図８に示す場合と比較して、１レート分の超音波画像データを得るために１回の送受信動作で済むため、フレームレートの低下を抑制することができる。
したがって、実施形態に係る超音波プローブ１によれば、フレームレートの低下を抑制しつつ、加算信号に含まれるノイズを抑制することができる。
ここで、制御回路２３は、アナログ遅延回路２２ｂ＿１の読み出し位置とアナログ遅延回路２２ｂ＿２の読み出し位置とをノイズ周期Ｔ１の半周期（Ｔ１／２）分ずらすために、読み出し位置の制御に先立って、アナログ遅延回路２２ｂ＿１の書き込み開始位置とアナログ遅延回路２２ｂ＿２の書き込み開始位置と適切に制御する必要がある。なお、書き込み開始位置とは、書き込み開始時刻（例えば、図１１において後述する時刻Ｔ３）において、反射波信号の書き込みが開始されるスイッチトキャパシタＳＣのことを指す。
例えば、制御回路２３は、アナログ遅延回路２２ｂ＿１に対応する受信遅延時間と、アナログ遅延回路２２ｂ＿２に対応する受信遅延時間との差（遅延差）を考慮して、書き込み開始位置を制御する。以下、制御回路２３による書き込み開始位置の制御の一例について説明する。
ここで、受信遅延時間を、仮にシステムクロックの数で表わすとする。例えば、受信遅延時間が「ｒ」である場合、実際の受信遅延時間は、システムクロックの「ｒ」個のクロック分の時間に相当する。例えば、受信遅延時間が「ｒ」である場合、キャパシタ４１＿ｋへの反射波信号の一部の書き込みが開始されたタイミングから、システムクロックの「ｒ＋１」クロック分の時間が経過したタイミングで、キャパシタ４１＿ｋから反射波信号の一部の読み出しが開始される。すなわち、受信遅延時間が「ｒ」である場合、キャパシタ４１＿ｋへの反射波信号の一部の書き込みが終了したタイミングから、システムクロックの「ｒ」クロック分の時間が経過したタイミングで、キャパシタ４１＿ｋから反射波信号の一部の読み出しが開始される。ここでの説明では、書き込み用制御信号４７＿ｋがオンを示す期間は、システムクロックの１クロック分の期間に一致する。
以下、本実施形態の説明において、アナログ遅延回路２２ｂ＿１に対応する受信遅延時間が「０」であり、アナログ遅延回路２２ｂ＿２に対応する受信遅延時間が「３」である場合を例に挙げて説明する。なお、アナログ遅延回路２２ｂ＿１に対応する受信遅延時間、及び、アナログ遅延回路２２ｂ＿２に対応する受信遅延時間は、これらに限られない。
図１０を参照して、制御回路２３が、ペアチャンネルを決定した後に、書き込み開始位置を制御する場合について説明する。図１０は、実施形態に係る制御回路２３が実行する処理の一例を説明するための図である。
図１０に示すように、制御回路２３は、例えば、模式的に矢印６５に示すように、書き込み開始時刻Ｔ３（図１１参照）において、アナログ遅延回路２２ｂ＿１の書き込み開始位置がアナログ遅延回路２２ｂ＿１のスイッチトキャパシタＳＣ＿１となるように、書き込み開始位置を制御する。なお、制御回路２３は、アナログ遅延回路２２ｂ＿１の複数のスイッチトキャパシタＳＣ＿１〜ＳＣ＿１２の中から任意のスイッチトキャパシタＳＣを書き込み開始位置として決定してもよい。
また、制御回路２３は、模式的に矢印６６に示すように、書き込み開始時刻Ｔ３において、アナログ遅延回路２２ｂ＿２の書き込み開始位置がアナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿１０となるように、書き込み開始位置を制御する。具体例を挙げて説明すると、制御回路２３は、アナログ遅延回路２２ｂ＿２に対応する受信遅延時間「３」から、アナログ遅延回路２２ｂ＿１に対応する受信遅延時間「０」を減じることにより、遅延差「３」を算出する。そして、制御回路２３は、ノイズ周期Ｔ１の半周期（Ｔ１／２）に対応するスイッチトキャパシタＳＣの数「６」に、遅延差「３」を加算することにより、アナログ遅延回路２２ｂ＿１の書き込み開始位置（スイッチトキャパシタＳＣ＿１）からのずれ量（シフト量）「９」を算出する。
そして、制御回路２３は、アナログ遅延回路２２ｂ＿１の書き込み開始位置（スイッチトキャパシタＳＣ＿１）から、ずれ量「９」分ずれたアナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿１０を、アナログ遅延回路２２ｂ＿２の書き込み開始位置として決定する。そして、制御回路２３は、アナログ遅延回路２２ｂ＿２の書き込み開始位置が、決定したアナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿１０となるように、書き込み開始位置を制御する。すなわち、制御回路２３は、アナログ遅延回路２２ｂ＿１のキャパシタ４１＿１〜４１＿ｎに対する反射波信号の書き込み開始位置と、アナログ遅延回路２２ｂ＿２のキャパシタ４１＿１〜４１＿ｎに対する反射波信号の書き込み開始位置とを異なるようにする。
アナログ遅延回路２２ｂ＿１のキャパシタ４１＿１〜４１＿ｎに対する反射波信号の書き込み開始位置は、第１書き込み開始位置の一例である。アナログ遅延回路２２ｂ＿２のキャパシタ４１＿１〜４１＿ｎに対する反射波信号の書き込み開始位置は、第２書き込み開始位置の一例である。
また、制御回路１６は、アナログ遅延回路２２ｂ＿１又はアナログ遅延回路２２ｂ＿２に含まれるキャパシタ（使用されるキャパシタ）４１＿１〜４１＿ｎの数の半分の数に基づいて、ずれ量を算出する。そして、制御回路１６は、ずれ量に基づいて、同一時刻における、アナログ遅延回路２２ｂ＿１のキャパシタ４４＿１〜４４＿１２に対する反射波信号の読み出し位置と、アナログ遅延回路２２ｂ＿２のキャパシタ４４＿１〜４４＿１２に対する反射波信号の読み出し位置とを異なるようにする。すなわち、制御回路１６は、アナログ遅延回路２２ｂ＿１又はアナログ遅延回路２２ｂ＿２に含まれるキャパシタ４１＿１〜４１＿ｎの数に基づいて、同一時刻における、アナログ遅延回路２２ｂ＿１のキャパシタ４４＿１〜４４＿１２に対する反射波信号の読み出し位置と、アナログ遅延回路２２ｂ＿２のキャパシタ４４＿１〜４４＿１２に対する反射波信号の読み出し位置とを異なるようにする。
図１１は、図１０に示す２つのアナログ遅延回路２２ｂ＿１，２２ｂ＿２に入力される書き込み用制御信号及び読み出し用制御信号の一例を示す図である。ここでも、アナログ遅延回路２２ｂ＿１のスイッチトキャパシタＳＣ＿ｋに入力される読み出し用制御信号４８＿ｋを、「４８＿ｋ＿１」で表す。また、アナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿ｋに入力される読み出し用制御信号４８＿ｋを、「４８＿ｋ＿２」で表す。更に、アナログ遅延回路２２ｂ＿１のスイッチトキャパシタＳＣ＿ｋに入力される書き込み用制御信号４７＿ｋを、「４７＿ｋ＿１」で表す。また、アナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿ｋに入力される書き込み用制御信号４７＿ｋを、「４７＿ｋ＿２」で表す。
図１１に示すように、アナログ遅延回路２２ｂ＿１では、書き込み開始時刻Ｔ３において、書き込み用制御信号４７＿１＿１がオフを示す状態からオンを示す状態に変化する。そして、書き込み開始時刻Ｔ３から受信遅延時間「０」に対応する時間が経過したタイミング（時刻Ｔ５）以降において、複数の読み出し用制御信号４８＿１＿１〜４８＿１２＿１では、オンを示す状態が、次々に、略連続的に切り替わっている。
一方、アナログ遅延回路２２ｂ＿２では、書き込み開始時刻Ｔ３において、書き込み用制御信号４７＿１０＿２がオフを示す状態からオンを示す状態に変化する。そして、書き込み開始時刻Ｔ３から受信遅延時間「３」に対応する時間が経過したタイミング（時刻Ｔ４）以降において、複数の読み出し用制御信号４８＿１０＿２〜４８＿１２＿２，４８＿１＿２〜４８＿９＿２では、オンを示す状態が、次々に、略連続的に切り替わっている。
ここで、読み出し用制御信号４８＿１０＿２が示すように、時刻Ｔ４において、アナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣ＿１０で反射波信号の一部の読み出しが開始されている。また、読み出し用制御信号４８＿４＿１が示すように、時刻Ｔ４において、アナログ遅延回路２２ｂ＿１のスイッチトキャパシタＳＣ＿４で反射波信号の一部の読み出しが開始されている。
すなわち、時刻Ｔ４において、アナログ遅延回路２２ｂ＿１の読み出し位置と、アナログ遅延回路２２ｂ＿２の読み出し位置とが、ノイズ周期Ｔ１の半周期（Ｔ１／２）分ずれている。時刻Ｔ４以降の他の時刻においても、同様に、アナログ遅延回路２２ｂ＿１の読み出し位置と、アナログ遅延回路２２ｂ＿２の読み出し位置とが、ノイズ周期Ｔ１の半周期（Ｔ１／２）分ずれている。
したがって、制御回路２３が、上述したような方法で書き込み開始位置を制御することで、アナログ遅延回路２２ｂ＿１の読み出し位置と、アナログ遅延回路２２ｂ＿２の読み出し位置とを、ノイズ周期Ｔ１の半周期（Ｔ１／２）分ずらすことができる。具体的には、制御回路２３が、アナログ遅延回路２２ｂ＿１により遅延された反射波信号と、アナログ遅延回路２２ｂ＿２により遅延された反射波信号の位相差が１８０度となるように、アナログ遅延回路２２ｂ＿１の書き込み開始位置と、アナログ遅延回路２２ｂ＿２の書き込み開始位置とを異なるようにすることで、２つの読み出し位置をノイズ周期Ｔ１の半周期（Ｔ１／２）分ずらす。
この結果、実施形態に係る超音波プローブ１によれば、上述した奇数次高調波成分（基本波成分、３次高調波成分、５次高調波成分及び７次高調波成分等）を抑制することができる。
図１２は、実施形態に係る加算回路２２ｅから出力される加算信号に重畳されるノイズ成分の一例を説明するための図である。図１２は、加算信号を周波数解析した結果を示す。横軸は、周波数を示し、縦軸は、振幅を示す。先の図５と図１２とを比較すれば分かるように、矢印５６ａが示す基本波成分、矢印５６ｃが示す３次高調波成分、矢印５６ｅが示す５次高調波成分が、図１２に示す場合には含まれていない。このため、実施形態に係る超音波プローブ１によれば、奇数次高調波成分を抑制することができる。
そして、超音波プローブ１の制御回路１６は、奇数次高調波成分が抑制された加算信号に基づく超音波画像を表示するようにディスプレイ２を制御する。すなわち、制御回路１６は、アナログ遅延回路２２ｂ＿１のキャパシタ４１＿１〜４１＿ｎに書き込まれた反射波信号とアナログ遅延回路２２ｂ＿２のキャパシタ４１＿１〜４１＿ｎに書き込まれた反射波信号とに基づく超音波画像を表示するようにディスプレイ２を制御する。
次に、本実施形態に係る制御回路２３が実行する処理の流れの一例について説明する。図１３は、実施形態に係る制御回路２３が実行する処理の流れの一例を示すフローチャートである。
図１３に示すように、制御回路２３は、同一のサブアレイ内の複数のチャンネルの中から、少なくとも１つのペアチャンネルを決定する（ステップＳ１０１）。そして、制御回路２３は、ペアチャンネルに含まれる２つのアナログ遅延回路２２ｂのうち、一方のアナログ遅延回路２２ｂ＿１に対応する受信遅延時間と、他方のアナログ遅延回路２２ｂ＿２に対応する受信遅延時間との遅延差を算出する（ステップＳ１０２）。ここで、一方のアナログ遅延回路２２ｂ＿１は、ペアチャンネルのうち一方のチャンネルに対応するアナログ遅延回路２２ｂである。また、他方のアナログ遅延回路２２ｂ＿２は、ペアチャンネルのうち他方のチャンネルに対応するアナログ遅延回路２２ｂである。
そして、制御回路２３は、ノイズ周期Ｔ１の半周期（Ｔ１／２）に対応するスイッチトキャパシタＳＣの数に、遅延差を加算することにより、ずれ量を算出する（ステップＳ１０３）。
そして、制御回路２３は、アナログ遅延回路２２ｂ＿１の書き込み開始位置を決定する（ステップＳ１０４）。そして、制御回路２３は、アナログ遅延回路２２ｂ＿１の書き込み開始位置から、ステップＳ１０３で算出されたずれ量分ずれたアナログ遅延回路２２ｂ＿２のスイッチトキャパシタＳＣを、アナログ遅延回路２２ｂ＿２の書き込み開始位置として決定する（ステップＳ１０５）。
そして、ステップＳ１０６では、制御回路２３は、アナログ遅延回路２２ｂ＿１の書き込み開始位置が、ステップＳ１０４で決定した書き込み開始位置となるように、書き込み開始位置を制御する。また、ステップＳ１０６では、制御回路２３は、アナログ遅延回路２２ｂ＿２の書き込み開始位置が、ステップＳ１０５で決定した書き込み開始位置となるように、書き込み開始位置を制御する。そして、制御回路２３は、図１３に示す処理を終了する。
以上、実施形態に係る超音波プローブ１及び超音波診断装置１００について説明した。実施形態に係る超音波プローブ１及び超音波診断装置１００によれば、上述したように、フレームレートの低下を抑制しつつ、加算信号に含まれるノイズを抑制することができる。
（変形例１）
実施形態では、図１２を参照して説明したように、奇数次高調波成分が抑制される。しかしながら、図１２に示すように、偶数次高調波成分（２次高調波成分、４次高調波成分、６次高調波成分）が抑制されずに残ってしまう。
ここで、制御回路２３が、ペアチャンネルのうち、一方のチャンネルに対応するアナログ遅延回路２２ｂの読み出し位置と、他方のチャンネルに対応するアナログ遅延回路２２ｂの読み出し位置とを、ノイズ周期Ｔ１の１／４周期（Ｔ１／４）分ずらすことで、２次高調波成分及び６次高調波成分を抑制することができる。しかしながら、この場合には、図１４に示すように、２次高調波成分及び６次高調波成分以外の高調波成分が残ってしまう。なお、図１４は、一方のチャンネルに対応するアナログ遅延回路２２ｂの読み出し位置と、他方のチャンネルに対応するアナログ遅延回路２２ｂの読み出し位置とを、ノイズ周期Ｔ１の１／４周期分ずらした場合の、加算信号に含まれるノイズの一例を示す図である。
また、制御回路２３が、ペアチャンネルのうち、一方のチャンネルに対応するアナログ遅延回路２２ｂの読み出し位置と、他方のチャンネルに対応するアナログ遅延回路２２ｂの読み出し位置とを、ノイズ周期Ｔ１の１／８周期（Ｔ１／８）分ずらすことで、４次高調波成分を抑制することができる。しかしながら、この場合には、４次高調波成分以外の高調波成分が残ってしまう。
そこで、超音波プローブ１が、奇数次高調波成分及び偶数次高調波成分を抑制する変形例を変形例１として説明する。変形例１の説明において、実施形態と同様の構成については、同一の符号を付して説明を省略する場合がある。以下、変形例１の説明では、実施形態と異なる点を主に説明し、実施形態と同様の構成の説明については、省略する場合がある。
図１５を参照して、書き込み開始位置の制御方法の一例について説明する。図１５は、変形例１に係る超音波プローブ１の動作の一例を説明するための図である。例えば、変形例１では、制御回路２３が、ペアチャンネルを決定するのではなく、同一のサブアレイ内の複数のチャンネルの中から、任意の８つのチャンネルの組合せをグループチャンネルとして決定する。
例えば、制御回路２３は、図１５に示す８つのアナログ遅延回路２２ｂに対応する８つのチャンネルの組合せをグループチャンネルとして決定する。図１５に示すアナログ遅延回路２２ｂは、例えば１６個のスイッチトキャパシタＳＣ＿１〜ＳＣ＿１６を備える。ここで、図１５に示す８つのアナログ遅延回路２２ｂのそれぞれを区別して説明する場合には、８つのアナログ遅延回路２２ｂのそれぞれを、アナログ遅延回路２２ｂ＿１〜２２ｂ＿８のそれぞれと表記する。
そして、制御回路２３は、以下の（条件１）〜（条件３）の３つの条件を満たすように、グループチャンネルに属する８つのチャンネルに対応する８つのアナログ遅延回路２２ｂのそれぞれの書き込み開始位置を制御する。
（条件１）８つのアナログ遅延回路２２ｂの中で、読み出し位置の差がノイズ周期Ｔ１の半周期（１８０度）分に相当する差となる２つのアナログ遅延回路２２ｂのペアが４つ存在する。
（条件２）８つのアナログ遅延回路２２ｂの中で、読み出し位置の差がノイズ周期Ｔ１の１／４周期（９０度）分に相当する差となる２つのアナログ遅延回路２２ｂのペアが４つ存在する。
（条件３）８つのアナログ遅延回路２２ｂの中で、読み出し位置の差がノイズ周期Ｔ１の１／８周期（４５度）分に相当する差となる２つのアナログ遅延回路２２ｂのペアが４つ存在する。
まず、上記条件１を満たすように、制御回路２３が書き込み開始位置を制御する場合について説明する。例えば、制御回路２３は、アナログ遅延回路２２ｂ＿１の読み出し位置と、アナログ遅延回路２２ｂ＿２の読み出し位置との差が、ノイズ周期Ｔ１の半周期分に相当する差となるように、アナログ遅延回路２２ｂ＿１の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿２の書き込み開始位置を制御する。このような制御により、図１５に示す場合において、アナログ遅延回路２２ｂ＿１の読み出し位置（スイッチトキャパシタＳＣ＿１）と、アナログ遅延回路２２ｂ＿２の読み出し位置（スイッチトキャパシタＳＣ＿９）との差が、ノイズ周期Ｔ１の半周期分に相当する差（８個分のスイッチトキャパシタＳＣ）となっている。
また、制御回路２３は、アナログ遅延回路２２ｂ＿３の読み出し位置と、アナログ遅延回路２２ｂ＿４の読み出し位置との差が、ノイズ周期Ｔ１の半周期分に相当する差となるように、アナログ遅延回路２２ｂ＿３の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿４の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿３の読み出し位置（スイッチトキャパシタＳＣ＿５）と、アナログ遅延回路２２ｂ＿４の読み出し位置（スイッチトキャパシタＳＣ＿１３）との差が、ノイズ周期Ｔ１の半周期分に相当する差となっている。
また、制御回路２３は、アナログ遅延回路２２ｂ＿５の読み出し位置と、アナログ遅延回路２２ｂ＿６の読み出し位置との差が、ノイズ周期Ｔ１の半周期分に相当する差となるように、アナログ遅延回路２２ｂ＿５の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿６の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿５の読み出し位置（スイッチトキャパシタＳＣ＿３）と、アナログ遅延回路２２ｂ＿６の読み出し位置（スイッチトキャパシタＳＣ＿１１）との差が、ノイズ周期Ｔ１の半周期分に相当する差となっている。
また、制御回路２３は、アナログ遅延回路２２ｂ＿７の読み出し位置と、アナログ遅延回路２２ｂ＿８の読み出し位置との差が、ノイズ周期Ｔ１の半周期分に相当する差となるように、アナログ遅延回路２２ｂ＿７の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿８の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿７の読み出し位置（スイッチトキャパシタＳＣ＿７）と、アナログ遅延回路２２ｂ＿８の読み出し位置（スイッチトキャパシタＳＣ＿１５）との差が、ノイズ周期Ｔ１の半周期分に相当する差となっている。
なお、変形例１では、制御回路２３が、条件１を満たすように書き込み開始位置を制御する場合においてずれ量を算出する際に、上述した実施形態と同様に、「１つのアナログ遅延回路２２ｂ内で用いられている全てのスイッチトキャパシタＳＣの数の半分の数」を用いる。そして、変形例１では、制御回路２３は、算出したずれ量を用いて、上述した実施形態と同様の方法で、条件１を満たすように、２つのアナログ遅延回路２２ｂの書き込み開始位置を制御する。
次に、上記条件２を満たすように、制御回路２３が書き込み開始位置を制御する場合について説明する。例えば、制御回路２３は、アナログ遅延回路２２ｂ＿１の読み出し位置と、アナログ遅延回路２２ｂ＿３の読み出し位置との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となるように、アナログ遅延回路２２ｂ＿１の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿３の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿１の読み出し位置（スイッチトキャパシタＳＣ＿１）と、アナログ遅延回路２２ｂ＿３の読み出し位置（スイッチトキャパシタＳＣ＿５）との差が、ノイズ周期Ｔ１の１／４周期分に相当する差（４個分のスイッチトキャパシタＳＣ）となっている。
ここで、変形例１では、制御回路２３が、条件２を満たすように書き込み開始位置を制御する場合においてずれ量を算出する際に、「１つのアナログ遅延回路２２ｂ内で用いられている全てのスイッチトキャパシタＳＣの数の半分の数」ではなく、「１つのアナログ遅延回路２２ｂ内で用いられている全てのスイッチトキャパシタＳＣの数に「１／４」を乗算することにより得られる数」を用いる。
例えば、図１５に示すように、１つのアナログ遅延回路２２ｂ内で用いられている全てのスイッチトキャパシタＳＣの数が「１６」である場合には、制御回路２３は、ずれ量を算出する際に、スイッチトキャパシタＳＣの数「１６」に「１／４」を乗算することにより得られる数「４」を用いる。そして、変形例１では、制御回路２３は、算出したずれ量を用いて、上述した実施形態と同様の方法で、条件２を満たすように２つのアナログ遅延回路２２ｂの書き込み開始位置を制御する。
また、制御回路２３は、アナログ遅延回路２２ｂ＿２の読み出し位置と、アナログ遅延回路２２ｂ＿４の読み出し位置との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となるように、アナログ遅延回路２２ｂ＿２の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿４の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿２の読み出し位置（スイッチトキャパシタＳＣ＿９）と、アナログ遅延回路２２ｂ＿４の読み出し位置（スイッチトキャパシタＳＣ＿１３）との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となっている。
また、制御回路２３は、アナログ遅延回路２２ｂ＿５の読み出し位置と、アナログ遅延回路２２ｂ＿７の読み出し位置との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となるように、アナログ遅延回路２２ｂ＿５の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿７の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿５の読み出し位置（スイッチトキャパシタＳＣ＿３）と、アナログ遅延回路２２ｂ＿７の読み出し位置（スイッチトキャパシタＳＣ＿７）との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となっている。
また、制御回路２３は、アナログ遅延回路２２ｂ＿６の読み出し位置と、アナログ遅延回路２２ｂ＿８の読み出し位置との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となるように、アナログ遅延回路２２ｂ＿６の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿８の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿６の読み出し位置（スイッチトキャパシタＳＣ＿１１）と、アナログ遅延回路２２ｂ＿８の読み出し位置（スイッチトキャパシタＳＣ＿１５）との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となっている。
次に、上記条件３を満たすように、制御回路２３が書き込み開始位置を制御する場合について説明する。例えば、制御回路２３は、アナログ遅延回路２２ｂ＿１の読み出し位置と、アナログ遅延回路２２ｂ＿５の読み出し位置との差が、ノイズ周期Ｔ１の１／８周期分に相当する差となるように、アナログ遅延回路２２ｂ＿１の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿５の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿１の読み出し位置（スイッチトキャパシタＳＣ＿１）と、アナログ遅延回路２２ｂ＿５の読み出し位置（スイッチトキャパシタＳＣ＿３）との差が、ノイズ周期Ｔ１の１／８周期分に相当する差（２個分のスイッチトキャパシタＳＣ）となっている。
ここで、変形例１では、制御回路２３が、条件３を満たすように書き込み開始位置を制御する場合においてずれ量を算出する際に、「１つのアナログ遅延回路２２ｂ内で用いられている全てのスイッチトキャパシタＳＣの数の半分の数」ではなく、「１つのアナログ遅延回路２２ｂ内で用いられている全てのスイッチトキャパシタＳＣの数に「１／８」を乗じることにより得られる数」を用いる。
例えば、図１５に示すように、１つのアナログ遅延回路２２ｂ内で用いられている全てのスイッチトキャパシタＳＣの数が「１６」である場合には、制御回路２３は、ずれ量を算出する際に、スイッチトキャパシタＳＣの数「１６」に「１／８」を乗じることにより得られる数「２」を用いる。そして、変形例１では、制御回路２３は、算出したずれ量を用いて、上述した実施形態と同様の方法で、条件３を満たすように２つのアナログ遅延回路２２ｂの書き込み開始位置を制御する。
また、制御回路２３は、アナログ遅延回路２２ｂ＿２の読み出し位置と、アナログ遅延回路２２ｂ＿６の読み出し位置との差が、ノイズ周期Ｔ１の１／８周期分に相当する差となるように、アナログ遅延回路２２ｂ＿２の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿６の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿２の読み出し位置（スイッチトキャパシタＳＣ＿９）と、アナログ遅延回路２２ｂ＿６の読み出し位置（スイッチトキャパシタＳＣ＿１１）との差が、ノイズ周期Ｔ１の１／８周期分に相当する差となっている。
また、制御回路２３は、アナログ遅延回路２２ｂ＿３の読み出し位置と、アナログ遅延回路２２ｂ＿７の読み出し位置との差が、ノイズ周期Ｔ１の１／８周期分に相当する差となるように、アナログ遅延回路２２ｂ＿３の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿７の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿３の読み出し位置（スイッチトキャパシタＳＣ＿５）と、アナログ遅延回路２２ｂ＿７の読み出し位置（スイッチトキャパシタＳＣ＿７）との差が、ノイズ周期Ｔ１の１／８周期分に相当する差となっている。
また、制御回路２３は、アナログ遅延回路２２ｂ＿４の読み出し位置と、アナログ遅延回路２２ｂ＿８の読み出し位置との差が、ノイズ周期Ｔ１の１／８周期分に相当する差となるように、アナログ遅延回路２２ｂ＿４の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿８の書き込み開始位置を制御する。このような制御により、例えば、図１５に示す場合において、アナログ遅延回路２２ｂ＿４の読み出し位置（スイッチトキャパシタＳＣ＿１３）と、アナログ遅延回路２２ｂ＿８の読み出し位置（スイッチトキャパシタＳＣ＿１５）との差が、ノイズ周期Ｔ１の１／８周期分に相当する差となっている。
そして、変形例１では、図１５に示すように、加算回路２２ｅは、例えば、アナログ遅延回路２２ｂ＿１から出力される反射波信号に、アナログ遅延回路２２ｂ＿２から出力される反射波信号を加算することにより反射波信号８０を生成する。これにより、アナログ遅延回路２２ｂ＿１から出力される反射波信号に重畳された奇数次高調波成分が、アナログ遅延回路２２ｂ＿２から出力される反射波信号に重畳された奇数次高調波成分によりキャンセルされる。
また、加算回路２２ｅは、例えば、アナログ遅延回路２２ｂ＿３から出力される反射波信号に、アナログ遅延回路２２ｂ＿４から出力される反射波信号を加算することにより反射波信号８１を生成する。これにより、アナログ遅延回路２２ｂ＿３から出力される反射波信号に重畳された奇数次高調波成分が、アナログ遅延回路２２ｂ＿４から出力される反射波信号に重畳された奇数次高調波成分によりキャンセルされる。
また、加算回路２２ｅは、例えば、アナログ遅延回路２２ｂ＿５から出力される反射波信号に、アナログ遅延回路２２ｂ＿６から出力される反射波信号を加算することにより反射波信号８２を生成する。これにより、アナログ遅延回路２２ｂ＿５から出力される反射波信号に重畳された奇数次高調波成分が、アナログ遅延回路２２ｂ＿６から出力される反射波信号に重畳された奇数次高調波成分によりキャンセルされる。
また、加算回路２２ｅは、例えば、アナログ遅延回路２２ｂ＿７から出力される反射波信号に、アナログ遅延回路２２ｂ＿８から出力される反射波信号を加算することにより反射波信号８３を生成する。これにより、アナログ遅延回路２２ｂ＿７から出力される反射波信号に重畳された奇数次高調波成分が、アナログ遅延回路２２ｂ＿８から出力される反射波信号に重畳された奇数次高調波成分によりキャンセルされる。
そして、加算回路２２ｅは、反射波信号８０に反射波信号８１を加算することにより反射波信号８４を生成する。これにより、反射波信号８０に重畳された２次高調波成分及び６次高調波成分が、反射波信号８１に重畳された２次高調波成分及び６次高調波成分によりキャンセルされる。
また、加算回路２２ｅは、反射波信号８２に反射波信号８３を加算することにより反射波信号８５を生成する。これにより、反射波信号８２に重畳された２次高調波成分及び６次高調波成分が、反射波信号８３に重畳された２次高調波成分及び６次高調波成分によりキャンセルされる。
そして、加算回路２２ｅは、反射波信号８４に反射波信号８５を加算することにより加算信号８６を生成する。これにより、反射波信号８４に重畳された４次高調波成分が、反射波信号８５に重畳された４次高調波成分によりキャンセルされる。そして、加算回路２２ｅは、奇数次高調波成分、２次高調波成分、４次高調波成分及び６次高調波成分が抑制された加算信号８６を、装置本体１０の送受信回路１１に送信する。
なお、図１５を参照して説明した加算回路２２ｅによる反射波信号の加算順序は、あくまでも一例に過ぎない。加算回路２２ｅが、他の加算順序で複数の反射波信号を加算しても、最終的に得られる加算信号は、奇数次高調波成分、２次高調波成分、４次高調波成分及び６次高調波成分が抑制された信号となる。
以上、変形例１に係る超音波プローブ１及び超音波診断装置１００について説明した。変形例１に係る超音波プローブ１及び超音波診断装置１００によれば、実施形態と同様に、フレームレートの低下を抑制しつつ、加算信号に含まれるノイズを抑制することができる。更に、変形例１に係る超音波プローブ１及び超音波診断装置１００によれば、奇数次高調波成分に加えて、２次高調波成分、４次高調波成分及び６次高調波成分を抑制することができる。
変形例１に係る超音波プローブ１は、基本波成分から７次高調波成分までのノイズ成分を抑制することができる。例えば、基本周波数が１ＭＨｚ程度である場合、変形例１に係る超音波プローブ１は、１ＭＨｚから７ＭＨｚまでの範囲のノイズ成分を抑制する。したがって、周波数帯域が１ＭＨｚから７ＭＨｚまでの範囲内の超音波プローブを変形例１に係る超音波プローブ１として用いる場合には、特に、ノイズ成分が抑制された加算信号を得ることができる。このような超音波プローブとしては、例えば、循環器プローブ等が挙げられる。
（変形例２）
上述した実施形態及び変形例１では、同一のサブアレイ内の複数のチャンネル間で、使用されるスイッチトキャパシタＳＣの数が同一である場合について説明した。しかしながら、同一のサブアレイ内の複数のチャンネル間で、使用されるスイッチトキャパシタＳＣの数が異なってもよい。そこで、このような変形例を、変形例２として説明する。変形例２の説明において、実施形態及び変形例１と同様の構成については、同一の符号を付して説明を省略する場合がある。以下、変形例２の説明では、実施形態及び変形例１と異なる点を主に説明し、実施形態及び変形例１と同様の構成の説明については、省略する場合がある。
例えば、変形例２において、制御回路２３は、チャンネル毎に固有な受信遅延時間に基づいて、各チャンネルに対応するアナログ遅延回路２２ｂにおいて使用されるスイッチトキャパシタＳＣの数（使用スイッチトキャパシタ数）を決定する。
例えば、上述したようにシステムクロックの数で表される受信遅延時間が「ｒ」である場合、制御回路２３は、受信遅延時間「ｒ」に基づいて、使用されるスイッチトキャパシタの数として「ｒ＋２」を決定する。
なお、この場合、制御回路２３は、「ｒ＋２」以上、アナログ遅延回路２２ｂにおいて使用可能なスイッチトキャパシタＳＣの最大数Ｍ以下の範囲内の値を、アナログ遅延回路２２ｂにおいて使用されるスイッチトキャパシタの数として決定してもよい。
ここで、アナログ遅延回路２２ｂが、最大数ＭのスイッチトキャパシタＳＣを用いて、反射波信号に対して受信遅延時間を与える遅延処理を実行する場合について説明する。この場合、同一のスイッチトキャパシタＳＣに対して反射波信号の一部が書き込まれるタイミングの周期、及び、同一のスイッチトキャパシタＳＣから反射波信号の一部が読み出されるタイミングの周期は、ともに、上述した周期Ｔ１である。
以下の説明では、同一のスイッチトキャパシタＳＣに対して反射波信号の一部が書き込まれるタイミングの周期、及び、同一のスイッチトキャパシタＳＣから反射波信号の一部が読み出されるタイミングの周期のことを「制御周期」と称する。
変形例２では、制御回路２３は、このような周期Ｔ１、及び、決定した使用スイッチトキャパシタ数に基づいて、使用スイッチトキャパシタ数分のスイッチトキャパシタＳＣが使用された場合の制御周期をチャンネル毎に算出する。例えば、制御回路２３は、以下の式（１）に従って、制御周期を算出する。
ＴＳ＝（Ｕ／Ｍ）×Ｔ１ （１）
式（１）において、「ＴＳ」は制御周期を示す。また、「Ｕ」は、使用スイッチトキャパシタ数を示す。「Ｍ」は、アナログ遅延回路２２ｂにおいて使用可能なスイッチトキャパシタＳＣの最大数Ｍを示す。「Ｔ１」は、周期Ｔ１を示す。
制御回路２３は、チャンネル毎に、制御周期を算出する。なお、使用スイッチトキャパシタ数が、使用可能なスイッチトキャパシタＳＣの最大数Ｍよりも小さい場合には、制御回路２３は、周期Ｔ１よりも短い制御周期を算出する。
そして、制御回路２３は、チャンネル毎に、決定した使用スイッチトキャパシタ数、及び、算出した制御周期に基づいて、各種の制御を行う。例えば、制御回路２３は、チャンネル毎に、オンを示す状態が制御周期で繰り返される書き込み用制御信号を生成する。また、制御回路２３は、チャンネル毎に、オンを示す状態が制御周期で繰り返される読み出し用制御信号を生成する。そして、制御回路２３は、書き込み用制御信号及び読み出し用制御信号を、使用スイッチトキャパシタ数分のスイッチトキャパシタＳＣに送信することで、使用スイッチトキャパシタ数分のスイッチトキャパシタＳＣに遅延処理を実行させる。
そして、制御回路２３は、チャンネル毎に、制御周期及び超音波プローブ１の周波数帯域に基づいて、周波数帯域に含まれる基本波成分及び高調波成分を特定する。なお、超音波プローブ１の周波数帯域を示す情報は、装置本体１０の記憶回路１５に予め記憶されている。制御回路２３は、装置本体１０に対して周波数帯域を示す情報を要求することにより、装置本体１０から周波数帯域を示す情報を取得する。そして、制御回路２３は、制御周期及び取得した情報が示す周波数帯域を用いて、周波数帯域に含まれる基本波成分及び高調波成分を特定する。
そして、制御回路２３は、特定された基本波成分及び高調波成分に基づいて、周波数帯域に含まれる基本波成分及び高調波成分が抑制されるような書き込み開始位置の制御方法を決定する。そして、制御回路２３は、決定した書き込み開始位置の制御方法を実行する。
図１６〜図１９を参照して、超音波プローブ１が実行する処理の一例について説明する。図１６〜図１９は、変形例２に係る超音波プローブ１が実行する処理の一例について説明するための図である。図１６には、制御周期と周期Ｔ１とが一致する場合の超音波プローブ１の周波数帯域７０と、基本波成分及び高周波成分との関係の一例が示されている。
図１６に示すように、制御回路２３は、制御周期と超音波プローブ１の周波数帯域７０とに基づいて、周波数帯域７０に含まれる２次高調波成分から５次高調波成分までの高調波成分を特定する。そして、制御回路２３は、２次高調波成分から５次高調波成分までの高調波成分を特定した場合には、これらの特定した高調波成分が抑制されるような書き込み開始位置の制御方法として、図１５を参照して説明した書き込み開始位置の制御方法を決定する。そして、制御回路２３は、決定した書き込み開始位置の制御方法を実行する。
図１７には、超音波プローブ１の周波数帯域７０と、制御周期が周期Ｔ１の半周期である場合の基本波成分及び高周波成分との関係の一例が示されている。
図１７に示すように、矢印７１ａが示す基本周波数（１／制御周期）の成分には、ノイズ成分が含まれている。また、矢印７１ｂが示す基本周波数の２倍（２／制御周期）の成分にも、ノイズ成分が含まれている。
制御回路２３は、制御周期と超音波プローブ１の周波数帯域７０とに基づいて、図１７に示すように、周波数帯域７０に含まれる基本波成分及び２次高調波成分を特定する。図１８は、基本波成分及び２次高調波成分が特定された場合の書き込み開始位置の制御方法の一例を示す図である。そして、制御回路２３は、基本波成分及び２次高調波成分を特定した場合には、特定した基本波成分及び２次高調波成分が抑制されるような書き込み開始位置の制御方法として、図１８に示す書き込み開始位置の制御方法を決定する。そして、制御回路２３は、決定した書き込み開始位置の制御方法を実行する。
図１８に示す書き込み開始位置の制御方法について説明する。例えば、制御回路２３は、同一のサブアレイ内の複数のチャンネルの中から、任意の４つのチャンネルの組合せをグループチャンネルとして決定する。具体的には、制御回路２３は、図１８に示す４つのアナログ遅延回路２２ｂに対応する４つのチャンネルの組合せをグループチャンネルとして決定する。
図１８に示すアナログ遅延回路２２ｂは、３２個のスイッチトキャパシタＳＣを備える。しかしながら、使用スイッチトキャパシタ数が「１６」であり、１６個のスイッチトキャパシタＳＣ＿１〜ＳＣ＿１６が使用される。ここで、図１８に示す４つのアナログ遅延回路２２ｂのそれぞれを区別して説明する場合には、４つのアナログ遅延回路２２ｂのそれぞれを、アナログ遅延回路２２ｂ＿１〜２２ｂ＿４のそれぞれと表記する。
図１８に示すアナログ遅延回路２２ｂ＿１は、複数のキャパシタ４１＿１〜４１＿１６（不図示）を用いてアナログ遅延回路２２ｂ＿１に対応するチャンネルにおける反射波信号を遅延させる。アナログ遅延回路２２ｂ＿１は、第１遅延回路の一例である。アナログ遅延回路２２ｂ＿１に対応するチャンネルは、第１チャンネルの一例である。アナログ遅延回路２２ｂ＿１のキャパシタ４１＿１〜４１＿１６に対する反射波信号の書き込み開始位置は、第１書き込み開始位置の一例である。
アナログ遅延回路２２ｂ＿２は、複数のキャパシタ４１＿１〜４１＿１６（不図示）を用いてアナログ遅延回路２２ｂ＿２に対応するチャンネルにおける反射波信号を遅延させる。アナログ遅延回路２２ｂ＿２は、第２遅延回路の一例である。アナログ遅延回路２２ｂ＿２に対応するチャンネルは、第２チャンネルの一例である。アナログ遅延回路２２ｂ＿２のキャパシタ４１＿１〜４１＿１６に対する反射波信号の書き込み開始位置は、第２書き込み開始位置の一例である。
アナログ遅延回路２２ｂ＿３は、複数のキャパシタ４１＿１〜４１＿１６（不図示）を用いてアナログ遅延回路２２ｂ＿３に対応するチャンネルにおける反射波信号を遅延させる。アナログ遅延回路２２ｂ＿３は、第３遅延回路の一例である。アナログ遅延回路２２ｂ＿３に対応するチャンネルは、第３チャンネルの一例である。アナログ遅延回路２２ｂ＿３のキャパシタ４１＿１〜４１＿１６に対する反射波信号の書き込み開始位置は、第３書き込み開始位置の一例である。
アナログ遅延回路２２ｂ＿４は、複数のキャパシタ４１＿１〜４１＿１６（不図示）を用いてアナログ遅延回路２２ｂ＿４に対応するチャンネルにおける反射波信号を遅延させる。アナログ遅延回路２２ｂ＿４は、第４遅延回路の一例である。アナログ遅延回路２２ｂ＿４に対応するチャンネルは、第４チャンネルの一例である。アナログ遅延回路２２ｂ＿４のキャパシタ４１＿１〜４１＿１６に対する反射波信号の書き込み開始位置は、第４書き込み開始位置の一例である。
そして、制御回路２３は、以下の（条件４）及び（条件５）の２つの条件を満たすように、グループチャンネルに属する４つのチャンネルに対応する４つのアナログ遅延回路２２ｂのそれぞれの書き込み開始位置を制御する。
（条件４）４つのアナログ遅延回路２２ｂの中で、読み出し位置の差がノイズ周期Ｔ１の半周期（１８０度）分に相当する差となる２つのアナログ遅延回路２２ｂのペアが２つ存在する。
（条件５）４つのアナログ遅延回路２２ｂの中で、読み出し位置の差がノイズ周期Ｔ１の１／４周期（９０度）分に相当する差となる２つのアナログ遅延回路２２ｂのペアが２つ存在する。
まず、上記条件４を満たすように、制御回路２３が書き込み開始位置を制御する場合について説明する。例えば、制御回路２３は、アナログ遅延回路２２ｂ＿１の読み出し位置と、アナログ遅延回路２２ｂ＿２の読み出し位置との差が、ノイズ周期Ｔ１の半周期分に相当する差となるように、アナログ遅延回路２２ｂ＿１の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿２の書き込み開始位置を制御する。このような制御により、例えば、図１８に示す場合において、アナログ遅延回路２２ｂ＿１の読み出し位置（スイッチトキャパシタＳＣ＿１）と、アナログ遅延回路２２ｂ＿２の読み出し位置（スイッチトキャパシタＳＣ＿９）との差が、ノイズ周期Ｔ１の半周期分に相当する差（８個分のスイッチトキャパシタＳＣ）となっている。
また、制御回路２３は、アナログ遅延回路２２ｂ＿３の読み出し位置と、アナログ遅延回路２２ｂ＿４の読み出し位置との差が、ノイズ周期Ｔ１の半周期分に相当する差となるように、アナログ遅延回路２２ｂ＿３の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿４の書き込み開始位置を制御する。このような制御により、例えば、図１８に示す場合において、アナログ遅延回路２２ｂ＿３の読み出し位置（スイッチトキャパシタＳＣ＿５）と、アナログ遅延回路２２ｂ＿４の読み出し位置（スイッチトキャパシタＳＣ＿１３）との差が、ノイズ周期Ｔ１の半周期分に相当する差となっている。
次に、上記条件５を満たすように、制御回路２３が書き込み開始位置を制御する場合について説明する。例えば、制御回路２３は、アナログ遅延回路２２ｂ＿１の読み出し位置と、アナログ遅延回路２２ｂ＿３の読み出し位置との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となるように、アナログ遅延回路２２ｂ＿１の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿３の書き込み開始位置を制御する。このような制御により、例えば、図１８に示す場合において、アナログ遅延回路２２ｂ＿１の読み出し位置（スイッチトキャパシタＳＣ＿１）と、アナログ遅延回路２２ｂ＿３の読み出し位置（スイッチトキャパシタＳＣ＿５）との差が、ノイズ周期Ｔ１の１／４周期分に相当する差（４個分のスイッチトキャパシタＳＣ）となっている。
また、制御回路２３は、アナログ遅延回路２２ｂ＿２の読み出し位置と、アナログ遅延回路２２ｂ＿４の読み出し位置との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となるように、アナログ遅延回路２２ｂ＿２の書き込み開始位置、及び、アナログ遅延回路２２ｂ＿４の書き込み開始位置を制御する。このような制御により、例えば、図１８に示す場合において、アナログ遅延回路２２ｂ＿２の読み出し位置（スイッチトキャパシタＳＣ＿９）と、アナログ遅延回路２２ｂ＿４の読み出し位置（スイッチトキャパシタＳＣ＿１３）との差が、ノイズ周期Ｔ１の１／４周期分に相当する差となっている。
そして、変形例２では、図１８に示すように、加算回路２２ｅは、例えば、アナログ遅延回路２２ｂ＿１から出力される反射波信号に、アナログ遅延回路２２ｂ＿２から出力される反射波信号を加算することにより反射波信号８７を生成する。これにより、アナログ遅延回路２２ｂ＿１から出力される反射波信号に重畳された基本波成分が、アナログ遅延回路２２ｂ＿２から出力される反射波信号に重畳された基本波成分によりキャンセルされる。
また、加算回路２２ｅは、例えば、アナログ遅延回路２２ｂ＿３から出力される反射波信号に、アナログ遅延回路２２ｂ＿４から出力される反射波信号を加算することにより反射波信号８８を生成する。これにより、アナログ遅延回路２２ｂ＿３から出力される反射波信号に重畳された基本波成分が、アナログ遅延回路２２ｂ＿４から出力される反射波信号に重畳された基本波成分によりキャンセルされる。
そして、加算回路２２ｅは、反射波信号８７に反射波信号８８を加算することにより加算信号８９を生成する。これにより、反射波信号８７に重畳された２次高調波成分が、反射波信号８８に重畳された２次高調波成分によりキャンセルされる。そして、加算回路２２ｅは、基本波成分及び２次高調波成分が抑制された加算信号８９を、装置本体１０の送受信回路１１に送信する。
なお、図１８を参照して説明した加算回路２２ｅによる反射波信号の加算順序は、あくまでも一例に過ぎない。加算回路２２ｅが、他の加算順序で複数の反射波信号を加算しても、最終的に得られる加算信号は、基本波成分及び２次高調波成分が抑制された信号となる。
ここで、加算回路２２ｅは、位相差が１８０度異なる２つの反射波信号を加算することにより、２つの反射波信号に重畳された基本波成分や高周波成分等の周期ノイズをキャンセルする。２つの反射波信号に重畳された周期ノイズの振幅が同程度である場合には、周期ノイズが適切にキャンセルされる。一方、周期ノイズの振幅の差が大きい場合には、周期ノイズが完全にキャンセルされずに残ってしまう。そのため、周期ノイズの振幅の差が大きい場合には、キャンセル対象の基本波成分や高周波成分の数が少ないことが好ましい。このため、図１７に示すように、制御回路２３は、制御周期を周期Ｔ１の半分にすることで、基本波成分や高周波成分を高域側にシフトさせ、超音波プローブ１の周波数帯域７０内に存在するようなキャンセル対象となる高調波成分の数を少なくする。
図１９には、制御周期が周期Ｔ１の１／４周期である場合の超音波プローブ１の周波数帯域７０と、基本波成分及び高周波成分との関係の一例が示されている。図１９に示すように、矢印７１ｃが示す基本周波数（１／制御周期）の成分には、ノイズ成分が含まれている。
制御回路２３は、制御周期と超音波プローブ１の周波数帯域７０とに基づいて、図１９に示すように、周波数帯域７０に含まれる基本波成分を特定する。そして、制御回路２３は、基本波成分を特定した場合には、基本波成分が抑制されるような書き込み開始位置の制御方法として、図１０及び図１１を参照して説明した書き込み開始位置の制御方法を決定する。そして、制御回路２３は、決定した書き込み開始位置の制御方法を実行する。
図１６〜１９を参照して説明したように、変形例２では、制御回路２３は、複数のアナログ遅延回路２２ｂのうち、超音波プローブ１の周波数帯域７０に含まれるノイズ成分の種類に応じた数のアナログ遅延回路２２ｂにおける反射波信号のキャパシタに対する書き込み位置が互いに異なるように制御する。
以上、変形例２に係る超音波プローブ１及び超音波診断装置１００について説明した。変形例２に係る超音波プローブ１及び超音波診断装置１００によれば、実施形態及び変形例１と同様に、フレームレートの低下を抑制しつつ、加算信号に含まれるノイズを抑制することができる。更に、変形例２に係る超音波プローブ１及び超音波診断装置１００によれば、周期ノイズの残存量を抑制することができる。
なお、上述した実施形態、変形例１及び変形例２では、複数のキャパシタを用いて反射波信号を遅延させる２Ｎ（Ｎは、１，２，３）個のアナログ遅延回路２２ｂをペア又はグループとして、１つのペア又は１つのグループ毎に書き込み開始位置が制御される。そして、制御回路２３は、２Ｎ個のアナログ遅延回路２２ｂのそれぞれについて、アナログ遅延回路２２ｂにより遅延された反射波信号との位相差が（３６０／２ｔ）（ｔ＝１，・・・，Ｎ）度となるような遅延後の超音波信号を出力する他のアナログ遅延回路２２ｂが存在するように、２Ｎ個のアナログ遅延回路２２ｂのそれぞれのキャパシタに対する反射波信号の書き込み開始位置を異ならせるようにする。そして、加算回路２２ｅが、２Ｎ個のアナログ遅延回路２２ｂのそれぞれにより遅延された反射波信号を加算して加算信号を生成する。ここで、「Ｎ」は、１〜３以外の４以上の自然数であってもよい。すなわち、「Ｎ」は、単に、自然数であればよい。
以上述べた少なくとも１つの実施形態の超音波プローブ１及び超音波診断装置１００によれば、フレームレートの低下を抑制しつつ、加算信号に重畳されるノイズを抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 超音波プローブ
２２ｂ アナログ遅延回路
２３ 制御回路

Claims (11)

  1. 複数のキャパシタを用いて第１チャンネルにおける超音波信号を遅延させる第１遅延回路と、
    複数のキャパシタを用いて第２チャンネルにおける超音波信号を遅延させる第２遅延回路と、
    前記第１遅延回路のキャパシタに対する超音波信号の第１書き込み開始位置と、前記第２遅延回路のキャパシタに対する超音波信号の第２書き込み開始位置とを異なるようにする制御部と、
    を備える、超音波プローブ。
  2. 前記制御部は、前記第１遅延回路により遅延された超音波信号と前記第２遅延回路により遅延された超音波信号の位相差が１８０度となるように、前記第１書き込み開始位置と、前記第２書き込み開始位置とを異なるようにする、請求項１に記載の超音波プローブ。
  3. 複数のキャパシタを用いて第３チャンネルにおける超音波信号を遅延させる第３遅延回路と、
    複数のキャパシタを用いて第４チャンネルにおける超音波信号を遅延させる第４遅延回路と、
    を備え、
    前記制御部は、前記第３遅延回路により遅延された超音波信号と前記第４遅延回路により遅延された超音波信号の位相差が１８０度となり、前記第１遅延回路により遅延された超音波信号と前記第３遅延回路により遅延された超音波信号の位相差、及び、前記第２遅延回路により遅延された超音波信号と前記第４遅延回路により遅延された超音波信号の位相差が９０度となるように、前記第１書き込み開始位置と、前記第２書き込み開始位置と、前記第３遅延回路のキャパシタに対する超音波信号の第３書き込み開始位置と、前記第４遅延回路のキャパシタに対する超音波信号の第４書き込み開始位置と、を異なるようにする、請求項２に記載の超音波プローブ。
  4. 前記第１遅延回路及び前記第２遅延回路を含む複数の遅延回路を備え、
    前記制御部は、前記複数の遅延回路のうち、前記超音波プローブの周波数帯域に含まれるノイズ成分の種類に応じた数の遅延回路における超音波信号のキャパシタに対する書き込み位置が互いに異なるように制御する、請求項１〜３のいずれか１つに記載の超音波プローブ。
  5. 前記第１遅延回路により遅延された超音波信号と前記第２遅延回路により遅延された超音波信号とを加算して加算信号を生成する加算部を備える、請求項２に記載の超音波プローブ。
  6. 前記第１遅延回路により遅延された超音波信号と前記第２遅延回路により遅延された超音波信号と前記第３遅延回路により遅延された超音波信号と前記第４遅延回路により遅延された超音波信号とを加算して加算信号を生成する加算部を備える、請求項３に記載の超音波プローブ。
  7. 複数のキャパシタを用いて超音波信号を遅延させる２Ｎ（Ｎは自然数）個の遅延回路と、
    前記２Ｎ個の遅延回路のそれぞれについて、当該遅延回路により遅延された超音波信号との位相差が（３６０／２ｔ）（ｔ＝１，・・・，Ｎ）度となるような遅延後の超音波信号を出力する他の遅延回路が存在するように、前記２Ｎ個の遅延回路のそれぞれのキャパシタに対する超音波信号の書き込み開始位置を異ならせるようにする制御部と、
    を備える、超音波プローブ。
  8. 前記２Ｎ個の遅延回路のそれぞれにより遅延された超音波信号を加算して加算信号を生成する加算部を備える、請求項７に記載の超音波プローブ。
  9. 複数のキャパシタを用いて第１チャンネルにおける超音波信号を遅延させる第１遅延回路と、
    複数のキャパシタを用いて第２チャンネルにおける超音波信号を遅延させる第２遅延回路と、
    前記第１遅延回路のキャパシタに対する超音波信号の第１書き込み開始位置と、前記第２遅延回路のキャパシタに対する超音波信号の第２書き込み開始位置とを異なるようにする制御部と、
    前記第１遅延回路のキャパシタに書き込まれた超音波信号と前記第２遅延回路のキャパシタに書き込まれた超音波信号とに基づく超音波画像を表示部に表示させる表示制御部と、
    を備える、超音波診断装置。
  10. 複数のキャパシタを用いて第１チャンネルにおける超音波信号を遅延させる第１遅延回路と、
    複数のキャパシタを用いて第２チャンネルにおける超音波信号を遅延させる第２遅延回路と、
    同一時刻における、前記第１遅延回路のキャパシタに対する超音波信号の第１読み出し位置と、前記第２遅延回路のキャパシタに対する超音波信号の第２読み出し位置とを異なるようにする制御部と、
    を備える、超音波プローブ。
  11. 前記制御部は、前記第１遅延回路または前記第２遅延回路に含まれるキャパシタの数に基づいて、同一時刻における、前記第１遅延回路のキャパシタに対する超音波信号の第１読み出し位置と、前記第２遅延回路のキャパシタに対する超音波信号の第２読み出し位置とを異なるようにする、請求項１０に記載の超音波プローブ。
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