JPH03104481A - ビデオカメラにおけるインターポレーションを利用した画質改善回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はビデオカメラ、デジタルビデオカメラ、画像処
理システム及び通信分野においてデジタル信号をプロセ
シングする回路のデジタル対アナログ変換する部分に利
用される画質改善回路に関するもので、特にビデオカメ
ラ中のＣＯＤ！ｌｉｔ像素子のサンプリングビデオ信号
をインターポレーションして画質を改善する回路に関す
るものである。

従来の技術 従来ではビデオカメラの光電変換素子であるＣｃａｌｍ
素子から出力回路サンプリング信号ローバスフィルター
を介してフィルタリングを行う周波数帯域幅が広いので
完全にローバスフィルターリングができなかったし、が
っ、アナログ信号は信号対雑音比が改善されるが、サン
プリングアナログ信号は信号対Ｎ音比が改善されない問
題点があった。

発明が解決しようとする課題 従って、本発明の目的は上記の如き問題点を解決するた
めにビデオカメラの出ノノされるサンプリングビデオ信
号をインターポレーションを利用して画質改善をするこ
とができる画質改善回路を提供することにある。

課題を解決するための手段 以下本発明を図面を参照して詳しく説明する。

第１図は本発明の構成図である。第１図に示すように、
本発明は、ビデオ入力信号Ｇ８第２クロック信号Ｂに応
じてスイッチングしてサンプル及びホールドし、第３ク
ロック信号Ｃに応じてサンプリングして０．５ビッヂ遅
延された信号Ｉを発生する第１ピッチ遅延手段１０と；
上記ビデオ入力信号Ｇを入力して第６クロック信号Ｆに
応じてこのビデオ信号Ｇの奇数、偶数値を第４，５クロ
ック信号Ｄ．Ｅによってサンプリングする２デシメ一シ
ョン手段２０と； 上記２デシメーション手段２０から奇数及び偶数値をサ
ンプリングする前の信号Ｌ．Ｍを第４．５クロック信号
Ｄ．Ｅにスイッチングしてホールドするので、第４．５
クロック信号Ｄ．Ｅに応じて２デシメーション手段２０
から奇数及び偶数値にサンプリングした｛Ｆ￥＠Ｋ．Ｊ
より１ピッチ遅延された信号Ｎ，Ｏを発生するための第
２ビッヂ遅延手段３０及び第３ピッチ遅延手段４０から
構成された１ピッチ遅延手段３００と：上記第２ピッチ
遅延手段３０及び第３ピッチ遅延手段４０の出力信号Ｎ
，Ｏと上記２デシメーション手段２０の出力信号である
サンプリングした信号Ｋ．Ｊを加え、その加えた値を１
７２乗算して出力するための第１加算器＆乗算器手段５
０及び第２加算器＆乗算器手段６０から構成された加算
器及び１７２乗算器手段と；上記第１及び第２加算器＆
乗算器手段の出力信号Ｑ，Ｐの第１ピッチ遅延千段１ｏ
の出力信号■と基本クロック信号八とを加えて基本夕ロ
ック信号Ａにサンプリングしてホールドした信号が出力
する加算手段７０を含んでいる。

第２図ないし第６図は第１図の各部に対する詳細回路図
であり、第７図は第１図の各部波形図である。

第７図において、Ａは基本クロック信号．Ｂは第２クロ
ック信号．Ｃは第３クロック信号．Ｄは第４クロック信
Ｑ．Ｅは第５クロック信号，Ｆは第６クロック信号．Ｇ
はビデオ入力信号．Ｈは電流増幅された信号目．■は０
．５ピッチ遅延信号，一及びＫはビデオ入力信号Ｇの奇
数、偶数値をサンプリングする前の信号Ｊ．Ｋ．Ｌ及び
Ｍはビデオ入力信号Ｇの奇数及び偶数値をサンプリング
した信号し．Ｍ．Ｌ’及びＭ′はＬ及びＭのサンプル＆
ホールド信号Ｌ’　．Ｍ’　．Ｎ及びＯは第２．３ピッ
チ遅延手段３０．４０の出力信号Ｎ．０．Ｑ及びＰは第
１．２加ｎ器＆乗算器手段５０．６０の出力信号Ｑ．Ｐ
．Ｒ及びＳはＧ信号及びＨ信号をサンプリングした信号
である。

第８Ａ乃至第８Ｃ図は本発明によるＣＣＤ構造及び１ピ
ッチ構造の説明図である。ここで第８Ａ図はＣＣＤＩｌ
（ｌＩ素子の平面図、第８Ｂ図は側面図、第８Ｃ図はＣ
ＣＤにおいて１ピッチ構造を説明する説明図である。

第９Ａ，９Ｂ図は本発明による周波数特性図で、第９Ａ
図はＨ信号の周波数特性図、第９Ｂ図はＳ信号の周波数
特性図である。

実施例 上述の構成に基づいて本発明を添付図面第１図ないし第
９図を参照して詳しく説明する。

先ず、第１図を参照して本発明の動作を説明する前に、
第７図に図示したようにＡは基本クロック信号であり、
第２クロック信号Ｂは基本クロック信号Ａを１７２分周
した信号であり、第３クロック信号Ｃは上記第２クロッ
ク信号Ｂを０．５ピッチ遅延させた信号であり、第４ク
ロック信号Ｄは上記基本クロック信ＱＡをさらに分周し
てデューティを任意に加算させた信号であり、第５クロ
ック信号Ｅは上記第４クロック信号Ｄを１ピッチ遅延さ
せた信号であり、第６クロック信号Ｆは基本クロック信
号を１７４分周した信号である。

次に、第１図に示した如く処理しようとするビデオ入力
信号Ｇが第７図に示したＧ波形の信号で第１ピッチ遅延
手段１０及び第２デシメーション手段２０に供給される
。上記第１ピッチ遅延手段１０は第２図に詳しく示され
ている。

第２図において第１ピッチ遅延手段１０はビデオ入力信
号Ｇが印加され抵抗Ｒ１において電流が制限されたあと
、キャパシターＣ１を通じてＤＣ成分が除去される。上
記ＤＣ成分が除去された信号が供給ＭｌＩＩ端ＶＣＣと
グラウンド端子ＧＮＤに直列接続された抵抗Ｒｚ　．Ｒ
３においてバイアスされてエミツタホＯワートランジス
タＱＩである第１電流増幅手段Ｑ１に入力されて電流増
幅される。

上記電流増幅された信号はアナログスイッチトランジス
タＱ２において第７図の８波形のような第２クロック信
号に応じてスイッチングされてサンプル＆ホールド手段
を構成している抵抗Ｒｓ及びキャパシター０２によって
サンプル＆ホールドされ、第２電流増幅手段であるトラ
ンジスタＱ３において第７図の口波形のように電流増幅
される。

上記Ｉｆ流増幅された信号がさらに抵抗Ｒ７を通じて第
３電流増幅手段であるトランジスタＱ４においてさらに
電流増幅されたあとこの増幅された信号がサンプリング
手段であるトランジスタＱ５において第７図のＣ波形の
ような第３クロック信号に応じてサンプリングして原信
号であるビデオ入力信号Ｇよりライジングタイムが０．
５ビッヂ遅延された信号Ｉが発生される。上記０．５ピ
ッチ遅延された信号Ｉは加算手段７０に入力される。

一方、又他のビデオ八カ信号Ｇは第３図で図示した２デ
シメーション手段２０に入力されてキャパシターＣＩ＋
において直流分が除去されたあと、アナログスイッヂ２
１に印加されるが第７図のＦ波形のような第６クロック
信号Ｆによってこの信号がハイである場合ａ端に出力さ
れる。上記ａ端に出力する信号が供給電源端子Ｖｃｃと
グラウンド端子ＧＮＤＩ！Ｉに直列接続した抵抗Ｒｎ　
．ＲＩ２においてバイアスされたあとトランジスタＱｔ
Ｉにおいて増幅される。上記電流増幅された信号が抵抗
ＲＵを通じたトランジスタＱＩ２において第７図のＤ波
形のような第４クロック信号にスイッチングされてリン
プリングされるがこの信号より第７図の５波形のような
サンプリング信号が発生する。上記リンプリングされる
前の信号であるＭ流増幅された信号より第７図のし波形
のようにＬ信号が発生する。

又上記第６クロック信号Ｆがローである場合にはアナロ
グスイッチ２１のｂ端に出力され抵抗Ｒｇ，Ｒ＋ｓにお
いてバイアスされたあと、トランジスタＱ＋ａにおいて
電流増幅ざれる。上記電流増幅された信号は第７１ｉ！
１１のＭ波形のようにＭ信号が発生し、この信号はトラ
ンジスタＱｌ４において第７図のＤ波形の第４クロック
信号より１ピッチ遅延された第７図のＥ波形のような第
５クロック信号Ｅにサンプリングされて第７図のＫ波形
のサンプリング信号を出力するようになる。即ちビデオ
入力信号Ｇの奇数値はアナログスイッチ２１のａ端にサ
ンプリングし、偶数はｂ端に印加されてサンプリングす
るようになるがこれをデシメーションという。

上記２デシメーション手段２０から出力されたし信号は
第４図に図示した第２ピッチ遅延手段３０に入力される
。上記第２ピッチ遅延手段３０と第３ピッチ遅延手段４
０．そして第１加算器＆乗算器手段５０と第２加算器＆
乗算器手段６０とは入出力信号は異なる。その構成回路
は同じであるためここでは第２ピッチ遅延手段（３０及
び第１加粋器＆乗算器手段５ｏのみを説明することにす
る。

第４図において上記し信号がトランジスタ。２Ｉに印加
されて′ｉ！４流増幅されこの増幅された信号が第７図
のＤ波形のような第４ク０ツク信弓でトランジスタＱ２
２においてスイッチングされたあと、抵抗Ｒ２２及びキ
ャパシター０２１においてボールドされる。上記ホール
ドされた信号はトランジスタＱ２３において増幅された
あと第７図のし波形のようなザンプル＆ホールド信号が
出力する。上記サンプル＆ホールド信号Ｌ′はトランジ
スタＱ２５において第４クロック信＠Ｄより１ピッチ遅
延された第５クロック信号Ｅにサンプリングして第７図
のＮ波形のようなサンプリング信＠ｊより１ピッチ遅延
された信号Ｎが出力する。第４図において括弧内に示さ
れた信号は第３ピッチ遅延手段の人出力される信号を示
している。

上記１ピッチ遅延された信号Ｎは第１加算器＆乗算器手
段５０に供給されて２デシメーション手段２０のザンプ
リング信ＳＫと加えられて１７２乗算されるが、第５図
において図示した第１加算器＆乗算器手段５０の詳細回
路を参照しながら以下に説明する。

上記サンプリング信ＭＫ及び１ピッチ遅延された信号Ｎ
は演算増幅器５１において下記（１）式のように加えら
れたあと−１７２の乗算に なる。

（ＡＯは演算増幅器５１の出力電圧） もしも、Ｒ３ｔ”Ｒ３２＝２Ｒ． Ｒ３５−Ｒであるとすれば 上記演算増幅器５１の出力電圧Ａｏは位相が入力信号よ
り　１８０度反転されているので演算増幅器５２におい
て下記■式のように再び 反転される。

もしも、Ｒ３［１−Ｒ３７であるとすればＱ＝　　Ａｏ
　　　　　　　　　　　　　　　　■即ち、第７図のＱ
波形のように加算及び乗算千段Ｑとなり加算手段７０に
印加される。第５図において括弧内に示された信号は第
２加算器＆乗算器手段であるときの入出力信号を示す。

上記加算及び乗算信号Ｑは第６図において図示した加算
手段７０に印加して第１ピッチ遅延手段１０において出
力される０．５ピッチ遅延信号■と第１．２加算器＆乗
韓器手段５０．６０から出力される加算及び乗算信号Ｑ
．Ｐと第７図の八波形の基本クロック信号が演算増幅器
７１において加えられる。上記演算増幅器の出力信号が
トランジスタＱ４１において電流増幅されてこの信号を
トランジスタＱ４２において基本夕ロック信号（Ａ）に
サンプリングしたあと、抵抗Ｒ，！９及びキャパシター
０４１においてホールドされる。上記ホールドされた信
号はトランジスタＱ４３において電流増幅されて第７図
のＲ波形のような信号Ｒが出力する。

又、第１図には図示されていないが、この出力信号Ｒを
サンプル＆ホールドすれば第７図のＳ波形のような信号
を得ることができる。即ち、ビデオ入力信＠Ｇと出力信
号Ｒ．ｌｆ流増幅信号Ｈ信号と第７図のＳ波形のような
Ｓ信号とを比べて見るとき波形がはるかになめらかにな
り、もつとアナログ信号に近接していることを知ること
ができる。

第９図に図示したグラフは上記の関係を説明しているが
、第９Ａ図はＨ信号の周波数帯域としてＱ＋　２πであ
るのに反し、第９Ｂ図はＳ信号の周波数帯域としてＱ２
πに減ったために上記２つの信号をローパスフィルター
に通過させる場合Ｓ信号がはるかに優れた波形を受ける
ことができるので画質向上となる。

本発明はｃｃｏ＊ｍ素子を使用するビデオカメラのＣＣ
Ｄ光電変換素子に出る第８図に図示したようなディスク
リート信号をもつとやわらかく処理してこの画質を改善
する回路にサンプル及びホールド機能を利用してこの信
号を遅延させる。上記遅延されたｎ番目の信号とｎ＋１
番目の信号とを加えたあと２で割ってｎ番目とｎ＋１番
目との間に入れる技術を利用したのである。このような
機能をインターポレーションといい、ここでｎは自然数
である。上記の関係を下記に説明する。

画素番号は１，２．３．・・・ｎであり、入力信号はＡ
ｔ　，Ａ２　．Ａ３・・・Ａｎ２デシメーション手段（
２０）の 奇数信号はＡ＋　．　Ａ３　．　Ａｓ　・・・Ａ２ｎ−
１であり、偶数信号はＡ２　．Ａ４　，Ａｓ　・”Ａ２
ｎＦあり、そのインターポレーションは次のとおりであ
る。

（Ａ＋　　＋Ａｚ　　）／２−Ａｔ　　＋ｏ’（Ａ２　
　＋Ａ３　　）／　２＝Ａ２　　＋Ｑ’（Ａｙ＋　＋Ａ
ｎ＋１　）／２＝ＡＴＩ−１−Ｑ’　である。

ここで　Ｑ　ｌ　は０．５ピッチである。

発明の効果 上述のようにビデオカメラの中でＣＧＤＩｌｌｌｉ素子
のサンプリングビデオ信号をインターポレーションを利
用して信号対雑音比及び画質向上を図ることができるし
、画像処理システム、通信分野などのデジタル信号処Ｒ
（ＤＳＰ）に利用し得る利点がある。

【図面の簡単な説明】

第１図は本発明の構成図、第２図は第１図中１ピッチ遅
延手段の詳細回路図、第３図は第１図中２デシメーショ
ン手段の詳細回路図、第４図は第１図中第２ピッチ遅延
手段の詳細回路図、第５図は第１図中第１加算器＆乗算
器手段の詳細回路図、第６図は第１図中、加算手段の詳
細回路図、第７図は第１図の各部波形図、第８Ａ乃至８
０図は本発明によるＣＣＤ構造及び１ピッチ構造図、第
９Ａ．９Ｂ図は本発明による周波数特性図である。 １０．３０．４０・・・第１〜第３ピッチ遅延手段、２
０・・・２デシメーション手段、５０．６０・・・第１
．第２加算器＆乗算器手段、７０・・・加算手段、３０
０・・・１ピッチ遅延手段、５００・・・加算器＆乗算
器手段。

Claims (5)

【特許請求の範囲】
1. （１）ビデオカメラにおける画質改善回路において、ビ
   デオ入力信号を第２クロック信号に応じてスイッチング
   してサンプル及びホールドして第３クロック信号によっ
   てサンプリングして０．５ピッチ遅れた信号を発生する
   第１ピッチ遅延手段（１０）と： 上記ビデオ入力信号を入力して第６クロック信号に応じ
   てこのビデオ入力信号を奇数、偶数値に分離して第４、
   ５クロック信号によつてサンプリングする２デシメーシ
   ヨン手段（２０）と： 上記２デシメーシヨン手段（２０）から奇数及び偶数値
   にサンプリングする前の信号を第４、５クロック信号に
   スイッチングしてホールドすることにより第４、５クロ
   ック信号に応じて２デシメーション手段（２０）から奇
   数及び偶数値にサンプリングする前の信号を第４、５ク
   ロック信号にスイッチングしてホールドするので第４、
   ５クロック信号のとおり２デシメーシヨン手段（２０）
   から奇数及び偶数値にサンプリングした１ピッチ遅延さ
   れた信号を発生させるための１ピッチ遅延手段（３００
   ）と： 上記１ピッチ遅延手段のクロック信号と上記２デシメー
   シヨン手段（２０）の出力信号であるサンプリングした
   信号を加えて１／２乗算して出力するための加算器及び
   乗算器手段（５００）と： 上記加算器及び乗算器手段の出力信号と第１ピッチ遅延
   部（１０）の出力信号と基本クロック信号とを加えてこ
   の基本クロック信号にサンプリングしてホールドした信
   号が出力する加算手段（７０）を含むことを特徴とする
   ビデオカメラにおけるインターポレーションを利用した
   画質改善回路。
2. （２）上記第１ピッチ遅延手段（１０）は上記ビデオ入
   力信号（Ｇ）を電流増幅する第１電流増幅手段（Ｑ＿１
   ）と：上記電流増幅された信号を第２クロック信号（８
   ）に応じてスイッチングしてサンプル＆ホールド信号を
   再び電流増幅させる第２電流増幅手段（Ｑ＿３）と：上
   記第２電流増幅手段から出た出力を再び電流増幅させる
   第３電流増幅手段（Ｑ＿４）と：上記電流増幅された信
   号を第３クロック信号（Ｃ）に応じてサンプリングする
   サンプリング手段（Ｑ＿５）を含み、これに従って上記
   ビデオ入力信号（Ｇ）よりライジングタイムが０．５ピ
   ッチ遅延された信号（ I ）を発生させ、その信号を上
   記加算手段（７０）に出力することを特徴とする請求項
   第１項記載のビデオカメラにおけるインターポレーシヨ
   ンを利用した画質改善回路。
3. （３）上記２デシメーション手段（２０）は第６クロッ
   ク信号によつてビデオ入力信号の奇数及び偶数値の出力
   を制御するアナログスイッチ（２１）と、 上記アナログスイッチ（２１）の動作に応じて出力され
   る信号を電流増幅し、スイッチングして第４、５クロッ
   ク信号によつてサンプリングするサンプリング手段を含
   むことを特徴とする請求項第１項記載のビデオカメラに
   おけるインターポレーシヨンを利用した画質改善回路。
4. （４）上記１ピッチ遅延手段（３００）は第２ピッチ遅
   延手段（３０）及び第３ピッチ遅延手段（４０）から構
   成され、２デシメーション部（２０）からビデオ入力信
   号の奇数、偶数値をサンプリングする前の信号とサンプ
   リングした信号とをそれぞれ分離してサンプリングした
   信号より１ピッチ遅延された信号を発生することを特徴
   とする請求項第１項記載のビデオカメラにおけるインタ
   ーポレーションを利用した画質改善回路。
5. （５）上記加算器及び乗算器手段（５００）は第１加算
   器＆１／２乗算器手段（５０）及び第２加算器＆１／２
   乗算器手段（６０）から構成され、２デシメーション部
   （２０）からビデオ入力信号の奇数、偶数値をサンプリ
   ングした信号と奇数、偶数値に対して上記第１ピッチ遅
   延手段から出力する信号をそれぞれ分離して加え夫々１
   ／２乗算することを特徴とする請求項第１項記載のビデ
   オカメラにおけるインターポレーションを利用した画質
   改善回路。