JP2522657Y2

JP2522657Y2 - 信号処理回路

Info

Publication number: JP2522657Y2
Application number: JP1989128206U
Authority: JP
Inventors: 繁澤田
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1989-10-31
Filing date: 1989-10-31
Publication date: 1997-01-16
Anticipated expiration: 2004-10-31
Also published as: JPH0365358U

Description

【考案の詳細な説明】（産業上の利用分野）本考案は、テレビジョン・ビデオ機器等の映像信号に
プリシュートおよびオーバーシュート波形を与えるのに
適する信号処理回路に関する。

（従来の技術）第４図（ａ）に示すようにシュートのない映像信号等
100にプリシュート波形101、および必要に応じてオーバ
ーシュート波形102（第４図（ｂ）参照）を与えて、画
質の鮮鋭度を向上させる技術は知られている。従来、こ
のような信号処理を行なう回路は、第５図に示すように
少なくとも２つの遅延線（ディレーライン）103,104を
用いて構成されている。

映像信号eINは直列２段接続された遅延線103,104に印
加される。映像信号eINはトランスバーサルフィルタ105
内の第１の係数回路106へ入力され、第１段遅延信号ed1
は第２の係数回路107へ入力され、第２段遅延信号ed2は
第３の係数回路108へ入力される。各係数回路106,107,1
08の出力は加算回路109に入力され、出力端子（OUT）に
プリシュート波形101が付与された出力信号eOUTを得
る。各係数回路106,107,108の係数（タップ係数）は、
それぞれ−a,1,＋ａに設定されている（ａは正の１より
小さな値）。

（考案が解決しようとする課題）しかし、従来の信号処理回路は、比較的高価で形状の
大きな遅延線が２組必要であり、コスト面ならびに実装
面で不利である。また、IC化回路設計においては、外付
部品点数の減少が望まれる。

本考案は、このような課題を解決するためなされたも
ので、その目的は１個の遅延線を用いて良好なシュート
波形を与えることのできる信号処理回路を提供するにあ
る。

（課題を解決するための手段）前記課題を解決するため本考案に係る信号処理回路
は、遅延線の入力側に遅延線の特性インピーダンスとほ
ぼ等しいインピーダンスの抵抗を接続し、遅延線の出力
側を開放または特性インピーダンスより充分大きなイン
ピーダンスで終端し、抵抗の入力側および出力側ならび
に遅延線の出力側の各タップの信号をそれぞれ係数回路
を介して加算するトランスバーサルフィルタを構成する
とともに、抵抗の入力側および出力側のタップ信号が入
力される各係数回路の係数を絶対値が等しく極性が互い
に異なるよう構成することを特徴とする。

（作用）遅延線の出力側は高インピーダンスであるから、遅延
線の出力側に現われる信号は全反射され、抵抗の出力端
（すなわち遅延線の入力端）に現われる。よって、遅延
線の入力端では、遅延線への入射信号と、この入射信号
より遅延線の遅延時間（τ０）の２倍の時間遅れを有す
る反射信号が合成される。したがって、抵抗の入力側
（第１タップ）の信号を−ａ倍、抵抗の出力側（第２タ
ップ）の信号を＋ａ倍、遅延線の出力側（第３タップ）
の信号を１倍して、それぞれ加算すれば、結果的に処理
対象とする信号を−ａ倍、２倍の遅延時間（２×τ０）
遅れた信号をａ倍、遅延時間τ０だけ遅れた信号を１倍
して加算する従来の信号処理回路（第５図）と等価とな
る。ただし、ａは正の１より小さな値、各係数回路の入
力インピーダンスは遅延線の特性インピーダンスより十
分高いものとする。

（実施例）以下、本考案の実施例を添付図面に基づいて説明す
る。

第１図は本考案に係る信号処理回路のブロック構成図
である。

信号処理回路１は、抵抗２と信号遅延時間τ０を有す
る遅延線３との直列回路、トランスバーサルフィルタ４
および低インピーダンスの信号源５から構成される。

本実施例のトランスバーサルフィルタ４は３組の係数
回路6,7,8および各係数回路6,7,8の出力信号6a,7a,8aを
加算する加算回路９を備える。端子10は信号源５から映
像信号等が入力される入力端子、端子11は信号処理回路
１の出力端子である。各係数回路6,7,8の入力インピー
ダンスは遅延線３の特性インピーダンス（Z0）に対して
充分高く設定している。また、抵抗２のインピーダンス
は遅延線３の特性インピーダンス（Z0）とほぼ等しい値
に設定している。抵抗２の入力側端子（以下第１タップ
と記す）12は、第１の計数回路６の入力端子6bへ接続し
ている。同様に、抵抗２の出力側（以下第２タップと記
す）13は、第２の計数回路７の入力端子7bへ、遅延線３
の出力端子（以下第３タップと記す）は第３の係数回路
８の入力端子8bへ接続している。そして、本実施例にお
いては、第１の計数回路６の係数は−ａに、第２の計数
回路７の係数は＋ａに、第３の係数回路８の係数は１に
設定している。ここでａは正の１より小さい値である。

なお、遅延線３は、集中定数形、分布定数形のいずれ
のものを用いてもよい。

次に、本実施例の動作を説明する。

遅延線３の出力側、すなわち第３タップ14は、遅延線
３の特性インピーダンス（Z0）で終端せずに、高インピ
ーダンスとしているので、この第３タップ14で遅延線３
の出力信号は全反射される。したがって、遅延線３の入
力端、すなわち第２タップ13では、遅延線３への入射信
号と、この入射信号より遅延線３の遅延時間τ０の２倍
の時間遅れた信号が同相で生ずる。

また、第３タップ14に生ずる信号は、第２タップ13の
信号より遅延時間τ０だけ遅れており、第１タップ12の
信号は第２タップ13の信号の２倍である。

これら第１〜第３タップ12,13,14の各信号はそれぞれ
−a,＋a,1倍の係数回路6,7,8を介して加算回路９にて加
算されるため、その出力端子11には、第４図（ｂ）に示
すプリシュート波形101あるいはａを負の値とすること
によりオーバーシュート波形102を備えた出力信号eOUT
が得られる。

第２図は、本考案の信号処理回路の振幅特性および遅
延時間特性を示すグラフである。

第２図に示すように、信号処理回路１の振幅特性は平
坦であり、群遅延特性の変化は単調であって、シュート
波形を得るのに適した特性である。

第３図は、本考案に係る信号処理回路の一具体例を示
す回路図である。

第３図に示す信号処理回路21は、３組の計数回路22a,
22bと加算回路22cを備えた集積回路素子22とトランジス
タ回路とを組み合わせて構成したものである。

エミッタフォロワを形成するトランジスタ23およびエ
ミッタ抵抗24により、低インピーダンスの信号源を構成
する。トランジスタ23のエミッタに出力された映像信号
等は、直流阻止用コンデンサ25を介して抵抗26の入力側
へ印加される。抵抗26の出力側は遅延線27の入力側に接
続され、遅延線27の出力側は集積回路素子22内の第２の
係数回路2bの入力端子へ接続される。遅延線27の入力側
は反転増幅回路を形成するトランジスタ28のベースに接
続され、コレクタ負荷抵抗29に発生した反転信号は直流
阻止用コンデンサ30を介して、第１の係数回路22aの入
力端子へ接続される。また、この第１の係数回路22aの
入力端子には、抵抗31を介して、直流阻止用コンデンサ
25と抵抗26との接続点（第１のタップ）の信号が重畳さ
れるよう構成している。

抵抗26の抵抗値は、遅延線27の特性インピーダンス
（Z0）と同等の値に設定されている。また、反転増幅回
路を形成するトランジスタ28のコレクタ負荷抵抗29およ
びエミッタ抵抗32ならびに抵抗31の抵抗値はすべて同一
の値に設定され、第１の係数回路22aへは抵抗26の入力
側および出力側の信号が互いに逆極性に等量加算された
信号が印加されるよう構成している。各係数回路22a,22
bの入力インピーダンズは充分高く設定されている。
又、各係数回路22a,22b係数は−a,1である。

以上の構成であるから、トランジスタ28からなる反転
増幅回路は、利得が１で、出力インピーダンスが抵抗29
の抵抗値で決定される反転増幅器を構成しており、直流
阻止用コンデンサ30を介して抵抗31と結合することによ
り、第１の係数回路22aの入力側から抵抗26の入力側お
よび出力側を見た場合、利得の絶対値が１で、極性が逆
の係数回路がそれぞれ存在する形となる。よって、第４
図（ａ）に示すようなシュート波形のない入力信号を信
号処理回路21に入力すると、加算回路22cの出力側の負
荷抵抗32端には、第４図（ｂ）に示すようなシュート波
形の付加された出力信号が得られる。

なお、本実施例では、第１の係数回路22aの係数が−
ａの場合につて示したが、この係数が＋ａの場合は、抵
抗31と、トランジスタ28等により構成される反転増幅器
の位置を入れ替えれば同等の特性を得ることができる。

また、係数ａの値をプラスからマイナスまで変化させ
ることによって、映像信号のレベルを変化させることな
くシュート量を可変させることができるので、画質を任
意に調整することが可能である。

さらに、第３図に示した反転増幅回路等は集積回路素
子内で容易に実現可能であるから、外付部品は１個の遅
延線のみの信号処理回路も実現することができる。

なお、実施例は一例を示したものであって、加算する
手段や順序は本実施例に何ら限定されるものではない。

（考案の効果）以上説明したように本考案に係る信号処理回路は、信
号源に直列に抵抗と遅延線を接続し、抵抗の両端および
遅延線の出力端の各信号を所定の係数回路を介して加算
する構成としたので、従来の回路では複数個必要とされ
ていた遅延線を１個のみ使用してプリシュート波形もし
くはオーバーシュート波形の一方のシュート波形を任意
に付加することができる。また、比較的形状が大きく、
高価な部品が１個でよいので、回路の小型化およびコス
トの低減に寄与することができる。

さらに、本考案に係る信号処理回路の振幅−周波数特
性は平坦であり、遅延時間−周波数特性は単調であっ
て、画質向上のために映像信号等にシュート波形を付加
するのに好適な特性が得られる。

また、本考案に係る信号処理回路はIC化に極めて適し
ており、係数回路・加算回路等のトランスバーサルフィ
ルタをIC化することで、ICの外付部品は遅延線１個だけ
の構成も可能であり、テレビジョン・ビデオ機器等の小
型化に寄与することができる。

【図面の簡単な説明】

第１図は本考案に係る信号処理回路のブロック構成図、
第２図は同信号処理回路の振幅および遅延時間の周波数
特性を示すグラフ、第３図は本考案に係る信号処理回路
の一具体例を示す回路図、第４図は入力信号および出力
信号の波形図であり、同図（ａ）はプリシュートのない
入力信号、同図（ｂ）はプリシュートの付加された出力
信号の波形図、第５図は従来の信号処理回路のブロック
構成図である。 1,21……信号処理回路、2,26……遅延線の入力側の抵
抗、3,27……遅延線、４……トランスバーサルフィル
タ、５……信号源、6,7,8,22a,22b……係数回路、9,22c
……加算回路。

Claims

(57)【実用新案登録請求の範囲】

【請求項１】信号源と遅延線との間に遅延線の特性イン
ピーダンスにほぼ等しいインピーダンスの抵抗を接続
し、遅延線の出力側は開放または特性インピーダンスに
比べて大きなインピーダンスで終端し、前記抵抗の入力
側および出力側ならびに遅延線の出力側の各信号をそれ
ぞれ係数回路を介して加算回路へ入力して加算出力を得
るトランスバーサルフィルタを構成するとともに、前記
抵抗の入力側および出力側に接続される各係数回路の係
数は絶対値が等しく極性が互いに異なるよう構成したこ
とを特徴とする信号処理回路。