KR920009609B1 - 인터폴레이션을 이용한 영상신호의 화질개선 회로 - Google Patents

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Abstract

내용 없음.

Description

인터폴레이션을 이용한 영상신호의 화질개선 회로
제1도는 본 발명에 따른 영상신호의 화질개선 회로도.
제2도는 제1도에 도신된 제1피치 지연부의 상세 회로도.
제3도는 제1도에 도신된 데시메이션부의 상세 회로도.
제4도는 제1도에 도신된 제2피치 지연부의 상세 회로도.
제5도는 제1도에 도신된 제연산기의 상세 회로도.
제6도는 제1도에 가산기의 상세회로도.
제7도는 제1도에 도시된 회로의 각부분의 동작 파형도.
제8도는 일반적인 CCD구조 및 피치 구조도.
제9도는 본 발명에 따라 인터폴레이션된 영상신호의 주파수 특성도.
* 도면의 주요부분에 대한 부호의 설명
10,30,40 : 제1~제3피치 지연부 20 : 데시메이션부
50,60 : 제1, 제2가산기 및 승산기 70 : 가산부
본 발명은 디지탈신호 처리(Digital Signal Processing)을 이용하여 영상신호를 처리하는 회로에 관한 것으로, 특히 전하 결합 소자(Charge Coupled Device : 이하 ＂CCD＂라함)로 부터 출력되는 샘플링 영상신호를 인터플레이션하여 영상신호의 화질을 개선하는 회로에 관한 것이다.
일반적으로 CCD는 피사체를 촬상하여 전기적인 신호로 출력하는 광전변환 소자로서 이는 디지탈 비디오 카메라등의 화성처리 시스템에 널리 이용되어 지고 있다.
비디오 카메라에 내장된 CCD로 부터 출력되는 샘플링 영상신호를 처리하는 종래의 회로는 샘플 앤드 홀드(Sample and hold)회로을 이용하여 상기 CCD로 부터 출력되는 샘플링 영상신호를 샘플 앤드 홀드한 후, 로우 패스 필터(Low Pass Fiter)를 이용하여 상기 샘플 앤드 홀드된 영상신호를 필터링하여 처리하는 방식이었다.
그러나 상기와 같이 CCD로 부터 출력되는 샘플링 영상신호를 샘플 앤드홀드와 로우 패스 필터만을 이용하여 처리하는 종래의 회로는 CCD로 부터 넓은 주파수 대여폭을 가지고 출력되는 영상신호를 그대로 처리함으로써 양호한 화질을 얻을 수 가 없었다. 즉, 상기 CCD로 부터 출력되는 샘플링 영상신호의 주파수 대역폭이 넓어 완전하게 로우 패스 필터링을 하지 못하게 됨으로써 신호대 잡음비(S/N비)가 양호하지 못한 문제가 있어왔다.
따라서 본 발명의 목적은 CCD로 부터 출력되는 샘플링 영상신호를 인터폴레이션을 이용하여 화질개선을 할 수 있는 회로을 제공함에 있다.
본 발명의 다른 목적은 CCD로 부터 출력되는 샘플링 영상신호를 인터폴레이션하여 신호대 잡음비가 개선된 영상신호를 출력하는 회로를 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제4도는 본 발명에 따른 영상신호의 화질개선 회로도로서, CCD(도시하지 않음)로 부터 출력되는 샘플링 영상신호(이하 ＂영상신호＂라함)(G)를 피치클럭(B)에 의해 샘플 앤드 홀드하고, 상기 샘플 앤드 홀드된 신호를 지연 피치 클럭(C)에 의해 샘플링하여 0.5피치 지연된 제1지연신호(I)를 출력하는 제1피치 지연부(10)와, 2피치클럭(D)과 지연된 2피치클럭(E)과 스위칭 클럭(F)과 상기 영상신호(G)를 입력하며, 상기 스위칭 클럭(F)에 의해 상기 영상신호(G)의 영상 펄스중 홀수열, 짝수열의 영상펄스(L)(M)를 분리 출력하고, 상기 분리 출력되는 홀수열, 짝수열 영상펄스(L)(M)를 상기 2피치클럭(D)과 지연된 2피치클럭(E)으로 샘플링하여 샘플된 홀수열, 짝수열의 영상펄스(J)(K)를 출력하는 데시메이션부(20)와, 상기 데시메이션부(20)로 부터 분리 출력되는 홀수열의 영상펄스(L)를 상기 2피치클럭(D)에 의해 샘플 앤드 홀드하고, 상기 지연 2피치클럭(E)으로 상기 샘플 앤드 홀드된 홀수열의 영상펄스를 샘플링하여 1피치 지연 샘프링된 제2지연신호(N)를 출력하는 제2피치 지연부(30)와, 상기 데시메이션부(20)로 부터 분리 출력되는 짝수열의 영상펄스(M)를 상기 지연 2피치클럭(E)에 의해 샘플 앤드 홀드하고, 상기 2피치클럭(D)으로 상기 샘플 앤드 홀드된 짝수열의 영상펄스를 샘플링하여 1피치 지연 샘플링된 제3지연신호(O)를 출력하는 제3피치 지연부(40)와, 상기 제1, 제2피치 지연부(30)(40)로 부터 각각 지연 출력되는 제2지연 신호(N)와 제3지연신호(O)의 각각에 상기 데시메이션부(20)로 부터 출력되는 샘플된 홀수열, 짝수열의 영상펄스(J)(K)를 각각 가산하고, 상기 가산된 신호를 1/2 승산하여 제1, 제2보간 영상펄스(Q)(P)를 각각 출력하는 제1, 제2연산기(50)(60)와, 상기 제1, 제2연산기(50)(60)로 부터 각각 출력되는 제1, 제2보간 영상 펄스(Q)(P)와 상기 제1피치 지연부(10)로 부터 출력되는 제1지연신호(1)와 기준클럭(A)를 가산하고, 상기 가산된 신호를 상기 CCD영상 픽업 펄스(A)로 샘플 앤드 홀드하여 인터폴레이션된 샘플링 영상신호(R)를 출력하는 가산기(70)로 구성된다.
상기와 같은 제1도의 구성중 상기 기준클럭(A)은 CCD소자에서 화소와 화소간의 영상을 픽업 전송하는 피치클럭 주파수의 2배의 주파수이며, 피치클럭(B)은 CCD소자의 촬상 영상신호를 전송하기 위한 픽업하기 위한 피치클럭 펄스로서 상기 기준클럭(A)을 2분주한 클럭 펄스이고, 지연 피치 클럭(C)은 상기 피치클럭(B)을 0.5피치 만큼 지연한 것이다. 그리고, 2피치클럭(D)은 상기 피치클럭(B)을 2분주한 클럭이며, 지연된 2피치클럭(E)은 상기 2피치클럭(D)을 1피치 만큼 지연한 것이고, 스위칭 클럭(F)은 피치주기에 대응하는 듀티비(Duty ratio)의 듀레이션(Duration)을 가지는 클럭펄스이다.
상기와 같은 클럭 펄스열들은 상기 기준클럭(A)를 기초로하여 발생 시킨 것으로 외부의 크럭 발생기로 부터 입력된다.
제2도는 제1도에 도신된 제1피치 지연부(10)의 상세 회로도로서, 저항(R1~R4)와 캐피시터(D1)와 트랜지스터(Q1)로 구성되어 CCD로 부터 출력되는 영상신호(G)를 전류증폭하여 출력하는 증폭기(12)와, 아나로그 스위칭용 FET(이하 ＂트랜지스터＂라함)(Q2)와 저항(R5)와 캐패시터(C2)로 구성되어 있으며, 피치클럭(B)의 입력에 응답하여 상기 증폭기(12)로 부터 전류 증폭 출력되는 영상신호(G)를 샘플 앤드 홀드하여 출력하는 샘플 앤드 홀드 회로(14)와, 트랜지스터(Q3~Q4)(Q5)와 저항(R6~R7)로 구성되어 상기 샘플 앤드 홀드 회로(14)로 부터 출력되는 샘플 앤드 홀드 신호를 소정레벨로 증폭하고, 상기 증폭된 신호를 상기 지연 피치클럭(C)에 의해 샘플링하여 0.5피치 지연된 제1지연신호(1)를 출력하는 샘플러(16)로 구성된다.
제3도는 제1도에 도신된 데시메이션부(20)의 상세 회로도로서, 상기 CCD로 부터 출력되는 영상신호(G)를 상기 스위칭 클럭(F)에 의해 스위칭하여 홀수열의 영상 펄스(L)와 짝수열의 영상 펄스(M)를 제1, 제2단자(NO,NC)로 스위칭 출력하는 아나로고 스위치(21)와, 저항(R11,R12,R13)과 트랜지스터(Q11)로 구성되어 상기 아나로그 스위치(21)로 부터 출력되는 홀수열의 영상펄스(L)를 소정 증폭하여 출력하는 증폭기(23)와, 상기 증폭기(23)의 출력단자에 접속되어 있으며, 2피치클럭(D)의 입력에 응답 스위칭하여 샘플된 홀수열의 영상 펄스(J)를 출력하는 트랜지스터(Q12)와, 저항(R14~R16)과 트랜지스터(Q13)로 구성되어 상기 아나로그 스위치(21)로 부터 출력되는 짝수열의 영상펄스(M)를 소정 증폭하여 출력하는 증폭기(25)와, 상기 증폭기(25)의 출력단자에 접속되어 있으며, 지연 2피치클럭(E)의 입력에 응답 스위칭하여 샘플된 짝수열의 영상 펄스(K)를 출력하는 트랜지스터(Q14)로 구성되어 있다.
제1도는 제1도에 도신된 2피치 지연부(30)의 상세 회로도로서, 저항(R21)와 트랜지스터(Q21)로 구성되어 상기 데시메이션부(20)로 부터 출력되는 홀수열의 영상신호(L)를 소정증폭하여 출력하는 증폭기(32)와, 트랜지스터(Q22)와 저항(R22)와 캐피시터(C21)로 구성되어 있으며, 2피치클럭(D)의 입력에 응답하여 상기 증폭기(12)로 부터 증폭 출력되는 홀수열의 영상신호(L)를 샘플 앤드 홀드하여 샘플 앤드 홀드된 영상신호를 출력하는 샘플 앤드 홀드 회로(34)와, 트랜지스터(Q23~Q24)(Q25)와 저항(R23~R24)로 구성되어 상기 샘플 앤드 홀드 회로(14)로 부터 출력되는 샘플 앤드 홀드된 영상신호를 소정레벨로 증폭하고, 상기 증폭된 신호를 상기 지연 2피치클럭(E)에 의해 샘플링하여 1피치 지연된 제2지연신호(N)를 출력하는 샘플러(36)로 구성되어 있으며, 상기 제4도는 전술한 제2도의 회로구성과 거의 비슷하다.
상기 제4도중 괄호안에 기재된 신호는 제3피치 지연부(40)의 예를 나타낸 것이다. 즉, 제3피치 지연부(40)의 구성도 제4도와 동일하게 구성되어 있으며, 입력되는 신호만이 다르다.
제5도는 제1도에 도신된 연산기의 상세 회로도로서, 저항(R31~R36)과 연산증폭기(51)로 구성되어 샘플된 홀수열의 영상신호(K)와 제2지연신호(N)를 가산하고, 상기 가산된 신호를 1/2승산하여 제1보간 영상펄스를 출력하는 연산기(54)와, 저항(R37~R38)과 연산증폭기(52)로 구성되어 상기 연산기(52)로 부터 출력되는 제1보간 영상펄스를 반전 증폭하여 제1보간 영상 펄스(Q)를 출력하는 반전증폭기(54)로 구성되어 있다.
상기 제5도중 괄호안에 기재된 신호는 제2연산기(60)의 예를 나타낸 것이다. 즉, 제2연산기(60)의 구성도 제5도와 동일하게 구성되어 있으며, 입력되는 신호만이 다르다.
제6도는 제1도에 도신된 가산기(70)의 상세회로도로서, 저항(R41~R47)과 연산증폭기(71)로 구성되어 상기 제1, 제2연산기(50)(60)로 부터 각각 출력되는 제1, 제2보간 영상펄스(Q)(P)와 상기 제1피치 지연부(10)로 부터 출력되는 제1지연신호(1)와 기준클럭(A)를 가산하여 출력하는 가산기(72)와, 상기 가산기(72)의 출력을 소정 레벨로 전류 증폭하여 출력하는 증폭기(74)와, 트랜지스터(Q42)와 저항(R49,R50)과 케패시터(C41)와 출력 트랜지스터(Q43)로 구성되어 있으며, 상기 기준클럭(A)의 입력에 응답하여 상기 증폭기(74)로 부터 전류 증폭 출력되는 가산신호를 샘플 앤드 홀드하여 인터폴레이션된 샘플링 영상신호(R)를 샘플 앤드 홀드 회로(76)로 구성되어 있다.
제7도는 제1도에 도시된 회로의 각부분의 동작 파형도로서, (A)는 기준클럭으로 이는 CCD소자에서 화소와 화소간의 영상을 픽업전송하는 피치클럭 주파수의 2배의 주파수이다.
(B)는 CCD소자의 촬상 영상신호를 전송하기 위한 픽업하기위한 피치클럭 펄스로서 상가 기준클럭(A)을 2분주한 클럭 펄스이고, (C)는 지연 피치 클럭으로서 상기 피치클럭(B)를 0.5 피치 만큼 지연한 것이다.
그리고, (D)는 2피치클럭으로서 상기 피치클럭(B)을 2분주한 클럭이며, (E)는 지연된 2피치클럭으로서 상기 2피치클럭(D)을 1피치 만큼 지연한 것이고, (F)는 스위칭 클럭(F)으로서 피치주기에 대응하는 듀티비(Duty ratio)의 듀레이션(Duration)을 가지는 클럭펄스이다.
(G)은 CCD로 부터 출력되는 샘플링 영상신호이고, (H)는 제2도에 도시된 제1피치 지연부(10)내의 샘플 앤드 홀드 회로(14)의 출력으로 샘플 앤드 홀드된 영상신호이며, (I)는 제1지연부(10)로 부터 0.5피치 지연되어 출력되는 제1지연신호이다.
(J)~(M)은 데시메이션(20)으로 부터 풀력되는 신호들로서, (J)는 샘플된 홀수열의 영상펄스신호이고, (K)는 샘플된 짝수열의 영상펄스이며, (L)은 홀수열의 영상펄스이고, (M)은 짝수열의 영상펄스이다.
(L2)는 제2피치 지연부(30)내의 샘플 앤드 홀드회로(34)에서 샘플 앤드 홀드된 홀수열의 영상신호이며, (M2)는 제3피치 지연부(30)내의 샘플 앤드 홀드 회로(34)에서 샘플 앤드 홀드된 짝수열의 영상신호이다.
(N)(O)은 제1, 제2피치 지연부(30)(40)에서 각각 1피치식 지연 출력되는 제2, 제3지연신호이며, (P)(Q)는 제1, 제2연산기(50)(60)으로 부터 출력되는 제1, 제2보간 영상펄스이고, (R)은 가산부(70)로 부터 출력되는 인터폴레이션된 영상펄스이다.
그리고, (S)는 상기 인터폴레이션된 영상펄스(R)를 로우 패스 필터링한 예의 영상신호이다.
제8는 일반적인 CCD구조 및 피치 구조도로서, (a)는 원칩으로된 CCD촬상소자의 평면도이고, (b)는 상기 CCD촬상소자의 측면도이며, (c)는 CCD소자의 촬상 영상신호(화소단위)를 전하 결합 전송하는 1피치의 예와 피치클럭의 예를 도시한 것이다.
제9도는 본 발명에 따라 인터폴레이션된 영상신호의 주파수 특성을 설명하기 위한 도면으로서, (a)는 인터폴레이션되기 전의 샘플 앤드 홀드된 영상신호인 제7도의 (H)의 영상신호와, 인테폴레이션된 후의 영상신호의 제7도의 (R)신호를 샘플 앤드 홀드 하였을 때의 신호(S)의 주파수 특성을 나타낸 것이다.
이하 본 발명에 따른 제2도의 동작예를 제1도 내지 제9도를 참조하여 상세히 설명한다.
지금, 제7도에 도시된 바와같은 기준클럭(A)과, 피치클럭(B), 지연 피치클럭(C), 2피치클럭(D), 지연된 2피치클럭(E)이 제1도의 회로에 공급되는 상태에서 CCD(도시하지 않음)로 부터 제7도에 도시된 바와 같은 영상신호(G)가 출력되면, 상기 영상신호(G)는 제1피치지연부(10) 및 데시메이션부(20)로 입력된다.
상기 제1피치 지연부(10)에 입력되는 영상신호(G)는 제2도에 도시된 저항(R1)에 의해 전류가 제한된후 결합 케패시터(C1)를 통해 트랜지스터(Q1)의 베이스로 입력된다. 이때 상기 캐피시터(C1)를 통한 영상신호(G)는 전원전압(Vcc)과 그라운드단자(GND)에 직렬 연결된 저항(R2,R3)의 분압 전압에 의해 바이어스(Bias)되어 에미터 풀로워(Emitter Follower)의 구성을 가지는 트랜지스터(Q1)의 베이스에 입력됨으로써 전류증폭되어 출력된다.
상기 트랜지스터(Q1)에서 전류증폭된 영상신호(G)는 제7도에 도시된 피치클럭(B)을 게이트로 입력하는 트랜지스터(Q2)의 드레인 단자로 입력된다. 이때 상기 트랜지스터(Q2)는 게이트 단자로 입력되는 피치클럭(B)에 의해 스위칭됨으로써 드레인 단자로 입력되는 영상신호(G)는 상기 피치클럭(B)에 의해 샘플링되어 출력된다. 상기 트랜지스터(Q2)로 부터 출력되는 신호는 저항(R5)와 캐패시터(C2)의 시정수에 이해 홀드(Hold)되어 트랜지스터(Q3)의 베이스로 입력된다.
따라서 상기 제7도에 도시된 영상신호(G)는 트랜지스터(Q2)와 저항(R5) 및 캐패시터(C2)에 의해 샘플 홀드(Sample Hold)되어저 트랜지스터(Q3)의 베이스로 입력된다. 샘플 앤드 홀드된 영상신호를 입력하는 트랜지스터(Q3)는 제7도와 같이 소정 증폭된 샘플 앤드 홀드된 영상신호(H)를 저항(R4)을 통해 트랜지스터(Q4)의 베이스에 입력시킨다.
상기 트랜지스터(Q4)는 베이스로 입력되는 제7도와 같이 샘플 앤드 홀드된 영상신호(H)를 소정 증폭하여 트랜지스터(Q5)의 드레인 단자로 입력된다. 상기 샘플 앤드 홀드된 영상신호(H)를 입력하는 상기 트랜지스터(Q5)는 제도에 도시된 지연 피치클럭(C)의 입력에 응답 스위칭하여 제7도와 같은 제1지연신호(1)를 가산부(70)내의 가산기(72)에 입력 시킨다.
이때 상기 아나로그 스위칭용 트랜지스터(Q5)의 게이트로 입력되는 지연 피치클럭(C)은 제7도의 피치클럭(B)보다 0.5피치 지연된 신호임으로 상기 트랜지스터(Q5)로부터 출력되는 신호는 제7도와 같이 원신호인 영상신호(G)보다 라이징 타임(Rising time)이 0.5피치 지연되어 출력되게된다.
한편 데시메이션부(20)로 입력된 영상신호(G)는 케패시터(C11)에 의해 직류가 제거된후 아나로그 스위치(21)의 공통단자(COM)으로 입력된다. 이때 상기 아나로그 스위치(21)는 제어단자로 입력되는 제7도의 스위칭 클럭(F)에 의해 스위칭되어 제7도와 같은 영상신호(G)을 제1, 제2단자(NO)(NC)로 선택적으로 출력한다.
예를들면, 아나로그 스위치(21)의 제어단자로 입력되는 스위칭 클럭(F)의 로직이 ＂하이＂인경우 입력되는 영상신호(G)를 제1단자(NO)로 스위칭 출력하고, 스위칭 클럭(F)의 로직이 ＂로우＂인경우에는 상기 영상신호(G)를 제2단자(NC)로 스위칭 출력한다. 따라서 상기 아나로그 스위치(21)의 제1단자(NO)로 부터는 제7도의 영상신호(G)중 홀수번째의 신호 즉, 제7도에 도시된 홀수열의 영상펄스(L)가 출력되며, 제2단자(NC)로 부터는 제7도의 영상신호(G)중 짝수번째의 신호 즉, 제7도에 도시된 짝수열의 영상펄스(M)가 출력된다.
상기 아나로그 스위치(21)의 제1단자(NO)로 부터 제7도와 같이 출력된 홀수열의 영상펄스(L)는 저항(R11,R12)에 의해 바이어스되어 트랜지스터(Q11)의 베이스로 입력되며, 상기 아나로그 스위치(21)의 제2단자(NC)로 부터 제7도와 같이 출력된 짝수열의 영상펄스(M)는 저항(R14,R15)에 의해 바이어스되어 트랜지스터(Q13)의 베이스로 입력된다. 상기 트랜지스터(Q11,Q13)들은 각각의 베이스로 입력되는 홀수열의 영상펄스(L)와 짝수열의 영상펄스(M)을 각각의 에미터 출력 저항(R13)(R16)을 통해 제7도와 같이 출력한다.
이때 상기 트랜지스터(Q11)의 에미터로 부터 출력되는 홀수열의 영상신호(L)는 제7도에 도시된 바와같이 피치클럭(B)의 2주기를 가지는 2피치클럭(D)에 의해 스위칭되는 아나로그 스위칭용 트랜지스터(Q12)로 입력됨으로써 제7도와 같이 샘플링되어 샘플된 홀수의 영상펄스(K)로 출력된다. 그리고, 상기 트랜지스터(Q13)의 에미터로 부터 출력되는 짝수열의 영상신호(M)는 상기 2피치클럭(D)보다 1피치 지연된 지연 2피치클럭(E)에 의해 스위칭되는 아나로그 스위칭용 트랜지스터(Q14)로 입력됨으로써 제7도와 같이 샘플링되어 샘플된 짝수의 영상펄스(J)로 출력된다.
따라서 상기 데시메이션부(20)는 CCD로 부터 출력되는 펄스열 형태의 샘플링 영상신호(G)가 입력되면, 입력 영상신호(G)중 홀수열의 영상펄스(L)와 짝수열의 영상펄스(M)를 분리하여 출력함과 동시에 상기 분리된 홀수열의 영상펄스(L)와 짝수열의 영상펄스(M)의 1/2의 폭을 가지는 샘플된 홀수열의 영상펄스(J)와 샘플된 짝수열의 영상펄스(K)를 제7도아 같이 출력한다.
상기 데시메이션(20)로 부터 출력되는 홀수열의 영상펄스(L)와 짝수열의 영상펄스(M)는 제4도아 같이 각각 구성된 제2피치 지연부(30)와 제3피치 지연부(30)로 각각 입력된다. [상기 제2피치지연부(30)와 3피치지연부(40)의 구성이 동일하기 때문에 제4도의 도면으로 같이 설명함]
상기와 같이 데시메이션(20)로 부터 제7도에 도시된 홀수열의 영상펄스(L)가 출력되면, 이는 제4도의 트랜지스터(Q21)의 베이스로 입력된다. 상기 트랜지스터(Q21)는 베이스로 입력딘 홀수열의 영상펄스(L)를 전류증폭하여 아나로그 스위칭용 트랜지스터(Q22)의 드레인 단자로 출력한다.
이때 상기 트랜지스터(Q22)는 게이트 단자로 입력되는 2피치클럭(D)에 의해 스위칭됨으로써 드레인 단자로 입력되는 홀수열이 영상펄스(L)는 상기 2피치클럭(D)에 의해 샘플링되어 출력된다. 상기 트랜지스터(Q22)로 부터 출력되는 신호는 저항(R22)와 케패시터(C21)의 시정수에 의해 홀드(Hold)되어 트랜지스터(Q23)의 베이스로 입력된다.
따라서 상기 제7도에 도시된 홀수열의 영상펄스(L)는 트랜지스터(Q22)와 저항(R22) 및 캐피시터(C21)에 의해 샘플 홀드(Sample Hold)되어져 트랜지스터(Q23)의 베이스로 입력된다. 상기와 같이 샘플 앤드 홀드된 영상신호를 입력하는 트랜지스터(Q23)는 제7도와 같이 소정 증폭되어진 샘플 앤드 홀드된 홀수열의 영상신호(L2)를 저항(R23)을 통해 트랜지스터(Q24)의 베이스로 입력시킨다.
상기 트랜지스터(Q24)는 베이스로 입력되는 제7도와 같이 샘플 앤드 홀드된 홀스열의 영상신호(L2)를 소정 증폭하여 트랜지스터(Q25)의 드레인 단자로 입력된다. 이때 상기 트랜지스터(Q25)는 상기 트랜지스터(Q22)의 게이트로 입력되는 2피치크럭(D)보다 1피치 지연된 제7도의 지연 2피치클럭(E)의 입력에 응답스위칭된다.
따라서, 상기 제7도와 같이 샘플 앤드 홀드된 홀수열의 영상신호(L2)는 지연 2피치클럭(E)에 의해 스위칭되어 입력을 샘플링하는 상기 트랜지스터(Q25)의 샘플링 동작에 의해 제7도에 도시된 바와 같은 제2지연신호(N)로 출력되며, 이는 제1연산부(50)로 출력된다.
상기와 같은 동작에 의해 제2피치 지연부(30)로 부터 출력되는 제2지연신호(N)는 제7도에 도시된 바와 같이 상기한 데시메이션부(20)로 부터 출력되는 샘플된 짝수열의 영상펄스(K)의 출력주기와 동일하며, 이는 샘플된 홀수의 영상펄스(J)의 출력보다 1피치 지연된 것이다.
한편, 제4도와 동일한 구성을 가지고 상기 데시메이션부(20)로 부터 출력되는 짝수열의 영상펄스(M)을 입력하는 제3피치 지연부(40)는 입력되는 지연 2피치클럭(E)에 의해 상기의 짝수의 영상펄스(M)을 제7도와 같이 샘플 앤드 홀드된 짝수열의 영상신호(M2)로 샘플 앤드 홀드하고, 2피치클럭(D)의 입력에 의해 상기와 같이 샘플 앤드 홀드된 짝수열의 영상신호(M2)를 샘플링하여 제7도와 같은 제3지연신호(O)를 출력한다.
즉, 제4도와 동일하게 구성된 제3피치 지연부(40)는 상기 짝수열의 영상펄스(M)를 제7도에 도시된 바와같은 지연 2피치클럭(E)으로 샘플 앤드 홀드하여 샘플 앤드 홀드된 짝수열의 영상신호(M2)를 발생하고, 상기 샘플 앤드 홀드된 짝수열의 영상신호(M2)를 2피치클럭(D)의 주기로 샘플링하여 전술한 데시메이션부(20)로 부터 출력되는 샘플된 짝수열의 영상펄스(K)보다 1피치 지연된 제3지연신호(O)를 출력한다.
따라서 제5도와 같이 구성된 제1연산부(50)는 상기 데시메이션부(20)로 부터 출력되는 샘플된 짝수열의 영상펄스(K)와 상기 제2피치 지연부(30)로 부터 출력되는 제2지연신호(N)를 입력하게되며, 제2연산부(60)는 상기 데시메이션부(20)로 부터 출력되는 샘플된 홀수열의 영상펄스(J)와 상기 제3피치 지연부(40)로 부터 출력되는 제3지연신호(O)를 입력하게된다. [상기 제1연산부(50)와 제2연산부(60)의 구성이 동일하기 때문에 제5도의 도면으로 같이 설명함]
상기와 같은 동작에 의해 제7도와 같이 출력되는 샘플된 짝수열의 영상펄스(K)와 제2지연신호(N)는 제1연산기(50)내의 입력 저항(R31)(R32)을 통해 연산증폭기(51)의 반전단자(-)로 입력됨으로써 하기 1식과 같이 반전가산되어 진후1/2승산되어 진다.
[1식]
Figure kpo00001
여기서, AO는 연산증폭기(51)의 출력전압이다.
상기 1식에서 저항(R31)과 저항(R32)의 크기가 R31=R32=2R이고, R36=R이라면, 상기 1식에 의한 연산 증폭기(51)의 출력 AO는 하기 2식과 같이 되어진다.
[2식]
Figure kpo00002
따라서 상기 연산증폭기(51)는 상기 제1도와 같이 입력되는 샘플된 짝수열의 영상펄스(K)와 제2지연신호(N)를 상기 2식과 같이 반전 가산함과 동시에 저항 크기에 따른 정수값에 의해 상기 가산된 신호를 1/2 승산하여 된 신호를 저항(R37)을 통해 연산증폭기(52)의 비반전단자(+)로 입력시킨다. 이때 상기 연산증폭기(52)는 상기 연산증폭기(51)에서 출력한 반전가산신호(AO)를 하기 3식과 같이 반전 증폭하여 입력 제7도와 같이 영상신호(G)와 동일한 위상을 가지는 제1보간 영상펄스(Q)을 제6도와 같은 구성을 가지는 가산부(70)로 출력한다.
[3식]
Figure kpo00003
만약, R38=R37이라면 상기 제1보간 영상펄스(Q)는 Q=-AO로 되어 위상만이 반전 출력된다.
한편, 제5도와 동일한 구성을 가지고 상기 데시메이션부(20)로 부터 출력되는 샘플된 홀수열의 영상펄스(J)와 제3피치 지연부(40)로 부터 출력되는 제3지연신호(O)를 입력하는 제2연산부(60)는 제1연산부(50)의 동작과 동일한 동작으로 상기 두 입력신호를 가산함과 동시에 1/2승산하여 제7도에 도시된 바와 같은 제2보간 영상펄스(P)를 전술한 가산부(70)로 출력한다.
상기 가산부(70)는 제7도에 도시된 제1, 제2보간 영상펄스(Q)(P)와 전술한 제1피치 지연부(10)로 부터 0.5피치 지연되어 출력되어 제1지연신호(I)를 저항(R43,R41)과 저항(R42)를 통해 연산 증폭기(71)의 비반전단자(+)로 입력시킨다. 이때 상기 연산증폭기(71)는 상기 비반전단자(+)로 입력되는 제7도의 제1보간 영상펄스(Q)와 제2보간 영상펄스(P) 및 제1지연신호(I)를 소정레벨로 가산 증폭하여 트랜지스터(Q41)의 베이스로 출력한다.
상기 트랜지스터(Q41)는 베이스로 입력되는 가산신호를 전류증폭하여 아나로그 스위칭용 트랜지스터(Q42)의 드레인단자로 입력시킨다.
상기 아나로그 스위칭용 트랜지스터(Q42)는 제7도에 도시된 기준클럭(A)에 의해 스위칭됨으로써 상기 트랜지스터(Q41)로 부터 증폭 출력되는 가산호는 상기 기준클럭(A)의 주기로 샘플링되며, 상기 샘플링된 신호는 저항(R49)와 캐패시터(C41)에 의해 홀드(Hold)된다. 상기와 같이 샘플 앤드 홀드된 신호는 트랜지스터(Q43)의 베이스로 입력됨으로써 상기 트랜지스터(Q43)의 에미터로 부터는 제7도와 같이 인터폴레이션된 영상펄스(R)가 출력된다.
이때 상기와 같이 출력된 인터폴레이션된 영상펄스(R)를 로우 패스 필터링하면, 제7도에 도시되어진 바와같은 해상도가 증가된 영상신호(S)를 만들 수 있다.
즉, CCD로 부터 출력된 샘플링 영상신호(G)와 상기의 인터폴레이션된 영상펄스(R)와, 전술한 제1피치지연부(10)내에서 샘플 앤드 홀드된 영상신호(H)와 인터폴레이션된 영상펄스(R)를 필터링하여된 제7도의 영상신호(S)를 비교하여 보면, 본 발명의 회로에 의해 처리된 신호들이 훨신 부드럽고, 아나로그 신호에 근접해 있음을 알 수 있다.
제9도에서 도시한 그래프는 상기의 관계를 나타내고 있다.
제9a도는 전술한 제1피치 지연부(10)내에서 샘플 앤드 홀드된 영상신호(H)의 주파수 대역을 나타낸 것으로, 주파수 대역이 W1(2π)임을 나타내고 있다. 제9b도는 인터폴레이션된 영상펄스(R)를 로우 패스 필터링하여된 영상신호(S)의 주파수 대역으로 신호 대역폭이 W2(π)로서 상기한 샘플 앤드 홀드된 영상신호(H)의 주파수 대역폭이 1/2의 주파수 대역폭을 가진다. 따라서, 상기 제7도와 같이 인터폴레이션된 영상펄스(R)를 로우패스 필터링할 경우에는 제7도와 같은 영상신호(S)를 얻을 수 있어 CCD로 부터 출력되는 샘플링 영상펄스보다 해상도가 증가된다.
따라서 본 발명은, 카메라등의 화상처리 장치에 사용되는 CCD로부터 제8도와 같이 출력되는 단위 피치당의 디스크리트(discrete) 영상신호를 샘플 앤드 홀드를 이용한 지연회로로서 지연하고, 상기 지연된 n번째 영상펄스 신호와, n+1번째 영상펄스 신호를 가산한 다음 2로 나누어된 보간 영상펄스를 n번째와 n+1번째의 영상펄스 사이에 끼어 넣어 인터폴레이션된 영상펄스(R)를 출력하게 된다. 이와같이 홀수와 짝수의 영상펄스 사이에 상기 홀수의 영상펄스와 이와 이웃하는 짝수의 영상펄스를 가산하여 1/2승산된 신호를 끼어 넣은 것을 인플레이션이라 한다.
상기에서 n은 ＂0＂이 아닌 자연수이며, 상기의 동작관계를 보다 구체적으로 설명하면 하기와 같다.
화소 넘버(Number)를 1, 2, 3, 4 …… n, CCD로 부터 출력되는 샘플링 영상신호를 A1, A2, A3…… An+1, An, 데시메이션부(20)로 부터 출력되는 홀수열의 영상신호를 A1, A3, A5…… An-1, 짝수열의 영상신호를 A2, A4, A6…… An이라하면, 인플레이션은 하기와 같이 된다.
(A1+A2)/2=A1+θ'
(A2+A3)/2=A1+θ'
:
(An-+An)/2=An+θ'로 된다.
상기에서 θ'는 0.5피치를 나타낸다.
상술한 바와 같이 본 발명은, CCD등의 촬상소자로 부터 출력되는 샘플링 영상신호를 인터폴레이션을 이용하여 영상신호의 해상도를 증가시킴으로써 S/N 및 화질을 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. CCD로 부터 출력되는 영상신호를 인터폴레이션을 이용하여 화질개선하는 인터폴레이션을 이용한 영상신호의 화질개선 회로에 있어서, 상기 CCD로 부터 출력되는 영상신호(G)를 피치클럭(B)에 의해 샘플 앤드 홀드하고, 상기 샘플 앤드 홀드된 신호를 지연 피치 클럭(C)에 의해 샘플링하여 0.5피치 지연된 제1지연신호(I)를 출력하는 제1피치 지연부(10)와, 2피치클럭(D)과 지연된 2피치클럭(E)과 스위칭 클럭(F)과 상기 영상신호(G)를 입력하며, 상기 스위칭 클럭(F)에 의해 상기 영상신호(G)의 영상 펄스중 홀수열, 짝수열의 영상펄스(L)(M)를 분리 출력하고, 상기 분리 출력되는 홀수열, 짝수열 영상펄스(L)(M)를 상기 2피치클럭(D)과 지연된 2피치클럭(E)으로 샘플링하여 샘플된 홀수열, 짝수열의 영상펄스(J)(K)를 출력하는 데시메이션부(20)와, 상기 데시메이션부(20)로 부터 분리 출력되는 홀수열의 영상펄스(L)를 상기 2피치클럭(D)에 의해 샘플 앤드 홀드하고, 상기 지연 2피치클럭(E)으로 상기 샘플 앤드 홀드된 홀수열의 영상펄스를 샘플링하여 1피치 지연 샘플링된 제2지연신호(N)를 출력하는 제2피치 지연부(30)와, 상기 데시메이션부(20)로 부터 분리 출력되는 짝수열의 영상펄스(M)를 상기 지연 2피치클럭(E)에 의해 샘플 앤드 홀드하고, 상기 2피치클럭(D)으로 상기 샘플 앤드 홀드된 짝수열의 영상펄스를 샘플링하여 1피치 지연 샘플링된 제3지연신호(O)를 출력하는 제3피치 지연부(40)와, 상기 제1, 제2피치 지연부(30)(40)로 부터 각각 지연 출력되는 제2지연 신호(N)와 제3지연신호(O)의 각각에 상기 데시메이션부(20)로 부터 출력되는 샘플린 홀수열, 짝수열의 영상펄스(J)(K)를 각각 가산하고, 상기 가산된 신호를 1/2 승산하여 제1, 제2보간 영상펄스(Q)(P)를 각각 출력하는 제1, 제2연산기(50)(60)와, 상기 제1, 제2연산기(50)(60)로 부터 각각 출력되는 제1, 제2보간 영상 펄스(Q)(P)와 상기 제1피치 지연부(10)로 부터 출력되는 제1지연신호(1)와 기준클럭(A)를 가산하고, 상기 가산된 신호를 상기 CCD영상 픽업 펄스(A)로 샘플 앤드 홀드하여 인터폴레이션된 샘플링 영상신호(R)를 출력하는 가산기(70)로 구성함을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 데시메이션(20)는 상기 CCD로 부터 출력되는 영상신호(G)를 상기 스위칭 클럭(F)에 의해 스위칭하여 홀수열의 영상 펄스(L)와 짝수열의 영상 펄스(M)를 제1, 제2단자(NO,NC)로 스위칭 출력하는 아나로그 스위치(21)와, 상기 아나로그 스위치(21)로부터 출력되는 홀수열의 영상펄스(S)를 소정 증폭하여 출력하는 증폭기(23)와, 상기 증폭기(23)의 출력단자에 접속되어 있으며, 2피치클럭(D)의 입력에 응답 스위칭하여 샘플된 홀수열의 영상 펄스(J)를 출력하는 트랜지스터(Q12)와, 상기 아나로그 스위치(21)로부터 출력되는 짝수열의 영상펄스(M)를 소정 증폭하여 출력하는 증폭기(25)와, 상기 증폭기(25)의 출력단자에 접속되어 있으며, 지연 2피치클럭(E)의 입력에 응답 스위칭하여 샘플된 짝수열의 영상펄스(K)를 출력하는 트랜지스터(Q14)로 구성함을 특징으로 하는 회로.
  3. 제2항에 있어서, 상기 제2피치 지연부(30)는, 상기 데시메이션부(20)로부터 출력되는 홀수열의 영상신호(L)를 소정증폭하여 출력하는 증폭기(32)와, 상기 2피치클럭(D)의 입력에 응답하여 상기 증폭기(12)로 부터 증폭출력되는 홀수열의 영상신호(L)를 샘플 앤드 홀드하여 샘플 앤드 홀드된 영상신호를 출력하는 샘플 앤드 홀드 회로(34)와, 상기 샘플 앤드 홀드 회로(14)로부터 출력되는 샘플 앤드 홀드된 영상신호를 소정레벨로 증폭하고, 상기 증폭된 신호를 상기 지연 2피치클럭(E)에 의해 심플링하여 1피치 지연된 제2지연신호(N)를 출력하는 샘플러(36)로 구성함을 특징으로 하는 회로.
  4. 제3항에 있어서, 상기 제1연산부(50)는, 입력되는 상기 샘플된 홀수열의 영상신호(K)와 제2지연신호(N)를 가산하고, 상기 가산된 신호를 1/2승산하여 제1보간 영상펄스를 출력하는 연산기(54)와, 상기 연산기(52)로부터 출력되는 제1보간 영상 펄스(Q)를 출력하는 반전증폭기(54)로 구성함을 특징으로 하는 회로.
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