JPH04349710A - デジタル信号の出力ワード率を増加する補間回路 - Google Patents
デジタル信号の出力ワード率を増加する補間回路Info
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- JPH04349710A JPH04349710A JP3238297A JP23829791A JPH04349710A JP H04349710 A JPH04349710 A JP H04349710A JP 3238297 A JP3238297 A JP 3238297A JP 23829791 A JP23829791 A JP 23829791A JP H04349710 A JPH04349710 A JP H04349710A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
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- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
-
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
-
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H2218/06—Multiple-input, multiple-output [MIMO]; Multiple-input, single-output [MISO]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は一般に連続した入力ワー
ド…，Ｓｉ ，Ｓｉ＋１ ，…，間でワードをインター
リーブすることによってデジタル信号の出力ワード率を
増加し、インターリーブされた出力ワードの値が連続し
た入力ワード間の差に依存する補間回路に関する。
ド…，Ｓｉ ，Ｓｉ＋１ ，…，間でワードをインター
リーブすることによってデジタル信号の出力ワード率を
増加し、インターリーブされた出力ワードの値が連続し
た入力ワード間の差に依存する補間回路に関する。
【０００２】
【従来の技術】電話機ライン回路において使用されるこ
のタイプの補間回路は、例えばＰ．Ｒｅｕｓｅｎｓ氏他
による欧州特許第０２３４６６６ 号明細書に示されて
おり、デジタルシグマデルタ変調器を直接先行する変換
器回路の１部分として含まれる。基本的にこの特有の補
間回路は３２ｋＨｚで１７ビットワードを受信し、これ
らは補間回路の入力で１６ビットに丸められ、補間回路
は１０００／３２ ＝３１．２５ マイクロ秒のサンプ
ル期間中に保持レジスタ中の２つの連続した入力ワード
Ｓｉ およびＳｉ＋１ の差を反復的に蓄積し、インク
レメントされたワードＳｉ ＋（Ｓｉ＋１ −Ｓｉ ）
／８，Ｓｉ＋２ （Ｓｉ＋１ −Ｓｉ ）／８，…，Ｓ
ｉ ＋８（Ｓｉ＋１ −Ｓｉ ）／８＝Ｓｉ＋１ を直
線的に出力することによって８×３２＝２５６ ｋＨｚ
でワードを出力し、その後差Ｓｉ＋１ −Ｓｉ は次の
対の間のもの、すなわちＳｉ＋２ −Ｓｉ＋１ によっ
て置換される。原理的に、この直線補間はその第１の入
力で（Ｓｉ＋１ −Ｓｉ ）／８によって、またその第
２の入力で補間回路出力Ｓｉ ，Ｓｉ ＋（Ｓｉ＋１
−Ｓｉ ）／８によって供給される入力加算器を具備し
たデジタル積分器を含む。第１の入力はシフトレジスタ
において３段だけシフトされたビットのために保持レジ
スタに蓄積されたＳｉ＋１ −Ｓｉ から（Ｓｉ＋１
−Ｓｉ ）／８を受信し、８によるこの除算はまたワー
ドの最大桁ビットとして０００ の加算により１９ビッ
トワードに１６ビットを変換する。第２の入力は、２５
６ ｋＨｚの出力率すなわち１／８のサンプリング期間
に対応した１０００／（３２×８）＝３．９０６２５
マイクロ秒の遅延回路を通って連続した補間回路出力ワ
ードＳｉ ，Ｓｉ ＋（Ｓｉ＋１ −Ｓｉ ）／８，…
を受信する。３１．２５ マイクロ秒ごとにサンプリン
グゲートは、Ｓｉ＋２ −Ｓｉ＋１ がレジスタ中でＳ
ｉ＋１ −Ｓｉ を置換することができるように保持レ
ジスタに先行し、その別の入力で入力ワードを受信する
加算器に出力を接続する。Ｓｉ ，Ｓｉ＋１ およびＳ
ｉ＋１ −Ｓｉ は正または負の２進数であることがで
きるため、動作は代数的である。
のタイプの補間回路は、例えばＰ．Ｒｅｕｓｅｎｓ氏他
による欧州特許第０２３４６６６ 号明細書に示されて
おり、デジタルシグマデルタ変調器を直接先行する変換
器回路の１部分として含まれる。基本的にこの特有の補
間回路は３２ｋＨｚで１７ビットワードを受信し、これ
らは補間回路の入力で１６ビットに丸められ、補間回路
は１０００／３２ ＝３１．２５ マイクロ秒のサンプ
ル期間中に保持レジスタ中の２つの連続した入力ワード
Ｓｉ およびＳｉ＋１ の差を反復的に蓄積し、インク
レメントされたワードＳｉ ＋（Ｓｉ＋１ −Ｓｉ ）
／８，Ｓｉ＋２ （Ｓｉ＋１ −Ｓｉ ）／８，…，Ｓ
ｉ ＋８（Ｓｉ＋１ −Ｓｉ ）／８＝Ｓｉ＋１ を直
線的に出力することによって８×３２＝２５６ ｋＨｚ
でワードを出力し、その後差Ｓｉ＋１ −Ｓｉ は次の
対の間のもの、すなわちＳｉ＋２ −Ｓｉ＋１ によっ
て置換される。原理的に、この直線補間はその第１の入
力で（Ｓｉ＋１ −Ｓｉ ）／８によって、またその第
２の入力で補間回路出力Ｓｉ ，Ｓｉ ＋（Ｓｉ＋１
−Ｓｉ ）／８によって供給される入力加算器を具備し
たデジタル積分器を含む。第１の入力はシフトレジスタ
において３段だけシフトされたビットのために保持レジ
スタに蓄積されたＳｉ＋１ −Ｓｉ から（Ｓｉ＋１
−Ｓｉ ）／８を受信し、８によるこの除算はまたワー
ドの最大桁ビットとして０００ の加算により１９ビッ
トワードに１６ビットを変換する。第２の入力は、２５
６ ｋＨｚの出力率すなわち１／８のサンプリング期間
に対応した１０００／（３２×８）＝３．９０６２５
マイクロ秒の遅延回路を通って連続した補間回路出力ワ
ードＳｉ ，Ｓｉ ＋（Ｓｉ＋１ −Ｓｉ ）／８，…
を受信する。３１．２５ マイクロ秒ごとにサンプリン
グゲートは、Ｓｉ＋２ −Ｓｉ＋１ がレジスタ中でＳ
ｉ＋１ −Ｓｉ を置換することができるように保持レ
ジスタに先行し、その別の入力で入力ワードを受信する
加算器に出力を接続する。Ｓｉ ，Ｓｉ＋１ およびＳ
ｉ＋１ −Ｓｉ は正または負の２進数であることがで
きるため、動作は代数的である。
【０００３】
【発明が解決しようとする課題】遅延および再循環回路
を使用する除算によってインクレメントも得られるこの
ような直線補間回路は既に米国特許第４１０９１１０
号明細書（Ｍ．Ｇｉｎｇｅｌｌ １２ ）に示されてい
る。前の入力ワードに等しいＮ−１個のワードをこれと
次のものとの間に挿入することとは対照的に、これは減
衰（サンプリング周波数およびその高調波においてピー
クを持つ）を二倍にする、すなわちＧ＊＊２の等価なス
ペクトルフィルタ処理であることが示され、ここで＊＊
は先行する値が連続した指数に上げられることを示し、
ここで、 Ｇ＝（１−ｚ＊＊（−Ｎ））（１−ｚ
＊＊（−１））＊＊（−１）
を使用する除算によってインクレメントも得られるこの
ような直線補間回路は既に米国特許第４１０９１１０
号明細書（Ｍ．Ｇｉｎｇｅｌｌ １２ ）に示されてい
る。前の入力ワードに等しいＮ−１個のワードをこれと
次のものとの間に挿入することとは対照的に、これは減
衰（サンプリング周波数およびその高調波においてピー
クを持つ）を二倍にする、すなわちＧ＊＊２の等価なス
ペクトルフィルタ処理であることが示され、ここで＊＊
は先行する値が連続した指数に上げられることを示し、
ここで、 Ｇ＝（１−ｚ＊＊（−Ｎ））（１−ｚ
＊＊（−１））＊＊（−１）
【０００４】Ｎ−１個の等
しいサンプルの挿入に対するこのＧ値は、サンプリング
周波数のＮ倍でのデジタルフィルタ処理を後続して行う
Ｎ−１個のゼロ値サンプルの挿入に対応することが示さ
れた。
しいサンプルの挿入に対するこのＧ値は、サンプリング
周波数のＮ倍でのデジタルフィルタ処理を後続して行う
Ｎ−１個のゼロ値サンプルの挿入に対応することが示さ
れた。
【０００５】実際に、多ビット数の分割であるインクレ
メントは効果的な方法でこれを実行する手段を発見しな
ければならず、その係数としての２の整数累乗を有する
ローパスデジタル帰納フィルタを使用する米国特許第４
２７００２６ 号明細書（Ｋ．Ｓｈｅｎｏｉ 氏他 ３
−３）に示された特定の補間回路において、多ビット乗
算器に再分類せずに数２の整数累乗によって除算が行わ
れることができる。 ３２ｋＨｚで受信されたワードはストローブパルスによ
って３２×３２＝１０２４ｋＨｚで抽出される累算器中
に並列に最初に負荷されるが、３１．２５ マイクロ秒
の各期間中の３２個の出力ワードは蓄積された入力ワー
ドに対応した各８ワードの後にインターリーブされた３
つのゼロワードを含むため、その補間回路はかなり高い
相対速度で動作する。このような出力ワードを供給され
た帰納フィルタは、３２×８ ＝２５６ ｋＨｚで適切
なフィルタ出力を供給するのに必要な回路の一部分とし
て１６および３２によるデバイダを含む。フィルタ出力
に３２だけ直接先行する両デバイダはその出力において
増加されたワード率で適切にフィルタ処理された信号を
供給するように設計された帰納フィルタの一部分であり
、反復された入力サンプルの最後の変形と次に反復され
た入力サンプルの最初の変形との間でゼロワードをイン
ターリーブされたものが適切な補間値である。１６およ
び３２による分割は、４および５段だけそれぞれシフト
レジスタで２進ワードをシフトすることによって行われ
、分数部分を持つ商を生成する分割の複雑さを防止する
ために、帰納フィルタは分割されるべき次のワードに後
続的に加算される４および５の最小桁ビットの残りを蓄
積するデバイダを使用する。事実、この近似技術は十分
に正確な結果を与える、すなわち雑音スペクトルを再成
形するために示された。したがって、このようなデバイ
ダは、次の分割のために保存されている４および５ＬＳ
Ｂにより１６ビット入力ワードがそれぞれ各デバイダの
出力で１２および１１ビットワードになり、帰納フィル
タによりこれらの１２および１１ＭＳＢは共に１６ビッ
ト入力ワードからの減算のためにフィルタの入力にフィ
ードバックされることを示す。
メントは効果的な方法でこれを実行する手段を発見しな
ければならず、その係数としての２の整数累乗を有する
ローパスデジタル帰納フィルタを使用する米国特許第４
２７００２６ 号明細書（Ｋ．Ｓｈｅｎｏｉ 氏他 ３
−３）に示された特定の補間回路において、多ビット乗
算器に再分類せずに数２の整数累乗によって除算が行わ
れることができる。 ３２ｋＨｚで受信されたワードはストローブパルスによ
って３２×３２＝１０２４ｋＨｚで抽出される累算器中
に並列に最初に負荷されるが、３１．２５ マイクロ秒
の各期間中の３２個の出力ワードは蓄積された入力ワー
ドに対応した各８ワードの後にインターリーブされた３
つのゼロワードを含むため、その補間回路はかなり高い
相対速度で動作する。このような出力ワードを供給され
た帰納フィルタは、３２×８ ＝２５６ ｋＨｚで適切
なフィルタ出力を供給するのに必要な回路の一部分とし
て１６および３２によるデバイダを含む。フィルタ出力
に３２だけ直接先行する両デバイダはその出力において
増加されたワード率で適切にフィルタ処理された信号を
供給するように設計された帰納フィルタの一部分であり
、反復された入力サンプルの最後の変形と次に反復され
た入力サンプルの最初の変形との間でゼロワードをイン
ターリーブされたものが適切な補間値である。１６およ
び３２による分割は、４および５段だけそれぞれシフト
レジスタで２進ワードをシフトすることによって行われ
、分数部分を持つ商を生成する分割の複雑さを防止する
ために、帰納フィルタは分割されるべき次のワードに後
続的に加算される４および５の最小桁ビットの残りを蓄
積するデバイダを使用する。事実、この近似技術は十分
に正確な結果を与える、すなわち雑音スペクトルを再成
形するために示された。したがって、このようなデバイ
ダは、次の分割のために保存されている４および５ＬＳ
Ｂにより１６ビット入力ワードがそれぞれ各デバイダの
出力で１２および１１ビットワードになり、帰納フィル
タによりこれらの１２および１１ＭＳＢは共に１６ビッ
ト入力ワードからの減算のためにフィルタの入力にフィ
ードバックされることを示す。
【０００６】上記の２進分割技術は帰納フィルタ（フィ
ードバックを備えた）を含む補間回路に限定される必要
はない。それは、このような無限インパルス応答フィル
タの代わりに上記の米国特許出願で避けられた有限イン
パルス応答またはトランスバーサルフィルタも文献（Ｓ
ｏｌｉｄ−Ｓｔａｔｅ ＣｉｒｃｕｉｔｓのＩＥＥＥ
Ｊｏｕｒｎａｌ，Ｖｏｌ．ＳＣ−２０ ，Ｎｏ．３，１
９８５年６ 月， ６７９乃至 ６８７頁）に示された
ように使用されることができるためである。ここにおい
て８ｋＨｚで受信されたパルス符号変調ワードからスタ
ートすると、最初の１つは各入力ワードを複製すること
によって３２ｋＨｚに補間し、２つの連続した入力ワー
ド間においてゼロワードをインターリーブするたびに、
ローパスフィルタセクションは２５６ ｋＨｚおよび最
終的に１０２４ｋＨｚの率に達するようにさらに縦続さ
れた補間回路を供給するようにこれに続く。この最後の
ものがオーバーサンプリングによって実現された４タッ
プの長方形の窓によって得られる一方、３２から２５６
ｋＨｚの中間補間は２の整数累乗による除算を含む。 これは、１ＭＨｚ（１０２４ｋＨｚ）でクロックされた
１６ビット累算器の周囲に構成される三角形の窓ＦＩＲ
フィルタによって実現され、上記の欧州特許出願に示さ
れたように、入力および出力ワードの差は保持レジスタ
中にラッチされる。３１．２５ マイクロ秒の期間中に
蓄積された１６ビットワードは６４で除算され、２５６
ｋＨｚで積分される。上記の米国特許出願におけるよ
うに、６４による除算の余りである６ＬＳＢは蓄積され
た１６ビットワードの次の除算のために保存され、一方
１０ＭＳＢは入力および出力率の差により１３ビットワ
ードを生成するように２５６ ｋＨｚで積分される。４
点の長方形の窓ＦＩＲによって４回反復される１３ビッ
トワードの他に、フィルタは第３の縦続された補間回路
から構成され、第２のものにおいて８つの出力サンプル
ごとにこれらの１３ビットワードは入力にフィードバッ
クされ、 ２５６／８ ＝３２ｋＨｚでこれは新しいイ
ンクレメントが保持レジスタに蓄積されることができる
ように入力ワードから減算される。フィードバック回路
はシフトレジスタを含み、それによってこれらの１３ビ
ットワードは８による乗算の後に１６ビットワードを生
成するように３段だけシフトされることができる。この
動作は、累算器が１６ビット幅に過ぎないため、６４で
除算されるべき次の１６ビットワードに６ＬＳＢの余り
（分数）の部分を加算するために使用されるものと異な
るサイクルで実行される。
ードバックを備えた）を含む補間回路に限定される必要
はない。それは、このような無限インパルス応答フィル
タの代わりに上記の米国特許出願で避けられた有限イン
パルス応答またはトランスバーサルフィルタも文献（Ｓ
ｏｌｉｄ−Ｓｔａｔｅ ＣｉｒｃｕｉｔｓのＩＥＥＥ
Ｊｏｕｒｎａｌ，Ｖｏｌ．ＳＣ−２０ ，Ｎｏ．３，１
９８５年６ 月， ６７９乃至 ６８７頁）に示された
ように使用されることができるためである。ここにおい
て８ｋＨｚで受信されたパルス符号変調ワードからスタ
ートすると、最初の１つは各入力ワードを複製すること
によって３２ｋＨｚに補間し、２つの連続した入力ワー
ド間においてゼロワードをインターリーブするたびに、
ローパスフィルタセクションは２５６ ｋＨｚおよび最
終的に１０２４ｋＨｚの率に達するようにさらに縦続さ
れた補間回路を供給するようにこれに続く。この最後の
ものがオーバーサンプリングによって実現された４タッ
プの長方形の窓によって得られる一方、３２から２５６
ｋＨｚの中間補間は２の整数累乗による除算を含む。 これは、１ＭＨｚ（１０２４ｋＨｚ）でクロックされた
１６ビット累算器の周囲に構成される三角形の窓ＦＩＲ
フィルタによって実現され、上記の欧州特許出願に示さ
れたように、入力および出力ワードの差は保持レジスタ
中にラッチされる。３１．２５ マイクロ秒の期間中に
蓄積された１６ビットワードは６４で除算され、２５６
ｋＨｚで積分される。上記の米国特許出願におけるよ
うに、６４による除算の余りである６ＬＳＢは蓄積され
た１６ビットワードの次の除算のために保存され、一方
１０ＭＳＢは入力および出力率の差により１３ビットワ
ードを生成するように２５６ ｋＨｚで積分される。４
点の長方形の窓ＦＩＲによって４回反復される１３ビッ
トワードの他に、フィルタは第３の縦続された補間回路
から構成され、第２のものにおいて８つの出力サンプル
ごとにこれらの１３ビットワードは入力にフィードバッ
クされ、 ２５６／８ ＝３２ｋＨｚでこれは新しいイ
ンクレメントが保持レジスタに蓄積されることができる
ように入力ワードから減算される。フィードバック回路
はシフトレジスタを含み、それによってこれらの１３ビ
ットワードは８による乗算の後に１６ビットワードを生
成するように３段だけシフトされることができる。この
動作は、累算器が１６ビット幅に過ぎないため、６４で
除算されるべき次の１６ビットワードに６ＬＳＢの余り
（分数）の部分を加算するために使用されるものと異な
るサイクルで実行される。
【０００７】したがって、この明細書の始めに定められ
た補間回路は２進分割に応じて種々の方法で構成される
ことが可能であり、一方例えば上記の米国特許出願のＩ
ＩＲ フィルタのようのように回路が依然として比較的
複雑であるが、これらの複雑さはこの米国特許第４２７
００２６ 号明細書に示されているように有効に減少さ
れることができる。
た補間回路は２進分割に応じて種々の方法で構成される
ことが可能であり、一方例えば上記の米国特許出願のＩ
ＩＲ フィルタのようのように回路が依然として比較的
複雑であるが、これらの複雑さはこの米国特許第４２７
００２６ 号明細書に示されているように有効に減少さ
れることができる。
【０００８】本発明の一般的な目的は、上記の米国特許
出願のように分数部分を避ける二進除算を含む全ての除
算を回避することによってこのような補間回路の構造を
簡単にすることである。
出願のように分数部分を避ける二進除算を含む全ての除
算を回避することによってこのような補間回路の構造を
簡単にすることである。
【０００９】
【課題解決のための手段】本発明の第１の特徴によると
、連続した入力ワード…，Ｓｉ ，Ｓｉ＋１ ，…は、
２つの連続的に供給される入力ワードＳｉ およびＳｉ
＋１ を蓄積するためのメモリと、ワード…，ｎＳｉ
，ｎＳｉ＋１ ，…を連続的に生成する乗算器手段に供
給され、ここでｎは乗算係数であり、補間回路はさらに
各対のワードＳｉ およびＳｉ＋１が乗算器手段によっ
て与えられるｎＳｉ を最初に蓄積する累算器中に出力
ワードを供給するために蓄積される時間の期間中にＮ回
反復的に動作される加算器／減算器を具備し、この加算
器／減算器の入力は累算器中の出力ワード、並びにＮ回
反復された動作の後にｎＳｉ＋１ が加算器／減算器に
よって累算器中に供給されるようにメモリ中のＳｉ お
よびＳｉ＋１ のこのような予め定められた関数である
ワードによって供給される。
、連続した入力ワード…，Ｓｉ ，Ｓｉ＋１ ，…は、
２つの連続的に供給される入力ワードＳｉ およびＳｉ
＋１ を蓄積するためのメモリと、ワード…，ｎＳｉ
，ｎＳｉ＋１ ，…を連続的に生成する乗算器手段に供
給され、ここでｎは乗算係数であり、補間回路はさらに
各対のワードＳｉ およびＳｉ＋１が乗算器手段によっ
て与えられるｎＳｉ を最初に蓄積する累算器中に出力
ワードを供給するために蓄積される時間の期間中にＮ回
反復的に動作される加算器／減算器を具備し、この加算
器／減算器の入力は累算器中の出力ワード、並びにＮ回
反復された動作の後にｎＳｉ＋１ が加算器／減算器に
よって累算器中に供給されるようにメモリ中のＳｉ お
よびＳｉ＋１ のこのような予め定められた関数である
ワードによって供給される。
【００１０】このようにして出力ワードが発生されるス
ケールを変化することにより、例えば拡大されたスケー
ルで直接得られるＳｉ とＳｉ＋１との間に補間された
ワードを生成するために使用されるインクレメント値を
得るための除算は不要である。
ケールを変化することにより、例えば拡大されたスケー
ルで直接得られるＳｉ とＳｉ＋１との間に補間された
ワードを生成するために使用されるインクレメント値を
得るための除算は不要である。
【００１１】上記の米国特許第 ４２７００２６号明細
書のような雑音を生成する補正された一部を切取る分割
を避けることにより、これを成形することが不要になり
、周波数応答は期間Ｔの長方形の窓に、すなわち関数が
ｆ＝１／Ｔ、例えば３２ｋＨｚに対して０であるために
ｓｉｎ ｆＴ／ｆＴおよび１／Ｔの全整数倍数に対応す
る。例として簡単な直線補間と、Ｎ＝ｎであるようにｎ
−１個の補間されたワードＳｊ （ｊ＝１，２，…．ｎ
−１）の簡単な場合を仮定すると、ｊ＝１に対してＳｊ
−１ ＝Ｓｉと、ｊ＝ｎに対してＳｊ ＝Ｓｉ＋１ で
ある反復式ｎＳｊ ＝ｎＳｊ−１ −Ｓｉ ＋Ｓｉ＋１
によって定められると仮定する。したがってｎＳｉ か
らスタートすると、Ｓｉ の反復された減算およびＳｉ
＋１ の加算は、第ｎ番目の反復が累算器中にｎＳｉ＋
１ を蓄積するまで前のものから補間されたワード（ｎ
−１）Ｓｉ ＋Ｓｉ＋１ ，（ｎ−２）Ｓｉ ＋２Ｓｉ
＋１ ，…を連続的に生成する。
書のような雑音を生成する補正された一部を切取る分割
を避けることにより、これを成形することが不要になり
、周波数応答は期間Ｔの長方形の窓に、すなわち関数が
ｆ＝１／Ｔ、例えば３２ｋＨｚに対して０であるために
ｓｉｎ ｆＴ／ｆＴおよび１／Ｔの全整数倍数に対応す
る。例として簡単な直線補間と、Ｎ＝ｎであるようにｎ
−１個の補間されたワードＳｊ （ｊ＝１，２，…．ｎ
−１）の簡単な場合を仮定すると、ｊ＝１に対してＳｊ
−１ ＝Ｓｉと、ｊ＝ｎに対してＳｊ ＝Ｓｉ＋１ で
ある反復式ｎＳｊ ＝ｎＳｊ−１ −Ｓｉ ＋Ｓｉ＋１
によって定められると仮定する。したがってｎＳｉ か
らスタートすると、Ｓｉ の反復された減算およびＳｉ
＋１ の加算は、第ｎ番目の反復が累算器中にｎＳｉ＋
１ を蓄積するまで前のものから補間されたワード（ｎ
−１）Ｓｉ ＋Ｓｉ＋１ ，（ｎ−２）Ｓｉ ＋２Ｓｉ
＋１ ，…を連続的に生成する。
【００１２】本発明の別の目的は、複数の独立した連続
的な入力ワードが同じ複数の対応した独立出力ワードを
生成するために処理されたとき上記の補間機能を実現す
るために必要な回路の量を減少することである。
的な入力ワードが同じ複数の対応した独立出力ワードを
生成するために処理されたとき上記の補間機能を実現す
るために必要な回路の量を減少することである。
【００１３】本発明の第２の特徴によると、上記により
特徴付けられる複数のｐ個の補間回路は加算器／減算器
がＮ回動作される各期間が対応したｐ個のメモリおよび
ｐ個の乗算器手段に供給するためにそれぞれ使用される
ｐ個の連続した時間間隔に分割され、このような期間は
またそれぞれＮ個の連続した時間間隔に分割され、これ
らはさらにｐ個の連続した時間間隔に分割され、ｐ個の
補間回路の対応するものに対してＮ個の出力ワードの対
応するものを生成するために初期化後にｐＮ個の各時間
間隔が加算器／減算器を動作するために使用される時分
割多重方式に関連している。
特徴付けられる複数のｐ個の補間回路は加算器／減算器
がＮ回動作される各期間が対応したｐ個のメモリおよび
ｐ個の乗算器手段に供給するためにそれぞれ使用される
ｐ個の連続した時間間隔に分割され、このような期間は
またそれぞれＮ個の連続した時間間隔に分割され、これ
らはさらにｐ個の連続した時間間隔に分割され、ｐ個の
補間回路の対応するものに対してＮ個の出力ワードの対
応するものを生成するために初期化後にｐＮ個の各時間
間隔が加算器／減算器を動作するために使用される時分
割多重方式に関連している。
【００１４】前に特徴付けられた補間回路と組合せられ
た独立データソース用のこのような乗算技術は、ビット
スライス構造で分割された段との乗算において使用され
る並列の加算器／減算器にｆ．ｉ．方法を導くために回
路を限定するだけでなく、ｐ個の補間回路からの入力ワ
ードがインターリーブされたベースで連続的に直列に導
入されることが可能であり、一方高速の計算もまたｐ個
のワードに対してインターリーブされるため、最大値に
最も高いクロック周波数を限定することにおいて特に効
果的である。２５６ ｋＨｚで出力する多重補間回路に
なるｐ＝４，ｎ＝Ｎ＝８および３２ｋＨｚのｆ．ｉ．に
おける入力ワードに対して、全ての計算を実行する最も
高いクロック周波数は対応した補間ワードに対する出力
周波数によって４０９６ｋＨｚまたは独立データ入力ソ
ースの数（ｐ）の積の４倍だけに制限されることができ
る。１０００／４．０９６＝２４４ ナノ秒の対応した
クロック期間において、２相クロックシステムを生成す
るために５０％のデューティサイクルを持つ２つの重な
らないストローブパルスが必要である。４つの多重化さ
れた補間回路に対する４ＭＨｚのこの最高クロック周波
数はまた上記の米国特許第 ４２７００２６号明細書の
単一の補間回路の入力ワード周波数の４倍に過ぎず、１
ＭＨｚのクロック周波数はまた上記文献の単一の補間回
路に対して使用される。この米国特許出願明細書は多重
化された計算論理回路により帰納性フィルタを構成する
変形を含み、この別の実施例が依然として単一の補間回
路に制限されるだけでなく、１マイクロ秒のサンプル期
間が２相ストローブパルスにより少なくとも６倍のスロ
ットに分割されなければならないことに留意すべきであ
る。
た独立データソース用のこのような乗算技術は、ビット
スライス構造で分割された段との乗算において使用され
る並列の加算器／減算器にｆ．ｉ．方法を導くために回
路を限定するだけでなく、ｐ個の補間回路からの入力ワ
ードがインターリーブされたベースで連続的に直列に導
入されることが可能であり、一方高速の計算もまたｐ個
のワードに対してインターリーブされるため、最大値に
最も高いクロック周波数を限定することにおいて特に効
果的である。２５６ ｋＨｚで出力する多重補間回路に
なるｐ＝４，ｎ＝Ｎ＝８および３２ｋＨｚのｆ．ｉ．に
おける入力ワードに対して、全ての計算を実行する最も
高いクロック周波数は対応した補間ワードに対する出力
周波数によって４０９６ｋＨｚまたは独立データ入力ソ
ースの数（ｐ）の積の４倍だけに制限されることができ
る。１０００／４．０９６＝２４４ ナノ秒の対応した
クロック期間において、２相クロックシステムを生成す
るために５０％のデューティサイクルを持つ２つの重な
らないストローブパルスが必要である。４つの多重化さ
れた補間回路に対する４ＭＨｚのこの最高クロック周波
数はまた上記の米国特許第 ４２７００２６号明細書の
単一の補間回路の入力ワード周波数の４倍に過ぎず、１
ＭＨｚのクロック周波数はまた上記文献の単一の補間回
路に対して使用される。この米国特許出願明細書は多重
化された計算論理回路により帰納性フィルタを構成する
変形を含み、この別の実施例が依然として単一の補間回
路に制限されるだけでなく、１マイクロ秒のサンプル期
間が２相ストローブパルスにより少なくとも６倍のスロ
ットに分割されなければならないことに留意すべきであ
る。
【００１５】以下の実施例の説明および添付図面を参照
することにより、本発明の上記および別の目的および特
徴が明らかになり、本発明自身が最も良く理解されるで
あろう。
することにより、本発明の上記および別の目的および特
徴が明らかになり、本発明自身が最も良く理解されるで
あろう。
【００１６】
【実施例】上記および以下の説明において、ｉ，ｉ＋１
，…およびｊ，ｊ＋１，…は下付け記号であることに留
意されたい。
，…およびｊ，ｊ＋１，…は下付け記号であることに留
意されたい。
【００１７】図１は、デジタルコード化装置に関与する
上記の文献に記載された一般的なタイプのデジタル信号
プロセッサ、特にこのようなＰＣＭ電話機ライン回路の
受信路において使用されることができる新しい多重補間
回路の本質的な素子を示す。上記のように、３ミクロン
のＣＭＯＳ技術を使用するこの最初の構造において８乃
至３２ｋＨｚの最初の補間の後、３２乃至２５６ ｋＨ
ｚのものは、１．２ ミクロン技術において使用できる
新しい設計によって回避された上記の文献におけるよう
な単一の加入者ライン回路ではなく、４つのスピーチチ
ャンネル用の多重化方法において利用できる２進デバイ
ダの使用に基づいていた。後者において、送信路に受信
路をリンクし、ソフトウェア制御の下にアナログハイブ
リッドを通過する過度のエコー反射信号を消去するよう
に設計されたデジタルハイブリッドは３２ｋＨｚ信号を
供給され、４つのチャンネルは多重化され、受信路にお
ける３２乃至２５６ ｋＨｚの補間はデジタルハイブリ
ッド導出後に再び行われる。８乃至３２ｋＨｚの補間は
上記の欧州特許出願明細書におけるように１７ビットワ
ードに１３ビットに変換し、依然として１７ビットフォ
ーマットおよび３２ｋＨｚであるが、雑音によるＤＣエ
ラー成分のないワードを出力するように設計されている
その特許出願明細書によって示されたＤＣブロッキング
回路にそれらを供給する。その特許出願明細書に記載さ
れているように、この処理は１５ビットによって構成さ
れたワードの整数部分に加算された第１７番目のＬＳＢ
分数部分として丸めたたビット、すなわち符号ビットを
構成するＭＳＢを除く余りの全ての使用に依存する。し
たがって、１７ビットワードは前のように、しかしこの
場合には４つの独立チャンネル用の多重方式で３２乃至
２５６ ｋＨｚで補間される。
上記の文献に記載された一般的なタイプのデジタル信号
プロセッサ、特にこのようなＰＣＭ電話機ライン回路の
受信路において使用されることができる新しい多重補間
回路の本質的な素子を示す。上記のように、３ミクロン
のＣＭＯＳ技術を使用するこの最初の構造において８乃
至３２ｋＨｚの最初の補間の後、３２乃至２５６ ｋＨ
ｚのものは、１．２ ミクロン技術において使用できる
新しい設計によって回避された上記の文献におけるよう
な単一の加入者ライン回路ではなく、４つのスピーチチ
ャンネル用の多重化方法において利用できる２進デバイ
ダの使用に基づいていた。後者において、送信路に受信
路をリンクし、ソフトウェア制御の下にアナログハイブ
リッドを通過する過度のエコー反射信号を消去するよう
に設計されたデジタルハイブリッドは３２ｋＨｚ信号を
供給され、４つのチャンネルは多重化され、受信路にお
ける３２乃至２５６ ｋＨｚの補間はデジタルハイブリ
ッド導出後に再び行われる。８乃至３２ｋＨｚの補間は
上記の欧州特許出願明細書におけるように１７ビットワ
ードに１３ビットに変換し、依然として１７ビットフォ
ーマットおよび３２ｋＨｚであるが、雑音によるＤＣエ
ラー成分のないワードを出力するように設計されている
その特許出願明細書によって示されたＤＣブロッキング
回路にそれらを供給する。その特許出願明細書に記載さ
れているように、この処理は１５ビットによって構成さ
れたワードの整数部分に加算された第１７番目のＬＳＢ
分数部分として丸めたたビット、すなわち符号ビットを
構成するＭＳＢを除く余りの全ての使用に依存する。し
たがって、１７ビットワードは前のように、しかしこの
場合には４つの独立チャンネル用の多重方式で３２乃至
２５６ ｋＨｚで補間される。
【００１８】図１は４×３２×３２ｋＨｚでビットの直
列流で供給される入力を備えた入力直列並列変換器ＳＩ
ＰＯを表し、図１の４×１７の表示は３２×３２ビット
のうち１７だけが有効なものであることを反映している
。この直列入力並列出力変換器は示された単一の導体上
の斜線の基準で示されているように１７個の導体上に並
列の出力を生成し、各１７個の導体上の直列流は４×３
２＝１２８ ｋＨｚにある。したがって、各ワードの１
７ビットはビットスライス構造を使用して並列に処理さ
れ、ＬＳＢはＳＩＰＯに最初に入り、１．２ ミクロン
ＣＭＯＳのような技術は加算器段の間における十分に速
いキャリイ伝播を示す。１７ビットの“平面”のそれぞ
れに対して、図１は１７個の各導体は多数の矢印によっ
て示されるように４つの同一回路に並列に供給し、第１
のもの（ＩＮＰ１ ）だけが詳細に示され、開放された
接触子として示されたａ１ のような種々のゲートおよ
びＩＶＡ１ のようなそれらの入力容量上へのビット蓄
積のために使用される論理インバータを含む。ＩＮＰ１
のような４つの回路は、入力／出力キャリィ接続がＬ
ＳＢからスタートするこれらの平面間に延在するように
１７のうちの対応したビット平面と関連した１段を持つ
並列加算器／減算器ＡＤＤと相互結合されている。減算
は２の補数ベースで実行される。
列流で供給される入力を備えた入力直列並列変換器ＳＩ
ＰＯを表し、図１の４×１７の表示は３２×３２ビット
のうち１７だけが有効なものであることを反映している
。この直列入力並列出力変換器は示された単一の導体上
の斜線の基準で示されているように１７個の導体上に並
列の出力を生成し、各１７個の導体上の直列流は４×３
２＝１２８ ｋＨｚにある。したがって、各ワードの１
７ビットはビットスライス構造を使用して並列に処理さ
れ、ＬＳＢはＳＩＰＯに最初に入り、１．２ ミクロン
ＣＭＯＳのような技術は加算器段の間における十分に速
いキャリイ伝播を示す。１７ビットの“平面”のそれぞ
れに対して、図１は１７個の各導体は多数の矢印によっ
て示されるように４つの同一回路に並列に供給し、第１
のもの（ＩＮＰ１ ）だけが詳細に示され、開放された
接触子として示されたａ１ のような種々のゲートおよ
びＩＶＡ１ のようなそれらの入力容量上へのビット蓄
積のために使用される論理インバータを含む。ＩＮＰ１
のような４つの回路は、入力／出力キャリィ接続がＬ
ＳＢからスタートするこれらの平面間に延在するように
１７のうちの対応したビット平面と関連した１段を持つ
並列加算器／減算器ＡＤＤと相互結合されている。減算
は２の補数ベースで実行される。
【００１９】多重方式により３２ｋＨｚで４つの独立ワ
ードを処理する図１の回路により、ＩＮＰ１ 中のａ１
のような種々のゲートは、４つのワードが３２ｋＨｚ
の補間回路の入力率で同時に独立して処理されるように
１０００／３２ ＝３１．２５ マイクロ秒の期間内の
１２８ 個の連続した時間スロットのサイクルにおいて
反復される予め定められた時間スロット中に動作され、
一方８×３２＝２５６ ｋＨｚで４つの独立した出力ワ
ードを伝送する。
ードを処理する図１の回路により、ＩＮＰ１ 中のａ１
のような種々のゲートは、４つのワードが３２ｋＨｚ
の補間回路の入力率で同時に独立して処理されるように
１０００／３２ ＝３１．２５ マイクロ秒の期間内の
１２８ 個の連続した時間スロットのサイクルにおいて
反復される予め定められた時間スロット中に動作され、
一方８×３２＝２５６ ｋＨｚで４つの独立した出力ワ
ードを伝送する。
【００２０】図２は３１．２５ マイクロ秒の期間にこ
れらの１２８ 個の時間スロットを限定し、１２８ ×
３２＝４０９６ｋＨｚのクロックパルスによって駆動さ
れる７段２進カウンタ（示されていない）によって与え
られ、カウンタの第１の段が駆動クロックパルスの２倍
（２４４ ナノ秒）に等しい期間を有する示されたＡの
補数の方形波（／Ａ）およびＡを生成するように［（／
Ａ）はＡの補数を示す］、別の回路（示されていない）
による同期の損失を避けるために周期的にリセットされ
てもよいパルス波形を示す。次に、第２の段は入力期間
の４倍で（／Ｂ）およびＢ方形波形を出力し、第７番目
の段が３１．２５ マイクロ秒の期間に（／Ｇ）および
Ｇ方形波形を生成するまで以下同様である。したがって
、これらの７対の相補的な２進パルス波形は（／Ａ），
（／Ｂ），（／Ｃ），（／Ｄ），（／Ｅ），（／Ｆ），
（／Ｇ）が同時にオンである０のような２４４ ナノ秒
の１２８ 個の時間スロットを限定し、これがＡ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇに対して１である場合である１２７
を限定する。
れらの１２８ 個の時間スロットを限定し、１２８ ×
３２＝４０９６ｋＨｚのクロックパルスによって駆動さ
れる７段２進カウンタ（示されていない）によって与え
られ、カウンタの第１の段が駆動クロックパルスの２倍
（２４４ ナノ秒）に等しい期間を有する示されたＡの
補数の方形波（／Ａ）およびＡを生成するように［（／
Ａ）はＡの補数を示す］、別の回路（示されていない）
による同期の損失を避けるために周期的にリセットされ
てもよいパルス波形を示す。次に、第２の段は入力期間
の４倍で（／Ｂ）およびＢ方形波形を出力し、第７番目
の段が３１．２５ マイクロ秒の期間に（／Ｇ）および
Ｇ方形波形を生成するまで以下同様である。したがって
、これらの７対の相補的な２進パルス波形は（／Ａ），
（／Ｂ），（／Ｃ），（／Ｄ），（／Ｅ），（／Ｆ），
（／Ｇ）が同時にオンである０のような２４４ ナノ秒
の１２８ 個の時間スロットを限定し、これがＡ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇに対して１である場合である１２７
を限定する。
【００２１】これらの種々のパルスは、このようなｕお
よびｖの重ならないストローブパルス（示されていない
）が２４４ ナノ秒ごとに再度現われ、ｕがｖに先行す
るように４０９６ｋＨｚ率の２相クロックシステムによ
り図１のゲートを制御するために使用される。
よびｖの重ならないストローブパルス（示されていない
）が２４４ ナノ秒ごとに再度現われ、ｕがｖに先行す
るように４０９６ｋＨｚ率の２相クロックシステムによ
り図１のゲートを制御するために使用される。
【００２２】図３は種々のゲートに種々の制御パルスを
リンクする表を示す。パルスは時間スロットを限定する
ために使用される２進カウンタ波形、並びに図２の時間
スロットに対応した０から１２７ の数によって後続さ
れるｕおよびｖに関連している。ゲート基準文字は図１
において第１のものだけが詳細に示されているそれらの
各補間回路ＩＮＰ１ ，２ ，３ または４ に関連し
ている。したがって、表はこれらの４つの補間回路に対
応した４つの行、ならびにゲートａ，ｂまたはｅ，ｃ，
ｄ，ｆ，ｇに対して６列を有する（ｂまたはｅとしたの
はｂおよびｅは同期して動作されるためである）。
リンクする表を示す。パルスは時間スロットを限定する
ために使用される２進カウンタ波形、並びに図２の時間
スロットに対応した０から１２７ の数によって後続さ
れるｕおよびｖに関連している。ゲート基準文字は図１
において第１のものだけが詳細に示されているそれらの
各補間回路ＩＮＰ１ ，２ ，３ または４ に関連し
ている。したがって、表はこれらの４つの補間回路に対
応した４つの行、ならびにゲートａ，ｂまたはｅ，ｃ，
ｄ，ｆ，ｇに対して６列を有する（ｂまたはｅとしたの
はｂおよびｅは同期して動作されるためである）。
【００２３】図１乃至図３を参照すると、例えばＩＮＰ
１ におけるａ１およびｂ１ のようなａおよびｂゲー
トは、ａゲートがＩＡＶ（その入力シャント容量）中に
新しい入来ワードＳｉ＋１ をラッチし、一方そこに前
に蓄積されていたＳｉ ワードがｂゲートを通ってＩＶ
Ｂにシフトされるように、３２個の時間スロットの異な
る各１／４期間の始めにおいてのみ導電性（閉接点）で
あり、これはｕストローブパルスが後者のステップに対
して、すなわちｖストローブパルスがＳｉ＋１ 中にゲ
ートする前に使用されることを示す。したがって、図２
および図３はそれぞれａ１ ，２，３ ，４ がｖ０
，３２，６４，９６の発生期間中オンであり、ｂ１ ，
２ ，３ ，４ がｕｏ ，３２，６４，９６の期間中
オンであることを示す。３１．２５ マイクロ秒に等し
い１２８ 個の時間スロットの全期間の後、次のワード
はＳＩＰ０ から利用可能である。
１ におけるａ１およびｂ１ のようなａおよびｂゲー
トは、ａゲートがＩＡＶ（その入力シャント容量）中に
新しい入来ワードＳｉ＋１ をラッチし、一方そこに前
に蓄積されていたＳｉ ワードがｂゲートを通ってＩＶ
Ｂにシフトされるように、３２個の時間スロットの異な
る各１／４期間の始めにおいてのみ導電性（閉接点）で
あり、これはｕストローブパルスが後者のステップに対
して、すなわちｖストローブパルスがＳｉ＋１ 中にゲ
ートする前に使用されることを示す。したがって、図２
および図３はそれぞれａ１ ，２，３ ，４ がｖ０
，３２，６４，９６の発生期間中オンであり、ｂ１ ，
２ ，３ ，４ がｕｏ ，３２，６４，９６の期間中
オンであることを示す。３１．２５ マイクロ秒に等し
い１２８ 個の時間スロットの全期間の後、次のワード
はＳＩＰ０ から利用可能である。
【００２４】ｂによるＳｉ のＩＶＢへのシフトと同時
に、それはまたＡＤＤ用の累算器として使用されるＩＶ
Ｃにｅを通じてシフトされ、後者は４倍にする矢印で示
されるようにＩＮＰ１ ，２ ，３ ，４ に対して多
重方式で動作する。したがって、図３により確認される
ようにｂおよびｅは同期的に動作される。事実、図１に
示されるようにＩＶＡからＩＶＣへのＳｉの負荷は、実
際的に８Ｓｉ がＩＶＣ中に蓄積されるように３ビット
のシフトにより発生し、示されたビット平面ｉ＋３に対
するＩＶＡの出力端子Ａｉ＋３ がビット平面ｉ＋６に
対してＩＶＢの入力端子Ｂｉ＋６ に接続され、ビット
平面ｉにおけるＡ１ はＢｉ＋３ に接続される。
に、それはまたＡＤＤ用の累算器として使用されるＩＶ
Ｃにｅを通じてシフトされ、後者は４倍にする矢印で示
されるようにＩＮＰ１ ，２ ，３ ，４ に対して多
重方式で動作する。したがって、図３により確認される
ようにｂおよびｅは同期的に動作される。事実、図１に
示されるようにＩＶＡからＩＶＣへのＳｉの負荷は、実
際的に８Ｓｉ がＩＶＣ中に蓄積されるように３ビット
のシフトにより発生し、示されたビット平面ｉ＋３に対
するＩＶＡの出力端子Ａｉ＋３ がビット平面ｉ＋６に
対してＩＶＢの入力端子Ｂｉ＋６ に接続され、ビット
平面ｉにおけるＡ１ はＢｉ＋３ に接続される。
【００２５】４つの連続の入力ワード…，Ｓｉ ，Ｓｉ
＋１ ，…は、連続ベースでずらされてＳＩＰ０ から
ＩＶＡ１ ，２ ，３ ，４ に供給されるものとして
示されており、残りのゲートｃ，ｄ，ｅ，ｆおよびｇは
４連続の機能は補間ワード７Ｓｉ ＋Ｓｉ＋１ ，６Ｓ
ｉ ＋２Ｓｉ＋１ ，…，Ｓｉ ＋７Ｓｉ＋１ ，８Ｓ
ｉ＋１ を多重方式で連続的に出力するためにＩＶＡへ
のラッチされたＳｉ＋１ ，ＩＶＢへのＳｉ およびＩ
ＶＣへの８Ｓｉの処理に関連して説明される。これらの
４つの残りのタイプのゲートは全てｃ，ｄ，ｆおよびｇ
のようなゲートが配置されたＩＮＰ１ ，２ ，３ ま
たは４ に応じて１２８ 個のうち互いに排他的な時間
スロットを使用している。しかし、３２個の時間スロッ
トの連続的な１／４期間のスタートはゲートａ、ｂおよ
びｅと関連して使用されるけれども、これはこのような
ゲートが２５６ ｋＨｚで８個の補間されたワードを出
力するために１２８ 個のスロットの期間中８回動作さ
れることができるように連続的に反復される。したがっ
て、 １２８／８ ＝１６の連続した時間スロットは多
重方式で補間された４つの各ワードすなわち各出力ワー
ドに対して１６／４ ＝４に対して原理的に利用可能で
ある。
＋１ ，…は、連続ベースでずらされてＳＩＰ０ から
ＩＶＡ１ ，２ ，３ ，４ に供給されるものとして
示されており、残りのゲートｃ，ｄ，ｅ，ｆおよびｇは
４連続の機能は補間ワード７Ｓｉ ＋Ｓｉ＋１ ，６Ｓ
ｉ ＋２Ｓｉ＋１ ，…，Ｓｉ ＋７Ｓｉ＋１ ，８Ｓ
ｉ＋１ を多重方式で連続的に出力するためにＩＶＡへ
のラッチされたＳｉ＋１ ，ＩＶＢへのＳｉ およびＩ
ＶＣへの８Ｓｉの処理に関連して説明される。これらの
４つの残りのタイプのゲートは全てｃ，ｄ，ｆおよびｇ
のようなゲートが配置されたＩＮＰ１ ，２ ，３ ま
たは４ に応じて１２８ 個のうち互いに排他的な時間
スロットを使用している。しかし、３２個の時間スロッ
トの連続的な１／４期間のスタートはゲートａ、ｂおよ
びｅと関連して使用されるけれども、これはこのような
ゲートが２５６ ｋＨｚで８個の補間されたワードを出
力するために１２８ 個のスロットの期間中８回動作さ
れることができるように連続的に反復される。したがっ
て、 １２８／８ ＝１６の連続した時間スロットは多
重方式で補間された４つの各ワードすなわち各出力ワー
ドに対して１６／４ ＝４に対して原理的に利用可能で
ある。
【００２６】ゲートｆおよびｇは、多重方式で使用され
る加算器／減算器ＡＤＤに累算器ＩＶＣをリンクし、Ｉ
ＶＣの出力からｆによりＡＤＤの反転された入力を、ま
たｇによりＩＶＣにＡＤＤの合計出力をリンクする。
る加算器／減算器ＡＤＤに累算器ＩＶＣをリンクし、Ｉ
ＶＣの出力からｆによりＡＤＤの反転された入力を、ま
たｇによりＩＶＣにＡＤＤの合計出力をリンクする。
【００２７】図２および図３によって示されるように、
新しいワードがＡＤＤからそこでラッチされる前には、
ＩＶＣ１ は最初負荷されてはならないため、ｆ１ は
ｕ２ ，３，１８，１９，…，９８，９９，１１４ ，
１１５ の発生期間中オンである。もっとも、両ゲート
は示された同じ１６個の時間スロット２，３，１８，１
９，…，９８，９９，１１４ ，１１５の期間中に重な
っていないｕおよびｖストローブパルスによって連続的
に動作される。図３はＩＮＰ２ ，３ および４ に対
して関連された１６個の時間スロットの３つの別の列を
示す。
新しいワードがＡＤＤからそこでラッチされる前には、
ＩＶＣ１ は最初負荷されてはならないため、ｆ１ は
ｕ２ ，３，１８，１９，…，９８，９９，１１４ ，
１１５ の発生期間中オンである。もっとも、両ゲート
は示された同じ１６個の時間スロット２，３，１８，１
９，…，９８，９９，１１４ ，１１５の期間中に重な
っていないｕおよびｖストローブパルスによって連続的
に動作される。図３はＩＮＰ２ ，３ および４ に対
して関連された１６個の時間スロットの３つの別の列を
示す。
【００２８】ゲートｃおよびｄは、ＩＶＢまたはＩＶＡ
のいずれかの出力にＡＤＤの正の入力をリンクする、す
なわち前の−Ｓｉ または新しいＳｉ＋１ 入力ワード
のいずれかを入力させる。
のいずれかの出力にＡＤＤの正の入力をリンクする、す
なわち前の−Ｓｉ または新しいＳｉ＋１ 入力ワード
のいずれかを入力させる。
【００２９】後者の符号は、ＩＶＡだけを通るある反転
と逆にＩＶＡおよびＩＶＢを通って縦続に２の補数フォ
ーマット（符号ビットとして使用されるＭＳＢ、すなわ
ち正に対して０および負に対して１であり、１の補数す
なわち反転はａ＋１ＬＳＢキャリィ入力によって２の補
数になる）ワードを受けたときに二重論理反転の観点か
ら２つの間の差によってインクレメントに対して必要に
応じてＳｉ に関して反転される。Ｓｉ の加算前にＳ
ｉ＋１ の減算を実行することはオーバーフロー回路が
不要なことを意味する。
と逆にＩＶＡおよびＩＶＢを通って縦続に２の補数フォ
ーマット（符号ビットとして使用されるＭＳＢ、すなわ
ち正に対して０および負に対して１であり、１の補数す
なわち反転はａ＋１ＬＳＢキャリィ入力によって２の補
数になる）ワードを受けたときに二重論理反転の観点か
ら２つの間の差によってインクレメントに対して必要に
応じてＳｉ に関して反転される。Ｓｉ の加算前にＳ
ｉ＋１ の減算を実行することはオーバーフロー回路が
不要なことを意味する。
【００３０】図２および図３によって示されるように、
ｕ２ ，１８，３４，５０，６６，８２，９８，１１４
の発生期間中ｃ１ はオンであり、ｕ３ ，１９，３
５，５１，６７，８３，９９，１１５ 期間中ｄ１ は
オンであり、連続した時間スロットのこのような８個の
連続した対、例えば２および３の使用はまたＩＮＰ２
，３ ，４ のそれぞれにおいてｃ／ｄ２ ，３ ，４
と関連され、図３において識別されるｕパルスの３つ
の別の連続に対する場合である。
ｕ２ ，１８，３４，５０，６６，８２，９８，１１４
の発生期間中ｃ１ はオンであり、ｕ３ ，１９，３
５，５１，６７，８３，９９，１１５ 期間中ｄ１ は
オンであり、連続した時間スロットのこのような８個の
連続した対、例えば２および３の使用はまたＩＮＰ２
，３ ，４ のそれぞれにおいてｃ／ｄ２ ，３ ，４
と関連され、図３において識別されるｕパルスの３つ
の別の連続に対する場合である。
【００３１】図２の２進パルス波形と共に、表は１６個
の連続した時間スロットが２進カウンタのＣおよびＤ段
を循環し（示されていない）、それらの４つの可能な状
態を通じて正確に時間スロットを限定し、４はそれぞれ
ＩＮＰ１ ，２ ，３ または４ からの１つと、例え
ばＩＮＰ１ に対して／（ＣＤ）のように関連している
。しかし、１６個の時間スロットすなわち１ワード当り
４つは、加算器／減算器ＡＤＤが４つのワードに対して
多重方式で使用されるため４つの新しい補間された出力
ワードを生成するために必要とされる動作に対して全て
利用可能なわけではなく、異なるＩＮＰ用のデータと関
連させて使用する前にＡＤＤを初期化する必要があり、
これはこれらの利用可能な時間スロットの半分すなわち
Ｂと関連されたものだけを使用することによって達成さ
れる。
の連続した時間スロットが２進カウンタのＣおよびＤ段
を循環し（示されていない）、それらの４つの可能な状
態を通じて正確に時間スロットを限定し、４はそれぞれ
ＩＮＰ１ ，２ ，３ または４ からの１つと、例え
ばＩＮＰ１ に対して／（ＣＤ）のように関連している
。しかし、１６個の時間スロットすなわち１ワード当り
４つは、加算器／減算器ＡＤＤが４つのワードに対して
多重方式で使用されるため４つの新しい補間された出力
ワードを生成するために必要とされる動作に対して全て
利用可能なわけではなく、異なるＩＮＰ用のデータと関
連させて使用する前にＡＤＤを初期化する必要があり、
これはこれらの利用可能な時間スロットの半分すなわち
Ｂと関連されたものだけを使用することによって達成さ
れる。
【００３２】他方、（／Ｂ）と関連されたものは、図３
がこれらのゲート全てがＢではなく（／Ｂ）時間スロッ
ト中に制御されることを示しているため、ＡＤＤに関連
した動作により妨害されずにａ，ｂおよびｅゲートを通
る新しいワードの挿入のために都合良く使用されること
ができる。
がこれらのゲート全てがＢではなく（／Ｂ）時間スロッ
ト中に制御されることを示しているため、ＡＤＤに関連
した動作により妨害されずにａ，ｂおよびｅゲートを通
る新しいワードの挿入のために都合良く使用されること
ができる。
【００３３】したがって、ＩＮＰ１ を考慮すると、時
間スロット２の期間中にｕストローブパルスはＡＤＤが
７Ｓｉ を生成するために８Ｓｉ およびＳｉ の間の
差を計算するようにゲートｃ１ およびｆ１ を導通さ
せる。これはビットｉ＋３に対して図１に示された加算
器／減算器段ＡＤＤがまた前のｉ＋２段からの２進キャ
リィを供給されるように全てのビット平面において発生
し、これはｃ１ ，２ ，３ および４ と同時に、す
なわちＣおよびＤ状態によってではなく（／Ａ）Ｂによ
りｃだけを制御することによって時間スロット２，６，
１０，１４，１８，２２，２６，３０，…，１１４ ，
１１８ ，１２２ ，１２６ の期間中に導電性である
ゲートｃを通って供給される。このようなキャリィはま
た減算に必要な２の補数を１の補数すなわち反転から得
るためにＬＳＢキャリィ入力を含む。例えば時間スロッ
ト２の期間中に続くｖストローブパルスによってエネー
ブルにされたｇ１ のようなゲートｇを通ってその２進
合計出力を与える各ＡＤＤ段に加えて、そのキャリィ出
力は次のｉ＋４段に利用可能にされる。２０ビットのワ
ードは事実上３ビットのシフトによって蓄積されている
８Ｓｉ の観点からＡＤＤと累算器ＩＶＣの間で相互に
供給されることに留意されたい。
間スロット２の期間中にｕストローブパルスはＡＤＤが
７Ｓｉ を生成するために８Ｓｉ およびＳｉ の間の
差を計算するようにゲートｃ１ およびｆ１ を導通さ
せる。これはビットｉ＋３に対して図１に示された加算
器／減算器段ＡＤＤがまた前のｉ＋２段からの２進キャ
リィを供給されるように全てのビット平面において発生
し、これはｃ１ ，２ ，３ および４ と同時に、す
なわちＣおよびＤ状態によってではなく（／Ａ）Ｂによ
りｃだけを制御することによって時間スロット２，６，
１０，１４，１８，２２，２６，３０，…，１１４ ，
１１８ ，１２２ ，１２６ の期間中に導電性である
ゲートｃを通って供給される。このようなキャリィはま
た減算に必要な２の補数を１の補数すなわち反転から得
るためにＬＳＢキャリィ入力を含む。例えば時間スロッ
ト２の期間中に続くｖストローブパルスによってエネー
ブルにされたｇ１ のようなゲートｇを通ってその２進
合計出力を与える各ＡＤＤ段に加えて、そのキャリィ出
力は次のｉ＋４段に利用可能にされる。２０ビットのワ
ードは事実上３ビットのシフトによって蓄積されている
８Ｓｉ の観点からＡＤＤと累算器ＩＶＣの間で相互に
供給されることに留意されたい。
【００３４】図３は上記されたようにＩＶＣの入力にお
いて共有されたゲートｅおよびｇが互いに排他的な時間
スロット（／Ｂ）およびＢの期間中導電性にされるため
望ましくない妨害に達する可能性がなく、ＡＤＤの＋入
力において共有されたゲートｃおよびｄに対しても同様
であり、この場合は互いに排他的な時間スロット（／Ａ
）およびＡのためであることを示す。
いて共有されたゲートｅおよびｇが互いに排他的な時間
スロット（／Ｂ）およびＢの期間中導電性にされるため
望ましくない妨害に達する可能性がなく、ＡＤＤの＋入
力において共有されたゲートｃおよびｄに対しても同様
であり、この場合は互いに排他的な時間スロット（／Ａ
）およびＡのためであることを示す。
【００３５】したがって、ＩＮＰ１ を考慮すると、時
間スロット３の期間中ｕストローブパルスはＡＤＤがＡ
ＤＤからｇ１ を通して合計出力を伝送するこの時間ス
ロット中に反復ステップすなわちｖストローブパルスを
完了するようにＳｉ＋１ 乃至７Ｓｉを加算するように
ゲートｄ１ およびｆ１ を同時に導通させる。
間スロット３の期間中ｕストローブパルスはＡＤＤがＡ
ＤＤからｇ１ を通して合計出力を伝送するこの時間ス
ロット中に反復ステップすなわちｖストローブパルスを
完了するようにＳｉ＋１ 乃至７Ｓｉを加算するように
ゲートｄ１ およびｆ１ を同時に導通させる。
【００３６】時間スロット３の後、状態／（ＣＤ）はＩ
ＮＰ２ が上記のようにＡＤＤを２度使用した時にアク
チブになるようにＣ（／Ｄ）に変化し、１２８ 個の連
続した時間スロットの完全なサイクルが４つの連続した
時間スロットのうちの２つの期間中それぞれ計算された
４×８個の補間されたワードを出力するようにエネーブ
ルする。時間スロット２および３期間中に新しく補間さ
れた出力ワードは介在している時間スロット４および５
（Ｂ状態）の期間のために時間スロット６からのみＩＶ
Ｃ１ のＣｉ＋３ のような端子で効果的に利用可能で
ある。ワードは、時間スロット０の期間中ＩＶＣ１ に
供給されている新しい入力ワードによる妨害の可能性が
ないように時間スロット１６の発生までさらに全てのワ
ードに対して利用可能である。
ＮＰ２ が上記のようにＡＤＤを２度使用した時にアク
チブになるようにＣ（／Ｄ）に変化し、１２８ 個の連
続した時間スロットの完全なサイクルが４つの連続した
時間スロットのうちの２つの期間中それぞれ計算された
４×８個の補間されたワードを出力するようにエネーブ
ルする。時間スロット２および３期間中に新しく補間さ
れた出力ワードは介在している時間スロット４および５
（Ｂ状態）の期間のために時間スロット６からのみＩＶ
Ｃ１ のＣｉ＋３ のような端子で効果的に利用可能で
ある。ワードは、時間スロット０の期間中ＩＶＣ１ に
供給されている新しい入力ワードによる妨害の可能性が
ないように時間スロット１６の発生までさらに全てのワ
ードに対して利用可能である。
【００３７】これは、２０ビット出力ワードが理論上最
大の１６からの１０個の連続した時間スロットの期間中
別の処理に対して利用可能であることを意味する。この
ような時間間隔中、これらのデマルチプレクスされた２
５６ ｋＨｚの出力ワードは上記の欧州特許出願明細書
に記載されたような対応したデジタルシグマデルタ変調
器に送信されることができる。ここにおいて、デジタル
ワードはさらに１０２４ｋＨｚで１ビットワードに補間
されることができる。
大の１６からの１０個の連続した時間スロットの期間中
別の処理に対して利用可能であることを意味する。この
ような時間間隔中、これらのデマルチプレクスされた２
５６ ｋＨｚの出力ワードは上記の欧州特許出願明細書
に記載されたような対応したデジタルシグマデルタ変調
器に送信されることができる。ここにおいて、デジタル
ワードはさらに１０２４ｋＨｚで１ビットワードに補間
されることができる。
【００３８】本発明の原理は特定の装置に関連して上記
に示されているが、この説明は単なる例示に過ぎず、本
発明の技術的範囲を制限するものではないことが理解で
きることは明らかである。
に示されているが、この説明は単なる例示に過ぎず、本
発明の技術的範囲を制限するものではないことが理解で
きることは明らかである。
【図１】本発明による多重補間回路のブロック図。
【図２】図１の補間回路を制御するために使用されるパ
ルスの波形図。
ルスの波形図。
【図３】図２のパルスによって図１で使用される種々の
ゲートの動作タイミング図。
ゲートの動作タイミング図。
Claims (11)
- 【請求項１】 連続した入力ワード…，Ｓｉ ，Ｓｉ
＋１ ，…間でワードをインターリーブすることによっ
てデジタル信号の出力ワード率を増加し、インターリー
ブされた出力ワードの値が連続した入力ワード間の差に
依存する補間回路において、連続した入力ワード…，Ｓ
ｉ ，Ｓｉ＋１ ，…は２つの連続的に供給された入力
ワードＳｉ およびＳｉ＋１ を蓄積するメモリ、並び
に連続的にワード…，ｎＳｉ ，ｎＳｉ＋１ ，…を生
成する乗算器手段に供給され、ここでｎは乗算係数であ
り、補間回路がさらに各対のワードＳｉ およびＳｉ＋
１が乗算器手段によって供給されるｎＳｉ を最初に蓄
積する累算器に出力ワードを供給するために蓄積される
時間の期間中に反復的にＮ回動作される加算器／減算器
を含み、この加算器／減算器入力が累算器中の出力ワー
ド、およびＮ回反復された動作の後ｎＳｉ＋１ が加算
器／減算器によって累算器中に供給されるようにメモリ
中の予め定められたＳｉ およびｎＳｉ＋１ の関数で
あるワードによって供給されることを特徴とする補間回
路。 - 【請求項２】 加算器／減算器がＮ回動作される各期
間が対応したｐ個のメモリおよびｐ個の乗算器手段に供
給するのにそれぞれ使用されるｐ個の連続した時間間隔
に分割されるように時分割多重でに関連しており、この
ような各期間はまたＮ個の連続した時間間隔に分割され
、これらはそれぞれさらにｐ個の連続した時間間隔に分
割され、各ｐＮ個の時間間隔はｐ個の補間回路の対応す
るものに対してＮ個の出力ワードの対応するものを生成
するように、初期化後加算器／減算器を動作するために
使用されることを特徴とする請求項１記載の補間回路。 - 【請求項３】 加算器／減算器のＮ個の動作はそれぞ
れ累算器中に蓄積された値にＳｉ＋１ −Ｓｉ を加算
することにより行われることを特徴とする請求項１記載
の補間回路。 - 【請求項４】 Ｓｉ＋１ −Ｓｉ の加算は一方がＳ
ｉ だけを含み、他方がＳｉ＋１だけを含む２つの連続
したステップで加算器／減算器によって実行されること
を特徴とする請求項３記載の補間回路。 - 【請求項５】 加算器／減算器はＳｉ を蓄積するイ
ンバータメモリから−Ｓｉ を供給される代数加算器で
あることを特徴とする請求項３記載の補間回路。 - 【請求項６】 入力ワードは直列並列変換器に直列に
供給され、各ワードのビットが並列に処理されることを
特徴とする請求項１記載の補間回路。 - 【請求項７】 ｎ＝Ｎであることを特徴とする請求項
１記載の補間回路。 - 【請求項８】 ｐおよびＮは２の累乗であることを特
徴とする請求項２または７記載の多数のｐ個の補間回路
。 - 【請求項９】 ｐＮ倍の間隔はそれぞれ２の累乗に等
しい多数の連続した時間スロットに分割されることを特
徴とする請求項８記載の補間回路。 - 【請求項１０】 ｐＮ倍の各間隔において、連続した
時間スロットの１／２は加算器／減算器を動作するため
に、また他方は初期化のために使用されることを特徴と
する請求項９記載の多数のｐ個の補間回路。 - 【請求項１１】 ｐ個のメモリおよびｐ個の乗算器手
段の供給は連続した時間スロットの他方の１／２の期間
中に行われることを特徴とする請求項１０記載の多数の
ｐ個の補間回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE90870153:5 | 1990-09-18 | ||
| EP90870153A EP0476214B1 (en) | 1990-09-18 | 1990-09-18 | Interpolator increasing the output word rate of a digital signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349710A true JPH04349710A (ja) | 1992-12-04 |
Family
ID=8206080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238297A Pending JPH04349710A (ja) | 1990-09-18 | 1991-09-18 | デジタル信号の出力ワード率を増加する補間回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5191545A (ja) |
| EP (1) | EP0476214B1 (ja) |
| JP (1) | JPH04349710A (ja) |
| AU (1) | AU636058B2 (ja) |
| CA (1) | CA2051583C (ja) |
| DE (1) | DE69021567T2 (ja) |
| ES (1) | ES2079471T3 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2071555B1 (es) * | 1992-12-30 | 1996-01-16 | Alcatel Standard Electrica | Dispositivo de interpolacion numerica de se¦ales. |
| JP3647364B2 (ja) | 2000-07-21 | 2005-05-11 | Ｎｅｃエレクトロニクス株式会社 | クロック制御方法及び回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2273419B1 (ja) * | 1973-01-25 | 1976-09-10 | Trt Telecom Radio Electr | |
| US4109110A (en) * | 1975-02-20 | 1978-08-22 | International Standard Electric Corporation | Digital-to-analog converter |
| US4006314A (en) * | 1976-01-29 | 1977-02-01 | Bell Telephone Laboratories, Incorporated | Digital interface for resynchronizing digital signals |
| US4270026A (en) * | 1979-11-28 | 1981-05-26 | International Telephone And Telegraph Corporation | Interpolator apparatus for increasing the word rate of a digital signal of the type employed in digital telephone systems |
| AU588428B2 (en) * | 1986-02-27 | 1989-09-14 | Alcatel N.V. | Converter circuit |
-
1990
- 1990-09-18 EP EP90870153A patent/EP0476214B1/en not_active Expired - Lifetime
- 1990-09-18 DE DE69021567T patent/DE69021567T2/de not_active Expired - Lifetime
- 1990-09-18 ES ES90870153T patent/ES2079471T3/es not_active Expired - Lifetime
-
1991
- 1991-09-09 AU AU83751/91A patent/AU636058B2/en not_active Ceased
- 1991-09-13 US US07/759,449 patent/US5191545A/en not_active Expired - Lifetime
- 1991-09-17 CA CA002051583A patent/CA2051583C/en not_active Expired - Fee Related
- 1991-09-18 JP JP3238297A patent/JPH04349710A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE69021567D1 (de) | 1995-09-14 |
| EP0476214A1 (en) | 1992-03-25 |
| CA2051583C (en) | 1996-11-26 |
| EP0476214B1 (en) | 1995-08-09 |
| ES2079471T3 (es) | 1996-01-16 |
| CA2051583A1 (en) | 1992-03-19 |
| DE69021567T2 (de) | 1996-03-21 |
| AU8375191A (en) | 1992-03-26 |
| AU636058B2 (en) | 1993-04-08 |
| US5191545A (en) | 1993-03-02 |
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