JPS58154943A - デジタルサンプリングレート変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

発明の背景 この発明は嬉ｌのす／プリ／グレートのデジタル信号を
第２のす／プリ／グレートのデジタル信号に直接的Ｋｌ
秦するための装置に関する。 デジタルオーディオ信号についての多くの出願において
は、相互ＫＩＩ統される異なる懺置関ではす／プリ／グ
レートが相容れないため、異なるナノプリ／ダ周波数間
での変換が必要である。例えば３１ｋＨｉのナンプリン
ダ周波数レートを４４．１ｋＨｚＫ、または、！ＳＯ，
１ｋＨ１Ｋ変換することが要求される。 従来、あるサンプリングレートのデジタル信号を異なる
サンプリングレートのデジタル信号に変換する技術の一
例としては、元々のデジタル信号を得、このデジタル信
号をＤ／Ａ：１ｙパータによりアナログ信号に戻すとい
う手法がある。この場合、このアナログ信号は再ｔ／グ
リングされ、そして、フィルタを通されて希望の出力周
波数にされた後、Ａ／ＤＨｙバータによりデジタル信号
に再変換されるものである。しかし、この技術は、非直
線性による盃、相互変祠、不完全な位相応答及びノイズ
がこの装置において本来的に生じてしまうという欠点が
ある。 また、入力デジタル信号と出力デジタル信号とが簡単な
整数比になるよ５にするデジタル−デジタルのダイレク
ト変換も既になされ【いる、この技術においては、入力
信号の周＃数あるいは？／プリングレートは周波数倍率
器（内挿フィルタという手段により実行されるのが通常
）により上けられ、その結果１コンバージ冒ングリッ）
”（ｃｏｎｖｅｒｓｉｏａｇｒｉｄ）″を生ずる。この
場合、人力信号に対する出力信号の周波数比は簡単な整
数であるので、また、周波数倍率器は入力信号の周波数
を同じ整数比で上げるように、あるいは整数倍するよう
に選定されているので、出力信号はそのコｙバージｗｙ
ｙリッド上にすべて存在する。そして、このグリッドが
出力信号を得るべき所望の周波数で＾す／プリングされ
るものである。 西ドイツのハ／プルグで、１９８１年３月１７日から２
０日まで間借されたオーディオ技術学会（Ａｎｄｉ。 ＆ｇｉｎｅ＠ｒゑａｇ　８ｏｃｔａｔｙ　）の１１６８
Ｑ会−で発赤され？、−１ｆｉ文において、デジタル−
デジタルダイレフ）［波数＊換の他の技術が公表された
。ロジャー・ラガデツタ（Ｒ＠ｇｅｒ　Ｌａｇａｄｅｃ
　）、へ；／　ＩＪ　−オー／　；／　７（Ｈａｓｔｙ
　Ｏ，Ｋｗｕ　）、クイリ　スチューダ−（Ｗｔ…５ｔ
ｕｄｅｒ　）　Ｋよって１デジタルサンプリング周波数
変換に対する新たなアプローチ”というタイトルがつげ
られたこの論文においては、人力信号のサンプリング周
波数を上げるために多段のＦＩＲデジタルフィルタを使
用することが提案されている。 ｊＩｌｉ＃Ｌａはコ／バージＷ／グリッドを形成するよ
うな４個のステージｔ−使用する２　−の要素により上
昇される。出力す／プルは、ゼ四次の内挿であるす／プ
ルホールドの手法によりコ／バージョ／グリッド上の最
も近接した点を取ることにより概算される。この技ｔｒ
Ｋよって、人力信号から出力信号への変換は任意の周波
数比、すなわち簡単な整数ではないある周波数比で行な
うことができる。 発明の概要 この発明によれば、第１のす／１す／グレートの入力デ
ジタル信号を第２のす／プリ／グレートの出力デジタル
信号に変換するためのデジタル−デジタルのダイレクト
サンプリングレート変換は、入力デジタル信号が供給さ
れるレート倍率手段を有する装置により行なわれる。こ
の倍率手段によって入力信号のレートよりも上昇したレ
ートの倍率化信号が得られる。内挿手段は、この倍率化
信号をレート倍率手段から受け、この倍率化信号な内挿
処理して出力信号を得る。そして、この倍率化信号及び
出力信号の発生を規制するタイミング信号がタイ（／グ
ｍ号発生手段より得られる。 図についての詳細な説明 第１図について説明するに、第１図はこの発明による装
置−が示されている。 この装置−は人力信号を受けるレート倍率器Ｉを備える
。このレート倍率器Ｉは入力信号のナンプリングレート
を上け、入力レートから上昇したレートの倍率化信号を
得る。この倍率化信号は内挿回路−に供給される。この
内挿回路−から出力信号が得られる。 懺置鱒は、また、タイミング信号発生回路ａ２を有する
。このタイミング信号発生回路ａりは、入力信号と同じ
レートのタイミング（１１号と、出力信号と同じレート
のタイミング信号と、倍率化信号の周波数であるところ
の上昇したレートのタイに／グ僅号とを発生する。人力
信号のレートのタイミング信号と、上昇したレートのタ
イミング信号とはレート倍率器Ｑ４に供給される。出力
信号のレートのタイミング信号及び上昇したレートのタ
イミング信号は内挿回路−に供給される。 この発明によるこの輪置翰の動作について説明するに、
先ず、入力デジタル信号がレート倍率器α着に供給され
る。これは、縞２図において図式的に表わされ、同図に
おいて、入力デジタル信号は黒丸で示す信号として表わ
れる。レート倍率器α尋は入力４１１号のす／プリフグ
胸反畝を上昇させ、倍率化信号を生成する。ＪＩｚ図に
おいて、この倍率化信号は白丸の信号として示しである
。この倍率！＃（１４１からは倍率化信号が内挿回路α
Ｑに供給される。 内伸幽路霞はその出力レートに基づいて、適当な倍率化
信号を選択し、これより出力信号を得る。 この出力信号は第２図において点線として示されている
。 レート倍率器α４は、ＦＩＲデジタそフィルタのように
、よく知られた倍率器として典型的なもので構成するこ
とができる。この倍率器α４は単一段のモノでも、多段
のものでもよい。 タイミング偏号発生回路α４も、また、良く知られた回
路で構成される。例えば、水晶を用いた可変周波数発振
益でよい。また、内押回路αｅは０次０項式の内押回路
である。ここで、ｎは１からｋまでの間の任意の整数で
あり、ｋは非常に大きい数である。 内挿回路ａＱの内挿処理の根皮は、入力信号がレート倍
率器ｔ１４１から受ける掛は算の輪ｌによるとともに出
力信号に要求される精度による。レート倍率器α４にお
いて入力ｇＩ号のす／プリ／グレートが夾負的に上昇さ
れたならば、内押回路αＧは非常に（資）率で、例えば
ｌ仄の内押１ｇ回路のようなものでよい。しかしなから
、レート倍率ｆｉｔ（１４）は入力信号のサンプリング
レートをほんのわずかたけ上昇させるから、内挿−路霞
は２久の内挿（ロ）路あるいはより１％次の内挿回路で
構成する方がよい。 この発明の装置軸は例えば３２　ｋ　Ｈｚの第１のサン
プリングレートの入カデジタル信Ｖを、良く知られてお
り、またこれと定まった比になっている例えば４４．ｌ
ｋＨ寡の第２のす／プリ／グレートに変換するのに用い
ることができる。その場合には、内挿回路αＱはタイｉ
／グ信号発生器Ｑ２から単一のタイｉ／グ信号を受ける
ことが必賛である。その必賛なタイミング信号は上昇し
たレートか出力レートであればよい。換百すれば、装置
ｔα・は第１のサンプリングレートの入力デジタル信号
を第２０す／プリ／グレートの出力デジタル信号に、柚
々の信号比で、すなわち、す／プリング周波数が予め設
定されていない信号のレートでもって変換することがで
きる。 次に第３図について説明するに、これには、３２ｋｎｚ
のサンプリングレートのオーディオ入力デジタル１１号
を４４．１ｋＨｚのサンプリングレートのオーディオ出
力デジタル信号に変換する場合のこの発明による装置軸
の一例の回路図が示されている。 この場合、ｔｔｌｌＱＩは全て、点線で囲われて示され
るタイミ／グ信号発生手段ｔＪ３．レート倍率手段伍尋
、内挿手段ａｅで構成される。 レート倍率手段Ｑ４＋は２段有し、初段（１４Ａ）は４
倍に入力サンプリングレートな上昇させ、第２段（１４
Ｂ）は初段（１４Ａ）からの信号のレートを６４９に上
昇させるものである。したがって、レート倍率手段Ｑ４
１の全体としての倍率酩計は４Ｘ６４＝２５６ＷＩであ
る。 入力信号は一部変史されたＦＩＲデジタルフィルタから
なる初段（１４Ａ）に供給される。入力信号は、この入
力信号のレートで動作するタイミング信号によって１６
Ｘ１６ビツトの第１の）ｔＡＭ（１９に書き込まれる。 このタイミ／グ偏号は、タイミ／グ信号発生手段σ４中
の人力レート発生器Ｃｌ１ＪＫより形成される。Ｆ　Ｉ
　Ｋ技術から良く知られているように、初段のレート倍
率器（１４Ａ）に対する一連の係数は予めフィルタ設針
者によって定められる。この係数は、入力ペースバンド
暢に勢しいバンド幅を有するローパスＦＩ）Ｌフィルタ
の基準を満足させなければならない。この場合、カイザ
ー（Ｋａｉｓｅｒ）のライ／ドウのよ５な＾く知られた
技術が用いられる。 こうして予め設定されたこの係数は第１ＲＯＭ（２）に
記憶される。この＄　１　ｔＬＯＭ圏は６４Ｘ１２ビツ
トの容量を持つ。初段（１４Ａ）は入力ｇＩ号のレート
を４倍するので、第１　ＲＯＭ−に記憶される係数の数
は、１ｉ　１　ｆｔＡＭ−のメモリー位置の数の４倍で
ある。 ＠１フイルタナイクラー（２）は初段（１４Ａ）の動作
を制御する。入力レート発生器−からの入力レートのタ
インング信号は４倍周ｔｊＩ数倍率ＭＩ（至）によって
周波数が４ｅＫ上けられる。この４倍鵬波数倍率ｆＦ（
至）からの信号は第１フイルタサイクラーーの動作を１
１１１＃するために用いられる。４倍鳩波数倍率ｗｉ（
至）からのもタイミングｇ１ｇで、第１フィルタサイク
ラ−（２）は、ａｌｌ　１　ＩｔＡＭＱｌ内のＳ号′４
ｔｉｓ択シ、第１１）算ＷＩ（２）で第１）ＬＯＭ−内
の選択された信号と掛算される。その掛算結果は倍率化
信号を形成する第１アヤエムレータ（７）に貯えられる
。そして、各倍率化信号毎の後で、４倍周波数倍率器（
至）からのタイミング１６号はｍ１アキユムレータ（７
）をクリアする。４−の倍率化信号が発生された後、新
たな人力信号が第１ＲＡＭＱ１ｇ書き込まれ、この、第
１ＫＡＭＱＩ中の全ての信号は１つ位置がシフトされる
。 人力信号の４倍のサンブリ／グレートで動作する倍率化
信号である初段（１４Ａ）の出力はレート倍率器α４の
第２１Ｒ（１４Ｂ）に供給される。初段（１４Ａ）と同
様にして倍率化信号は第２ＲＡＭに）に供給される。こ
の第２）ｔＡＭ（至）は８×１６ビツトの記憶容量を有
する。この第２段（１４Ｂ）はこれに供給される信号の
レートを６４のファクタによって上ける。すなわち、５
１２個の係数が第２　ＲＯＭ＠４７に貯えられる。 第２フィルタサイクラ−（至）は、初段（１４Ａ）内の
第１フイルタサイクラーーと同様に、第２Ｍｋ算器（至
）で掛算演算する場合に、にハ１内の信号の特定の位置
及び）ｔＯ’Ｍ（至）に蓄えられる特定の係数を選択す
るように動作する。 第２倫算器−で肉偏号が樹は合わされると、その信号は
フィルタサイクラ−圓によって制御されるスイッチ曲に
供給される。このスイッチ四からはこのスイッチ−の切
換状聰に応じてｌｉｉ！２アキュムレーターあるいは第
３アキユムレータ鵠に信号が供給される。この第２及び
第３アキユムレーター及び−は出力信号によりクリアさ
れる。 第２アキエムレータ禰の出力及び第３アキユムレーター
の出力は内挿回路−に供給される１対のす／プル出力を
構成する。レート倍率器Ｑ４からは、そのまま所期の出
力信号として扱える倍率化信号のサンプル対が選ばれる
。所期の出力信号をそのままめ対として儀５ことにすれ
は、その信号の一方は、そのまま、丁度、出力信号の先
行するものとなり、一方、その信号の他方は、そのまま
、丁度、出力信号の後行するものとなるものである。 第２図かられかるよ５に、倍率化＋段１４による倍率化
のレート及び出力信号のレートに従い、全ての倍率化信
号が内挿回路ｔｌｅＫ供給される必要はない。ＪＩＩ２
図にお′いて、＠Ａ′″、１Ｂ”及び＠Ｃ”として示さ
れる倍率化信号は全く出力信号に影響を及はさす、また
内挿回路αｅに供給される必要はない。 内挿回路ａｅは１次の内挿回路であるから、この内挿Ｉ
ｇｌ路四には連続する倍率化信号のうちの１対の信号の
みが供給される。しかしながら、ＭｗＪは、内挿回路Ｑ
ｌはより複雑な内挿処理が実行され、倍率化手段α４か
らは２ＫＡ以上のサンプルが必要になる。 内挿回路−の動作は次のことから理解できよう。 第２アキユムレータ四から、信号Ｆ　（Ｘｌ　）が得ら
れ、第３７キユムレーターから、信号Ｆ　（Ｘｌ）が得
られる。信号Ｆ（Ｘｌ）と信号１？（ＸＩ　）とは第４
図に図式的に示される。望む出力＊　ｇｆ’（Ｘｓ　）
はこれら２つの信号の間の信号であるとわがつ℃いるか
ら、１次内神回路での内挿処理は周知の久式に従う。 とおけば、上式は矢のようになる。 Ｆ（Ｘｓ）　＝Ｆ（Ｘｚ）　Ｘ　８　＋Ｆ（Ｘｉ　）　
Ｘ　（１−８）第３図に下す装ｒＩＬ四においては、８
の値は８−テーブルーから与えられる。Ｓ−テープ）＠
／−からのＳの特定の値がＪＩＩ３ＩＩ算器−において
値Ｆ（Ｘｓ）に掛は算される。８−テーブル−からの特
定のＳの値は、また、減算器−に供給され、その８の値
が１から減算される。この誠算器団の出力は（１−８）
であり、これは第４１１に３１１９−に供給される。こ
の第４掛算ｇ！Ｉ■には、また、信号Ｆ（ＸＩ）が供給
され、（１−８）とこの信号Ｆ（Ｘｔ）とが掛は合わさ
れる。第３膏算ＩＩＦｗｋ＃）出力と第４掛算器（６）
の出力は第４アキエムレータ−において加算される。こ
の第４アキユムレーターの出力は上述の式に従ったＦ（
Ｘａ）の値である。 Ｓ−テーブル−からのｂｇ）Ｈの吟糸りＵ及びその発生
は以下のことがら理解できる。 タイミングＩＩ号発生器日は前述したように入力レート
発生Ｗｈ（至）と４倍周波数倍率器（至）から成る。 発生ｔｃａｅからの入力レートタイミング信号は、また
、ｍ技数倍率饅−に供給される。この周波数倍率器−は
入力タイミ／グ傷号のレートを４４１倍にする。４倍周
波数倍率器四はこの周波数倍率器−の一部としてもよい
。ある周波数から他の周波数に変換するための回路は、
この種の技術として周知の７エーズロツクルーズでよい
。周ＩＩＬ数倍率器にされ、出力タイミング信号とされ
る。この出力タイミング信号は入力レートの４４１倍に
された後、より、すなわち、３２ｋＨｚＸ４４１÷３−
２０　＝　４４．１　ｋＨｚにされて得られる。 この出力レートで働くタイミング信号は内挿囲路（ＩＱ
で使用するための倍率化信号を発生するように第２フィ
ルタサイクラ−（至）に供給される。しかしながら、各
入力信号に対して４個の倍率化信号を発生する第１フィ
ルタサイクラ−（至）と異なり、第２フィルタサイクラ
−（至）は初ＩＲ（１４ｍ）からの各１６号に対して６
４ｍの倍率化ｇ！１号を発生するわけではない。この第
２フィルタサイクラ−（至）は出力レートの谷タイミン
グ僅号に応じて１対の倍率化信号のみを発生する。 この出力レートのタイミング信号は、また、第１カウ／
メ＠に供給される。各タイミング［４ｇについて、第１
カウンターはｌずつ増加する。第１ＯＦＭＪＫ示すよう
に、この＠１カクンタ特は９ビツトの＾連カク／りであ
り、４４１までカウントするとリセットされるようＫな
っている。比較器−は第１カウ／メ一の値と成る蓄積手
段に蓄積されたｒ４４１Ｊの値とを比較する。そして、
第１カウ／ターかカウント値ｒ４４１Ｊになると、比較
器間は第１カウンターをリセットする。 この４４１という数は、倍率化信号に関して、出力信号
のとり得る値の鍛小値である。そして、この値は倍率化
信号に対する出力信号の比の、最小全分母のときの分子
である。 ４４．１　ｋＨｚのすノブリングレートの出力信号と、
４Ｘ６４Ｘ３２．ＯｋＨｇ　Ｉ）ｔ　Ｚ　７１Ｊ　、、
’　／　Ｌ／　−）　ノ倍率化ｆｆｉ号とに対しては、
両者の比は”−”　ｋＨ”／８１９２ｋＨｚで、蝦小公
分母をもってすると’４１／８１９２０となる。 その上、この４４１という分子の値は、出力信号と倍率
化信号とのタイミング関係の上で全く可能な値でもある
。このことは第６図に図式的に示される。この第６図で
ρは出力信号と倍率化信号の位相タイミング開法である
。 人力レート、ｉ重化レート及び出力レートはわかつてい
るので、−のすべての値は予め計算することができる。 そこで、８＝−（第６図参照）であるＳのすべての値は
予め計算され、Ｓ−テーブルーに蓄えられる。第９図に
示すように、この８−テーブル−は４４１ｖＡの８７Ｆ
）値をその中に有するものである。９ビツトの第１カウ
ンターの出力は、前述したように、内挿回路（ＩＩに対
するＳの籠を与えるため、８−テーブル−内の位置を指
し示すため用いられる。このように第１カウ／り鏝は８
−テーブル−の中の特定のｍを指示するため用いられる
。各８の値に対してＲＯＭアドレス値Ｓｎと５ｉｎ−ｔ
−１の対がある。このＲＯＭアドレス値Ｓｎ及び８ｎ＋
１は、内挿回路ｕＱにおいて便用するための倍率化信号
の臀定の対をａｇ２フィルタサイクラ−１３ｆｉＫよっ
て発生させるため用いられる。そし℃、出力レートの各
タイミング信号に対して、ＲＯＭアドレス値を用いるに
ついての第２フィルタサイクラ−（至）及び第２段（１
４Ｂ）の機能は以下に詳細に示す。 第２段（１４Ｂ）は、出力レートで働くタイミング信号
に応じて内挿囲路αｅで使用するため必蒙とされる倍率
化信号の対を発生するので回路上の節約ができる。もち
ろん、前述したように内挿（ロ）路−において使用され
る倍率化信号の数はこの内挿囲路αｅの複、雑さのＳ度
によって決められる。倍率信号の対は内挿回路−が１次
の内挿囲路であるため用いられる。 装置１１の倍率化段（１４Ａ）あるいは（１４Ｂ）は、
変形ＦＩＲデジタルフィルタであり、仄のような手法の
点で従来技術としてのｉｉ’ＩＲデジタルフィルタとは
異なっている。 第５図に従来のｊ’ＩＲフィルタの一ガのブロック図を
示し、これＫついて説明する。この従来のＦＩＲ；ｙイ
ルタにおいては入力信号がシフトレジスターに供給され
る。ＲＯＭ−は、丁度倍率手段（１４Ａ）のＲＯＭ＠ま
たはＲＯＭ＠４と同じように１デジタルフイルタに対す
る係数を記憶している。しかしながら、この従来のＦＩ
Ｒフィルタにおいては、シ７トレジスターにＲＵＭｉＪ
に蓄えられる係数の蓄積位置の数と同数の多量の蓄積位
置が存在している。 その上、入力信号は、入力レートではなく、それより上
昇したレートでシフトレジスターに供給される。倍率化
信号は、シフトレジスターの各位置内容とＲＯＭ−の同
一位置内容とを掛算し、それらの和をとることによって
得られる。すなわち、倍率化信号＝　ＲＡＭ（ｏ）ｘＲ
ＯＭ［ｏ］−）−ＲＡＭ（ｔ）ｘＲＯＭ［１］−・・＋
ＲＡＭ（８）ＸＲＯＭ（８）ここで、第５図に示す例に
おい℃はシフトレジスター及び）ｔＯＭ−は蓄積位置が
９１１！である。 倍率化信号が生成される毎に、シフトレジスターはその
上昇したレートで１つ位置がシフトされて、久の倍率化
信号が上述の式に従ってｈび生成される。 これに対して、この発明による装置（１１においては、
人力信号はその入力レートで第ＩＲＡＭＱＩに供給され
る。その上、第ｌＲＯＭ四の蓄積位置の数は第１　ＲＡ
Ｍ鱒の蓄積位置の数の４倍である（４は第１段（１４Ａ
）での倍率の比である）。ｇ　ｌ　Ｒ（１４Ａ）の作用
の理論的根拠は下記のことがら理鱗できる。 もし、嬉１ｍ（ｘｔＡ）が従来のＦＩＲデジタルフィル
タであったとすると、第１）ＬＡＭｇｌは第１　ＲＯＭ
（２）の蓄積位置の数と同数の６４−の蓄積位置を有す
るものとなる。そして、入力信号は入力レートの４倍の
レートでａｌＥ　Ｉ　ＲＡＭ（ｉｌに供給されることに
なる。入力信号は第１）ＬＡＭ（１１に入力レートより
も早いレートで沓き込まれるので、近接した入力１１号
の間の部分では第１ＲＡＭ（１１には零が蓄えられるこ
とになる。実際には、２＠の近接した人力信号間には３
個の零が存在することになる。ここで、第１ＲＡＭＱ榎
において、位置［０］（４）（８）・・・〔６０〕に入
力信号の値が存在すると仮足すると、第１　ＲＡＭ囲の
他のすべての位置はすべて零になる。倍率化信号は前述
の式に従って得られることになる。すなわち、 倍率化信号＝　ＲＡＭ［０）　ｘｉｔＯＭ（０）−１Ａ
Ｍ［１）　ＸＲＯＭ［ｌ）１・−＋ＲＡＭ［：６３］ｘ
ｌ’ＬＯＭ［ａａ）しかしながら、第Ｉ　ＲＡＭｔｌｌ
ｌＮ寡その中に零を含む多数の位置を有するため、第１
倍率比倍号は次のようになる。 （１１倍ｌｊＡ　化信号＝　ＲＡＭ（ｏ）　ｘＲＯＭ（
０）　（ＲＡＭ［４］ｘＲＯＭ（４）＋−−−十ＲＡＭ
（６Ｇ）ｘＲＯＭ（６０）次の倍率化信号は第１ＲＡＭ
ＱＩＩを１つシフトして、その給米、位置（１］１［５
］ｔ（９）・・・〔６１〕に蓄積された人力信号から得
られる。この２査目の倍率化信号は、次のようＫなる。 （２）倍率化信号＝　ＲＡＭＰ：１〕ｘＲＯＭ［１）　
＋ＲＡＭ（ｓ）ｘＲＯｊｄ［５］＋・・・＋ＲＡＭ（６
１）ＸＲＯＭ（６１３この遇楊を（り返して、第３及び
第４の倍率化信号は久のようになる。 （３）　Ｗｔ率化Ｍ　号＝　ＲＡＭ（２）　Ｘ１０ＭＣ
２］＋ＲＡＭ（６）ＸＲＯＭ（６）十・・・十ＲＡＭ（
６２）　ｘ　ＲＵＭ（６２）（４）倍率化信号：　ｉｔ
ＡＭ（３）　Ｘ　）ＬＯＭ（３）　＋ＲＡＭ（７）　ｘ
ＲＯＭ［７）＋・・・＋ＲＡＪ６３］　ｘＲＯＭ（６３
）上記のことから、ｉｔＡＭ（Ｑ）の値はＲＡＭ　（１
）　、　ＲＡＭ（２）　ｔＲＡＭ（３）の値と同じ値で
あることがわかる。実際に、４つの方−武のすべてにお
いて、人力信号の１６１１ｍの値の全ては同じものとな
る。このように各人力信号が第１　ＲＡＭＱＩに書き込
まれた後毎に、その後の３１ｉの倍率化信号のためには
入力信号をシフトする必要はないのである。促って、方
根式％式％（４） （０） （４） ［６） ） ［５） ［６１ ここで、オフセットは、人力レートで第ＩＲＡＭ（１１
に書き込まれる入力信号について、０から３の間の隻数
が与えられる。 信号発生について上述のように同じ値をとるものがある
ことがわかったことにより、この発明の装置（ＩＩにお
いて用いられ変形ＦＩＲ”デジタルフィルタを実施する
ために必要な回路は非常に簡単化することか可”能であ
る。％に、この発明による装置Ｑ（ｌおける倍率化信号
の発生のためには、たった１６回の掛算と和算のステッ
プでよく、これに対し、従来のＦＩＲデジタルフィルタ
では６４ステツプな必賛とする。 第７図は変形に’　Ｉ　）Ｌデジタルフィルタを使用す
る第１段（１４Ａ）の−例の系統図を示すもので、以下
、これについて説明する。 ただし、この第７図に示す回路図は第１段（１４Ａ）を
実効するのか可能な多数の回路のうちの単なる一例に過
ぎないものである。すなわち、この第１段（１４Ａ）は
従来のＦ　Ｉ　Ｒフィルタ技術で実行できるし、また、
第７図に示すように変形ＦＩＲフィルタによっても実行
できる。その上、ｋ″ＩＲＩＲフイルタはよく知られて
いる。（？１えば、　　１９７９年１２月発行の）Ｌ、
Ｊ　、カルボスキー着「Ａｒｃｈｉ　ｔｅｃｔｕｒｅ　
Ｄｅｖｅｌｏｐ−ｍｅｎｔ　　Ｆｏｒ　　Ａ　　Ｑｅｎ
ｅｒａｌ　　Ｐｕｒｐｏｓｅ　　Ｄｉｇｉｔａｌ　　Ｆ
ｉｌｔｅｒ　Ｊ　　の　２−３−１　頁、　　ｒ　４１
２　　Ｄｉｇｉｔａｌ　　Ｓｉｇｎａｌ　　Ｐｒｏｃｅ
ｓｓｉｎｇ　　ｂｙ　　ＩｎｔｅｇｒａｔｅｄＣｏｍｐ
ｕｔｅｒ　Ｓｙｓｔｅｍ　Ｊ　＠照）。 第７図において、４倍タイミ／グ信号は第ｌフリップフ
ロップ（／Ｉに供給される。このｍｌフリップ７０ツブ
σｅのＱ出力は第１ア／ドゲートσ４に供給される。こ
の第１ア／トゲ−）（／′４の他方の入力にはシステム
クロックリルからのタイミング信号か供給される。この
システムクロックσυはタイミング信号発生Ｉ！輪の一
部であってもよい。このシステムクロックσυの機能は
４倍レートのタイミング信号で必ず実行する掛算及び和
算ステップを実行するのに十分な早いレートのタイミン
グ信号を供給することである。第３図のガ（３２ｋＨｚ
　ｆ　４４．具ｋ　）ｉ　ｚにする）では、このシステ
ムクロックσυは３．８４ＭＨｚより高くなければなら
ない。第ｌア／ドグ−）　Ｃ（４）出力はシステムクロ
ックσＭで動作するタイミング信号であり、これは第２
カウ／りσ七に供給される。 ａｔフリップフロップ囚のため、システムクロックｃＩ
υからのタイミング信号は４倍レートの信号が第１　Ｒ
（１４Ａ）　Ｋ到達するまで＆′ｉ得られない。第２カ
ク／りｇ◆は４ビツトカウ／りである。従って、このカ
ラ／り閥は［００００）から（１１１１）まで、すなわ
ちｌＯ遵法でＯから１５までカウントする。この第２カ
クンタσ４は１６カウントすると、終了信号をこれより
“ｌ＠１フリップフロップ（／Ｑに供給して第１７リツ
プ７０ツブ（ＩＱをリセットし、システムクロックσυ
を停止する。 第２カウンタσ４のカウント値はＲＡＭアドレツテσ１
〕に供給される。このＲＡＭアドレッサσ１は第１）Ｌ
ＡＭ州の特定の蓄積位置をそのカウント値を用いて指足
し、また、そのカウント値を第１ラツチσ場に記憶する
。この第１ラツチ（ｌ珈の機能は単に遅延として働くと
ともに第１掛算器（至）に対するその値を保持しておく
ことである。第２カウ／りσ４のカウント値は、また、
第３カウ／りσ−に供給される。 この第３カウ／りｃＩ−は６ビツトカウ／りである。 第２カウ／り（７４１の４ビツトはこの６ビツトカクノ
タσ−の下位４ビツトとして供給される。第１　ＲＯＭ
アドレッサ（／ａ９は＃＆３カクンタ囮からの６ビツト
を僧て、第１ＲＯＭＺＪ内の所定の値を選択し、それを
第２ラッチ−に記憶する。第ｌｔＬＯＭアドレクサσ神
はＭ３カウンタｒＪυの下位４ビツトをその上位４ビツ
トとして用い、−万、第３カウンタσ蝉の上位２ビツト
はその下位２ビツトとして用いられる。 第１及び第２ラツチσ珈及び−に記憶された値は第ｉｌ
ｌ算器（至）において用いられ、その掛算結果は第１ア
キユムレーメＯＱＫ供給される。システムクロックσ勘
からの各タイミング信号毎に第１及び第２ラツチ似及び
−は、それぞれ、システムクロックσυからのその後の
信号によってリセットされる。 また、４倍タイミ／グ信号毎に、第１フリツプフロツプ
９９のＱ出力は、出力亭備偏号を＃４１アキュムレーメ
ーに供給する第２７リツプフロツプＩＩＩＪＫ供給され
る。　この出力阜倫匍号は第１アキユムレータ■をリセ
ットする第１遅延１ｇＩｗＩ１８４１により遅延される
。 との＠１段（１４Ａ）の動作は次の如くである。すなわ
ち、最初０４倍タイミ／グ信号が到来すると、第２カウ
／り６句は［００００）となり、第３カウ／りσ・はそ
の上位２ビツトを

〔００〕と仮定すると、［０００００
０）となる、そして、第１ラツチσ場はＲＡＭ（０１の
値をラッチし、第２２ツ１岨末ＲＯ灰０〕の値をラッチ
している。これらのｔを１第１１を算器（至）でＲＡＭ
（０］ｘＲＯＭ［０３に求めるため用（・られる。 システムクロックσυにおいてタイミング信号カー発生
すると、第２カウ／りｆｆ４１Ｇ’！、（０００１）と
なる。 また、ＷＪ３カウ／り囮は［０００００１）になる。し
力１し）ＬＯＭアドレッサａｍは（０００１００３、す
なわちＲＯＭ　（４３′ｌＬ−指定する。このようにし
て第１掛算１（Ｊｅｔ　）ＬＡＭＣＩＩ　、！：、　Ｒ
ＯＭ（４］　ノ値ノ＠算ヲ行う。 その演算結果は式（１）に従ってすべて第１アキュムｖ
−ＩＱＱＷｃ加えられる。システムクロックσυ力１ら
のその後のタイミング信号によって１１次のような結果
となる（仄真の表参照）。 １６回の掛算処理がすべて元了し、第ｌアキエムレータ
（至）で〃０算されると、その掛算出力信号を１第２１
ｔＡＭ１３ａに供給される。 ２１１目の４倍タイミング個号か到来したとき、ｖＪ段
（１４Ａ）の動作は前述のようにしてなされる。 しかし、ｇ３カウンタ（ｌｔｉｌは（０１００００）力
）ら始まる（第３カウンタ囮はその前は［００１１１１
）で終了していた。従って、他のシステムクロック信号
で、この帛３カウ／りσ―は［０１００００）から始ま
る）。 ＲＯＭアドレッサ（１１４Ｃとっては下位２ビツトであ
る第３カウンタＣＩｂ１の上位２ビツトを用いることに
より、ＲＯＭアドレッサσ榎は、２誉目の４倍タイ建／
グ信号のときに、最初の４倍タイミング信号のときと同
様のアドレス位置（ただしｌのオフセットが付いている
）を指定するととＫなる。こうして、ＲＯＭアドレッサ
σ搏は、２査目の４倍タイイング信号で、１，５，９．
−・・６１のアドレス位置を指定することになる。これ
は前述の式（２）　Ｋ、　［つでいる。 ３番目の４倍タイミング信号のときは、第３カクンタσ
−は（１０００００）から頗まる。このことからオフセ
ットが２であり、ＲＱＭアドレッサσ種はアドレス位１
１１２，６，１０．−−−６２を指定する。 ４査目の４倍タイミング信号のときは、纂３カウンタσ
−は（１１００００）から始まり、それに対応するオフ
セットな与える。５壷目のタイミング信号のときは、社
たな入力信号か第１　）ｔＡＭｇｌに書き込まれる。そ
して、第３カワンタσ特は（００００００）の値に戻る
・ 縞２ｍ（１４Ｂ）の通論的論拠は次の如くである。 すなわち、前述した解析と同様にして、４倍タイｉンダ
儂号毎にりい【、ｌＩ２段（１４Ｂ）で４！　６４　ｍ
の倍率化信号を生成するものである。つまり、（５）　
　＠　１倍率比値号−ＲＡＭ（０）　Ｘ　ＲＯＭ（０）
＋ＲＡＭ（１）　ｘＲＯＭ（６４）　十・・・＋ＲＡＭ
［７）　Ｘ　ＲＯＭ［４４８）（６）　　第３倍率比値
号諷ＲＡＭ［ｇ）　ｘＲＯＭ［１）＋ＲＡＭ（１３Ｘ　
ＲＯＭ（ｓｓ）　＋０・＋ＲＡＭ（７）　ＸＲＯＭ（４
４９）１７）　　ＩＩ　３　倍率化信号−）ＬＡＭ（ｏ
）　ｘ　ＲＯＭ（２）＋ｌｔＡＭ［１）ＸＲＯＭ（６６
］＋ ・・・＋ＲＡＭ［７］　Ｘ　ＲＯＭ（４５０）（８）　
　第６４倍率化信←ＲＡＭ（０）　Ｘ　ＲＯＭ（６３）
＋ＲＡＭ［１］ＸＲＯＭ（１２７］＋ ・・・ＲＡＭ（７）　ｘ　ＲＯＭ（５１２）であり、こ
れを−数比すれば、 ここで、オフセラ１工Ｕ″′−む６り聞り！畝−Ｃめ９
０と表わされる。 しかし、前述したように、これら６４個の倍率化信号は
発生されない。その代わりに、これらの倍率化信号は予
め決定され、しかも７．イルタ設計者には知られ【いる
。第２段（１４Ｂ）では、出力レートのタイミング信号
に応じて、そ６まま出力タイミング信号となる１対の倍
率化信号のみを発生させる。 第８図は１この発明による第２縁の倍率器（１４Ｂ）の
−利の系統図で、以下これについ【説明する。 出力レートのタイミング信号は第１オアゲート（ｔｏｏ
）　Ｋ供給される。この第１オアゲー）　（１０Ｇ）を
通じた出力レートのタイミング信号は第３７リツプフロ
ツプ（１０２）　ｖ）リガする。この＃！３７リツプフ
ロツプ（１０２）のＱ出力は第２ア／ドゲート（１０４
）の一方の入力端に供給される。この第２アントゲ−）
　（１０４）の他方の入力端には、第７図で述べたのと
同じシステムクロックσυからのタイミング信号が供給
される。この嬉２ア／ドゲート（１０４）からはシステ
ムクロックレートのタイミング信号が第４カク／り（１
０６）に供給される。この１ｇ４カク／り（１０６）は
３ビツトカク／りである。 この第４カクンタ（１０６）のカウント値は第２　ＲＡ
Ｍアドレツナ（１Ｇ＆）で第２　ＲＡＭ８ａ内のアドレ
ス位置を指定するために用いられる。第２ＲＡＭＱ内の
所定の値は纂３ラッチ（１１０）に供給され、第２掛算
器（至）で倍率化信号を発生するために使用される。 出力レートのタイミング信号は、また、第３ア／）”　
ｌ’　−）　（１１１）に供給される。この＃Ｉ３アン
ドグー）　（１１１）の他方の人力はＳ−テーブル−か
ら供給される８ｎの値である。Ｓ−テーブルに）から供
給されるＲＯＭアドレス８ｎは６ビツトの数であるから
、第３アントゲ−）　（１１１）は６ｉＪｉｌ＋のアン
ドゲートからなりている。しかし、図上は率−のアンド
ゲートとして示しである。出方タイミング信号が第２　
！　（１４Ｂ）に到来すると、１’ＬＯＭ７ドＶＸ８ｎ
の所定の値が第３ア／トゲ−）　（１１１）及びｗＪ２
オアゲー）　（１１２）を介して第５カウ／り（１１４
）に供給される。　ＩＩ　２　ＲＯＭアドレッサ　（１
１５）は第４カウ／り（１０６）、からの３ビツトと、
第５カク／り（１１４）から０６ビツトとを第２　ＲＯ
Ｍｃ１４１内の特定位置をアドレスするため使用し、そ
れを第４ラツチ（１１６）に供給する０このＲＯＭアド
レッサ（１１５）では、第５カク／り（１１４）からの
６ビツトを９ビツトアドレスの下位６ビツトとして用い
、第４カク／り（１０６）からの３ビツトを９ビツトア
ドレスの上位３ビツトとして用いる。−第３及び第４ラ
ツチ（１１Ｇ）及び（１１６）にラッチされた値は、そ
れぞれ、第２掛算器關で用いられる。 出力レートのタイミング信号は、また、第５ツツ７　（
１１８）　Ｋ供給される。第５ラツチ（１１８）の。 出力は第４ア／ドゲート（１２２）　Ｋ供給される。こ
の第４ア／トゲ−）　（１２２）の他方の大刀は第２掛
算器關の出力である。従って、出力レートのタイミング
信号が第２段（１４３）Ｋ到達すると、第２掛算器−の
出力はＭ４ア／ドゲート（１２２）を介して第２７キエ
ムし一一（４２に供給される。出力レートのタイミング
信号が第２段（１４Ｂ）に到達する毎Ｋ。 システムクロックａυは第４カウ／り（１０６）で８カ
ウントだ１１１１１１次カウントさせるようなタイミン
グ信号を供給する。ここで、この８カウントというのは
１１２１１３１器（至）で掛は合わされるとともに第２
アキユムレーターで和がとられる第２ＲＡＭ−からの８
１１の値とＲＯＭ−からの８個の値とを供給するのに十
分な値である。 出力タイミング信号は、また、第２遅延回路（１０１）
　ｋ供給される。この遅延−路（１０１）は、出方タイ
ミング信号により発生せられる倍率化信号を＃Ｉ２アキ
エムレータで生成し、かつ、これに貯えるのに十分な時
間を有しなければならない。この遅延された出力タイミ
ング信号は、また、第４７リツプ７０ツブ（１０２）を
トリガする第１オアゲ−）　（１０Ｇ）　Ｋ供給される
。この遅延された出方タイミング信号によりシステムク
ロンクリ１寡第４カク／り（１０６）　Ｋ人力する他の
８情のクロックパルス列を生成する。出方タイミング信
号の動作と同様に１この遍凰された出方タイミング信号
により、ａ１２　）ＬＡＭ（至）内の選択値が第２掛算
器−で使用できルヨ５　ＫＩＩＩ　３　ラッ？　（１１
Ｇ）　Ｋ記憶サレル。 また、遅延された出方タイミング信号によりＳ−テーブ
ル−からのＲＯＭアドレス８ｎ＋１が第５アントゲ−）
　（１２６）を通じ、第２オアゲー）　（１１２）を通
じて第５カウ／り（１１４）に供給される。出力タイミ
ング信号が働いている間のＲＯＭアドレッナ（１１５）
の動作と同様に、この遅延された出力タイミング信号が
動いている間のＲＯＭアドレッナ（１１５）は、第４及
びｗＪ５カウ／り（１０６）及び（１１４）からの値を
それぞれ得、そして、第２ＲＯＭ−からの値を選択し、
その選択した値をＷＩ４ラッチ（１１６）　Ｋヶ、す中
。 この遅延された出力タイミング信号は、また、第５ラツ
チ（１１８）をリセットし、それをオフする。 同時に、絽６ラツチ（１２０）をセットしてこれをオン
にし、第２畑算器關の掛算結果を第３アキエムレータ圓
に供給可能にする。内挿回路αｅからの出力信号は、第
６ラツチ（１２０）　、第２及び第３アキユムレータ（
６）及び鵠を、それぞれリセットするために用いられる
。さらに、ψ段（１４Ａ）の動作と同様に、システムク
ロックｃｔ１１からのタイミング信号は、第３及び弗４
ラッチ（１１０）及び（１１６）を、それぞれこのシス
テムタイミング信号毎にリセットするために用いられる
。 第２段（１４Ｂ）の動作は久のようになる。 出力レートのタイミング信号が発生すると、第１カク／
メーのカクント値が上昇され、その値が８−テーブル−
で８．Ｓｒｓ及びｓｎ＋１の値を得るために用いられる
。前述したように、入力レート、出力レート及び倍率化
レートはわかっているから、出力レートの各タイミング
信号に対する８、ａｎ及び８ｆｉ＋１の値は予め計算で
きる。例えば、フィルタの設計者が、この特定の出力タ
イミング信号に対してその値がＩＩ２倍率化信号（式（
６））と第３＠率化信号（式（７））の間に丁度存ると
いうことを知っていると仮定しよう。Ｓ−テーブル−か
らのＳｎ及び８（１＋１の値は、それぞれ１及び２であ
ろう。この８ａの値は、先ず、ｌＩ５カウンタ（１１４
）　Ｋ供給される。各システムクロックタイミング信号
毎について、久のことが生じる。 （６）弐に従った倍率化信号が発生される。 遅延出力タイミング信号が発生すると、８１ｍ＋１の値
が第５カク／り（１１４）にロードされる。（７）式に
従った倍率化信号が発生される。 ａｎ及び８ｆｉ＋１の値は、倍率化信号を得るとき、第
２ＲＯＭ−内の特定のアドレスを指し示すときのオフセ
ット値として働く。このオフセットは０から６３の間の
数であるから、８ｎ及び８ｎ＋１の値は６ビツトの数で
ある。さらに、Ｓ（１＋１−８ｎ　ｆ）値は常に１であ
るからＳ−テーブル−は８ｎとＳｆｌ＋１の両方の値を
全て含む必要はない。Ｓ−テープｈ−囮は８ｎの値を全
て含めば嵐く、その８ｎの値を、出力タイミング信号の
８１２段（１４Ｂ）に供給すればよい。 遅延出力タイミング信号が得られると、これは、Ｓｒｓ
の値を１から８ｆｉ＋１まで上昇するためにも用いられ
る。 もちろん、レート倍率器はＦＩＲフィルタに＠らず、他
のものが使用可能である。また、内挿回路１０は単なる
１次的内挿回路に限られるものではない、また、掛算器
＠＠−及び−は、周知のデジタル算術ユニットのハード
ウェアであってもよい。 さらにアキュムレーター（６）＠荀−及び団もまたデジ
タル算術ユニットのハードウェアであってもよい。

【図面の簡単な説明】

第１図はこの発明の装置の一例のブロック図、第２図は
入力信号、倍率化信号及び出力信号に対して信号振幅対
時間の関係を示す図、第３図はある固定の比における信
号のレートで、入力信号を出力信号に変換できるこの発
明装置の一具体例の回路図、第４図は１次的内挿の技術
を説明するための図、第５図は従来のＦＩＲデジタルフ
ィルタの一例のブロック図、ｗｇ６図は出力信号及び４
倍率化値号と入力信号間のタイミング関係を示す図、第
７図はこの発明装置に使用する第１段目の倍率器の一例
の回路図、第８図はこの発明装置１に使用する第２段目
の倍率器の一例の回路図、第９図はこの発明装置に使用
するＳテーブルの一例を示す図、第１０図はこの発明装
置に使用する第１カウ／りの一例の回路図である。 Ｉはレート倍率手段、住ｅは内挿手段、（Ｌりはタイミ
ング信号発生手段である。

Claims (1)

【特許請求の範囲】
1. 第１のサンプリングレートの人力デジタル信号を第２の
   サンプリングレートの出力デジタル信号に変換するため
   のデジタルからデジタルへの直接的なす／プリ／グレー
   トの変換装置であって、入力デジタル信号を受け、上記
   第１のサンプリングレートより上昇したレートの倍率化
   デジタル信号を得るレート倍率化手段と、上記倍率化信
   号を受け、上記出力デジタル信号を得るために上記倍率
   化信号を内挿処理する内挿手段と、上記倍率化信号を発
   生するためのタイミング信号と、上記出力デジタル信号
   を形成すべく上記１ｆ半化信号を内挿処理するためのタ
   イミング信号とを得、それぞれ上記レート倍率手段・及
   び上記内挿手段に供給するようにするタイミング信号発
   生手段からなるデジタルサンプリングレート変換装置。