JPH1056361A - 疑似雑音系列発生器 - Google Patents

疑似雑音系列発生器

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JPH1056361A
JPH1056361A JP8223284A JP22328496A JPH1056361A JP H1056361 A JPH1056361 A JP H1056361A JP 8223284 A JP8223284 A JP 8223284A JP 22328496 A JP22328496 A JP 22328496A JP H1056361 A JPH1056361 A JP H1056361A
Authority
JP
Japan
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timing
pseudo
ram
sequence
noise sequence
Prior art date
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Pending
Application number
JP8223284A
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English (en)
Inventor
Keiji Takakusaki
恵二 高草木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Priority to US08/871,765 priority patent/US6072823A/en
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Priority to CN97116162A priority patent/CN1082751C/zh
Priority to KR1019970037542A priority patent/KR100226389B1/ko
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators

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  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Manipulation Of Pulses (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 発生する疑似雑音系列のタイミングを、任意
に、しかも出力を瞬断させることなく変化させることが
できる疑似雑音系列発生器を提供する。 【解決手段】 システム起動時には、タップ付きシフト
レジスタ101によりＰＮ系列の１周期を全て発生し、発
生したＰＮ系列を全てＲＡＭ102に格納する。ＰＮ系列
のＲＡＭへの格納が終了すると、ＲＡＭは出力端子へと
接続される。アドレス発生器105は、タイミング制御信
号により設定される初期値から、１ステップにつき１ず
つアドレスをインクリメントする。タイミング制御信号
106により旧タイミングとは異なる新タイミングが設定
された場合、旧タイミングと新タイミングとの差分だけ
瞬時にアドレスをインクリメントもしくはデクリメント
した後、通常通りのインクリメント動作を再開する。こ
のようにして発生されたアドレス信号をＲＡＭ102のア
ドレスバスに与えることにより、出力ＰＮ系列のタイミ
ングをタイミング制御信号により要求される通りに瞬時
に変えることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタル無線通
信技術にて使用される疑似雑音系列発生器に関し、特
に、発生するＰＮ系列のタイミングを、任意に、しかも
出力を瞬断させることなく変化させることができる疑似
雑音系列発生器に関する。
【０００２】
【従来の技術】図４に従来の疑似雑音（Pseudo-random
Noise : PN）系列発生器の構成を示す。ＰＮ系列発生器
の基本構成はタップ付きシフトレジスタ401であり、そ
の内部構造を図５に示す。シフトレジスタ501の決めら
れた位置のレジスタの各値をｍｏｄ２加算器502により
加算し、シフトレジスタ501の入り口に帰還する。この
系を一定速度のシステムクロックにより動作させると、
出力端子503には、ある周期を持ち、１と０の２値をと
る、ＰＮ系列が現れる。この出力は、ＰＮ系列発生器の
出力402として、そのまま用いられる。
【０００３】このＰＮ系列発生器を無線通信システムの
受信機において使用する場合、発生するＰＮ系列のタイ
ミングを受信信号に一致するように変化させる機能が必
須となる。ＰＮ系列のタイミングを１ステップ早めたい
場合には、外部より進み指令信号403を１回与えること
により、タップ付きシフトレジスタ501を１回だけ倍速
クロックで動作させる。またＰＮ系列のタイミングを１
ステップ遅くしたい場合には、遅れ指令信号404を１回
与えることにより、タップ付きシフトレジスタ501の動
作を１回だけ休ませる。
【０００４】
【発明が解決しようとする課題】しかしながら前記従来
のＰＮ系列発生器の構成では、進み指令信号403／遅れ
指令信号404を用いて１ステップずつしか出力ＰＮ系列
のタイミングを変えることができない、という問題点が
ある。
【０００５】出力ＰＮ系列のタイミングを２ステップ以
上変化させるためには、進み指令信号403／遅れ指令信
号404を複数回与えなければならない。しかも、タイミ
ングは瞬時には変化せず、進み指令信号403／遅れ指令
信号404を必要回数与え終わるまでの時間が必要であ
り、その間は出力ＰＮ系列は希望通りのタイミングとは
ならず使用することはできない。
【０００６】
【課題を解決するための手段】前記問題を解決するため
に本発明は、予め、疑似雑音系列を全周期にわたって、
或いは、ある一定長だけＲＡＭに格納しておき、そのＲ
ＡＭよりデータを読み出してＰＮ系列を発生する、とい
う構成をとる。この構成により、発生するＰＮ系列のタ
イミングを、任意に、しかも出力を瞬断させることな
く、変化させることができる。
【０００７】
【発明の実施の形態】本発明の請求項１記載の発明は、
予め、システム起動時に、疑似雑音系列を全周期にわた
ってＲＡＭに格納しておき、要求されるタイミングの疑
似雑音系列を発生させるために必要なアドレス信号をＲ
ＡＭに与えるようにすることにより、発生する疑似雑音
系列のタイミングを、任意に、しかも出力を瞬断させる
ことなく変化させることができる、という作用を有す
る。
【０００８】本発明の請求項２記載の発明は、予め、疑
似雑音系列をある一定長だけデュアルポートＲＡＭに格
納しておき、要求されるタイミングの疑似雑音系列を発
生させるために必要なアドレス信号をデュアルポートＲ
ＡＭに与えることにより、デュアルポートＲＡＭよりデ
ータを読み出して疑似雑音系列を発生し、それと同時
に、次々と疑似雑音系列をデュアルポートＲＡＭに書き
込んで補充していくことにより、発生する疑似雑音系列
のタイミングを、ある範囲で任意に、しかも出力を瞬断
させることなく、変化させることができ、しかも発生可
能な疑似雑音系列の周期の制限を無くすことができる、
という作用を有する。
【０００９】本発明の請求項３記載の発明は、デュアル
ポートＲＡＭに書き込んで補充する疑似雑音系列のタイ
ミングを、必要に応じてずらすことにより、請求項２記
載のＰＮ系列発生器の発生する疑似雑音系列のタイミン
グの調整範囲の制限を無くすことができる、という作用
を有する。
【００１０】以下、本発明の実施の形態について、図面
を参照しながら説明する。
【００１１】（第１の実施の形態）図１は、本発明の第
１の実施の形態のＰＮ系列発生器の構成を示す図であ
る。ＰＮ系列発生器は、図５のような構造を持つタップ
付きシフトレジスタ101と、ＲＡＭ102と、ＲＡＭ102の
アドレスバスの切換スイッチ103と、ＲＡＭ102のデータ
線の切換スイッチ104と、ＲＡＭ102のアドレスの発生器
105とから構成されている。、そして、外部よりタイミ
ング制御信号106が与えられ、ＰＮ系列出力107が出力さ
れる。
【００１２】以下に、第１の実施の形態のＰＮ系列発生
器の動作について図１を用いて説明する。
【００１３】システム起動時には、切換スイッチ103,10
4はタップ付きシフトレジスタ101側に接続される。そし
て、タップ付きシフトレジスタ101によりＰＮ系列の１
周期を全て発生し、発生したＰＮ系列を全てＲＡＭ102
に格納する。
【００１４】ＰＮ系列のＲＡＭへの格納が終了すると、
切換スイッチ103はアドレス発生器105へ切り換えられ、
切換スイッチ104は出力端子へと切り換えられる。
【００１５】アドレス発生器105は、タイミング制御信
号106により設定される初期値から、１ステップにつき
１ずつアドレスをインクリメントする。タイミング制御
信号106により旧タイミングとは異なる新タイミングが
設定された場合、旧タイミングと新タイミングとの差分
だけ瞬時にアドレスをインクリメントもしくはデクリメ
ントした後、通常通りのインクリメント動作を再開す
る。
【００１６】このようにして発生されたアドレス信号を
ＲＡＭ102のアドレスバスに与えることにより、出力Ｐ
Ｎ系列のタイミングをタイミング制御信号により要求さ
れる通りに瞬時に変えることが可能となる。
【００１７】以上のような本発明の第１の実施の形態の
ＰＮ系列発生器により、発生するＰＮ系列のタイミング
を、任意に、しかも出力を瞬断させることなく、変化さ
せることが可能となる。
【００１８】（第２の実施の形態）図２は、本発明の第
２の実施の形態のＰＮ系列発生器の構成を示す図であ
る。ＰＮ系列発生器は、図５のような構造を持つタップ
付きシフトレジスタ201と、デュアルポートＲＡＭもし
くは複数面切換ＲＡＭ202と、ＲＡＭ202の書込アドレス
バス203と、ＲＡＭ202の書込データ線204と、ＲＡＭ202
の読出アドレスバス205と、ＲＡＭ202の読出データ線20
6と、ＲＡＭ202のアドレスの発生器207とから構成され
ている。そして、外部よりタイミング制御信号208が与
えられ、ＰＮ系列出力209が出力される。また、デュア
ルポートＲＡＭもしくは複数面切換ＲＡＭは、書込と読
出を各々のバスから同時に行なうことができる。
【００１９】以下に、第２の実施の形態のＰＮ系列発生
器の動作について図２を用いて説明する。
【００２０】システム起動時には、タップ付きシフトレ
ジスタ201によりＰＮ系列の発生を始め、発生したＰＮ
系列の最初のある長さＬの分だけをＲＡＭ202に格納す
る。
【００２１】アドレス発生器207は、タイミング制御信
号208により設定される初期値から、１ステップにつき
１ずつアドレスをインクリメントする。タイミング制御
信号208により旧タイミングとは異なる新タイミングが
設定された場合、旧タイミングと新タイミングとの差分
だけ瞬時にアドレスをインクリメントもしくはデクリメ
ントした後、通常通りのインクリメント動作を再開す
る。このようにして発生されたアドレス信号をＲＡＭ20
2のアドレスバスに与えることにより、出力ＰＮ系列の
タイミングをタイミング制御信号により要求される通り
に瞬時に変えることが可能となる。
【００２２】また、ＲＡＭ202よりデータを読み出すと
同時に、タップ付きシフトレジスタ201によりさらに未
来のＰＮ系列を発生させ、ＲＡＭ202に補充して行く。
こうすることにより、ＲＡＭ202には常にある長さ（平
均的にはＬ）のＰＮ系列がバッファリングされることと
なり、その長さの範囲内であれば、ＰＮ系列の読み出し
は全く自由なタイミングで行なうことが可能である。
【００２３】しかも、第１の実施の形態のＰＮ系列発生
器のように、ＰＮ系列を全周期にわたってＲＡＭに格納
する必要がないので、限られた大きさのＲＡＭを用いて
も、発生可能なＰＮ系列の周期に制限は無い。
【００２４】以上のような本発明の第２の実施の形態の
ＰＮ系列発生器により、発生するＰＮ系列のタイミング
を、任意に、しかも出力を瞬断させることなく、変化さ
せることが可能となる。加えて、発生可能なＰＮ系列の
周期に制限が無くなる。
【００２５】（第３の実施の形態）図３は、本発明の第
３の実施の形態のＰＮ系列発生器の構成を示す図であ
る。ＰＮ系列発生器は、図５のような構造を持つタップ
付きシフトレジスタ301と、デュアルポートＲＡＭもし
くは複数面切換ＲＡＭ302と、ＲＡＭ302の書込アドレス
バス303と、ＲＡＭ302の書込データ線304と、ＲＡＭ302
の読出アドレスバス305と、ＲＡＭ302の読出データ線30
6と、ＲＡＭ302のアドレスの発生器307とタップ付きシ
フトレジスタタイミング制御装置310とから構成されて
いる。そして、外部よりタイミング制御信号308が与え
られ、ＰＮ系列出力309が出力され、さらに、タップ付
きシフトレジスタ301の進み指令信号311と遅れ指令信号
312とが与えられる。また、デュアルポートＲＡＭもし
くは複数面切換ＲＡＭは、書込と読出を各々のバスから
同時に行なうことができる。
【００２６】以下に、第３の実施の形態のＰＮ系列発生
器の動作について図３を用いて説明する。
【００２７】システム起動時には、タップ付きシフトレ
ジスタ301によりＰＮ系列の発生を始め、発生したＰＮ
系列の最初のある長さＬの分だけをＲＡＭ302に格納す
る。
【００２８】アドレス発生器307は、タイミング制御信
号308により設定される初期値から、１ステップにつき
１ずつアドレスをインクリメントする。タイミング制御
信号308により旧タイミングとは異なる新タイミングが
設定された場合、旧タイミングと新タイミングとの差分
だけ瞬時にアドレスをインクリメントもしくはデクリメ
ントした後、通常通りのインクリメント動作を再開す
る。このようにして発生されたアドレス信号をＲＡＭ30
2のアドレスバスに与えることにより、出力ＰＮ系列の
タイミングをタイミング制御信号により要求される通り
に瞬時に変えることが可能となる。
【００２９】また、ＲＡＭ302よりデータを読み出すと
同時に、タップ付きシフトレジスタ301によりさらに未
来のＰＮ系列を発生させ、ＲＡＭ302に補充して行く。
こうすることにより、ＲＡＭ302には常にある長さ（平
均的にはＬ）のＰＮ系列がバッファリングされることと
なり、その長さの範囲内であれば、ＰＮ系列の読み出し
は全く自由なタイミングで行なうことが可能である。
【００３０】しかも、第１の実施の形態のＰＮ系列発生
器のように、ＰＮ系列を全周期にわたってＲＡＭに格納
する必要がないので、限られた大きさのＲＡＭを用いて
も、発生可能なＰＮ系列の周期に制限は無い。
【００３１】ここで、第２の実施の形態のようなＰＮ系
列発生器をとった場合、発生するＰＮ系列のタイミング
の調整幅は、ＲＡＭに貯めることのできる長さに限られ
る。その制限を越えてタイミングを調整する場合には、
以下のような処理を行なう。
【００３２】タイミング制御信号308は、タップ付きシ
フトレジスタタイミング調整装置310にも送られてい
る。ＲＡＭ302の蓄えが無くなってもなおかつタイミン
グ進みを要求された場合、つまりタップ付きシフトレジ
スタ301のタイミングよりも早いタイミングのＰＮ系列
出力を要求された場合、タップ付きシフトレジスタタイ
ミング調整装置310は、進み指令信号311をタップ付きシ
フトレジスタ301に与え、タップ付きシフトレジスタ301
の発生タイミングを早め、同時にアドレス発生器307に
対しては読み出すタイミングを早めるように指令する。
この動作をＮ回繰り返すことにより、ＲＡＭ302内に蓄
えられるＰＮ系列はＮステップ分増加し、今後さらなる
Ｎステップ分の進み調整が可能となる。
【００３３】ＲＡＭの備蓄可能量を超えたタイミング遅
れを要求された場合、タップ付きシフトレジスタタイミ
ング調整装置310は、遅れ指令信号312をタップ付きシフ
トレジスタ301に与え、タップ付きシフトレジスタ301の
発生タイミングを遅らせ、同時にアドレス発生器307に
対しては読み出すタイミングを遅らせるように指令す
る。この動作をＮ回繰り返すことにより、ＲＡＭ302内
に蓄えられるＰＮ系列はＮステップ分減少し、今後さら
なるＮステップ分の遅れ調整が可能となる。
【００３４】以上のような本発明の第３の実施の形態の
ＰＮ系列発生器により、発生するＰＮ系列のタイミング
を、任意に、しかも出力を瞬断させることなく、変化さ
せることが可能となる。加えて、発生可能なＰＮ系列の
周期及びタイミング調整幅に制限が無くなる。
【００３５】
【発明の効果】以上の実施の形態の説明から明らかなよ
うに、本発明によれば、発生する疑似雑音系列のタイミ
ングを、任意に、しかも出力を瞬断させることなく、変
化させることができる、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における疑似雑音
（Pseudo-random Noise）符号系列発生器の構成を示す
図、
【図２】本発明の第２の実施の形態におけるＰＮ符号系
列発生器の構成を示す図、
【図３】本発明の第３の実施の形態におけるＰＮ符号系
列発生器の構成を示す図、
【図４】従来のＰＮ系列発生器の構成を示す図、
【図５】従来のＰＮ系列発生器に使用されるタップ付き
シフトレジスタの具体化例を示す図である。
【符号の説明】
101、201、301、401、501 タップ付きシフトレジスタ 102、202、302 ＲＡＭ 103、104 切換スイッチ 105、207、307 アドレス発生器 310 タップ付きシフトレジスタタイミング制御装置 502 mod2加算器

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 予め、システム起動時に、疑似雑音系列
    を全周期にわたってＲＡＭに格納しておき、要求される
    タイミングの疑似雑音系列を発生させるために必要なア
    ドレス信号をＲＡＭに与えることにより、発生する疑似
    雑音系列のタイミングを、任意に、しかも出力を瞬断さ
    せることなく、変化させることを特徴とする疑似雑音系
    列発生器。
  2. 【請求項２】 予め、疑似雑音系列をある一定長だけデ
    ュアルポートＲＡＭに格納しておき、要求されるタイミ
    ングの疑似雑音系列を発生させるために必要なアドレス
    信号をデュアルポートＲＡＭに与えることにより、デュ
    アルポートＲＡＭよりデータを読み出して疑似雑音系列
    を発生し、それと同時に、次々と疑似雑音系列をデュア
    ルポートＲＡＭに書き込んで補充していくことにより、
    発生する疑似雑音系列のタイミングを、ある範囲で任意
    に、しかも出力を瞬断させることなく変化させ、しかも
    発生可能な疑似雑音系列の周期に制限の無いようにした
    ことを特徴とする疑似雑音系列発生器。
  3. 【請求項３】 デュアルポートＲＡＭに書き込んで補充
    する疑似雑音系列のタイミングを、必要に応じてずらす
    ことにより、発生する疑似雑音系列のタイミングの調整
    範囲の制限を無くすようにしたことを特徴とする請求項
    ２記載の疑似雑音系列発生器。
JP8223284A 1996-08-07 1996-08-07 疑似雑音系列発生器 Pending JPH1056361A (ja)

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