JP2001069125A - クロック乗せ換え回路 - Google Patents
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
Abstract
(57)【要約】
【課題】 クロック周波数が異なる複数種類の入力デー
タに対し、所定周波数の乗せ換え後クロックに乗せ換え
ることができるようにする。 【解決手段】 本発明のクロック乗せ換え回路は、書込
制御手段が乗せ換え前クロックに基づいて生成した書込
アドレスによって入力データを記憶手段に書き込み、読
出制御手段が、乗せ換え後クロックに基づいて生成した
読出アドレスによって、記憶手段からデータを読み出し
てクロックを乗せ換える。ここで、乗せ換え前クロック
の周波数が複数あると共に、乗せ換え後クロックの周波
数が、最も高い乗せ換え前クロックの周波数に等しいか
それより高い。読出制御手段は、入力されている乗せ換
え前クロックの周波数が乗せ換え後クロックより低い場
合には、乗せ換え前後のクロックの周波数間の割合に応
じて、読出アドレスを更新する。
タに対し、所定周波数の乗せ換え後クロックに乗せ換え
ることができるようにする。 【解決手段】 本発明のクロック乗せ換え回路は、書込
制御手段が乗せ換え前クロックに基づいて生成した書込
アドレスによって入力データを記憶手段に書き込み、読
出制御手段が、乗せ換え後クロックに基づいて生成した
読出アドレスによって、記憶手段からデータを読み出し
てクロックを乗せ換える。ここで、乗せ換え前クロック
の周波数が複数あると共に、乗せ換え後クロックの周波
数が、最も高い乗せ換え前クロックの周波数に等しいか
それより高い。読出制御手段は、入力されている乗せ換
え前クロックの周波数が乗せ換え後クロックより低い場
合には、乗せ換え前後のクロックの周波数間の割合に応
じて、読出アドレスを更新する。
Description
【０００１】
【発明の属する技術分野】本発明は、あるクロック位相
で位相が定まっている入力データを上記クロックとは異
なる位相を有するクロックに乗せ換えるクロック乗せ換
え回路に関し、例えば、自動交換機における信号送受信
回路内のエラスチックストア制御回路に適用し得るもの
である。
で位相が定まっている入力データを上記クロックとは異
なる位相を有するクロックに乗せ換えるクロック乗せ換
え回路に関し、例えば、自動交換機における信号送受信
回路内のエラスチックストア制御回路に適用し得るもの
である。
【０００２】
【従来の技術】従来、エラスチックストア制御方法を使
用した位相同期方法は、各種のビット位相同期回路に適
用されている。
用した位相同期方法は、各種のビット位相同期回路に適
用されている。
【０００３】以下、エラスチックストア制御方法の概略
について説明する。同期していない系の間で信号を伝送
する場合、受信装置側においては、送信装置側から入力
される入力クロックを使用して入力データをメモリに一
旦蓄積し、受信装置の内部で使用されているシステムク
ロックによりそのメモリのデータを同順序で読み出すこ
とにより、受信装置内部では入力データをシステムクロ
ックに同期して扱うことが可能となる。
について説明する。同期していない系の間で信号を伝送
する場合、受信装置側においては、送信装置側から入力
される入力クロックを使用して入力データをメモリに一
旦蓄積し、受信装置の内部で使用されているシステムク
ロックによりそのメモリのデータを同順序で読み出すこ
とにより、受信装置内部では入力データをシステムクロ
ックに同期して扱うことが可能となる。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来技術の前提条件として、入力クロックとシステムクロ
ックはある同一のクロック周波数であり、そのため、１
個のエラスチックストア制御回路では１個のクロック周
波数しか扱うことはできなかった。
来技術の前提条件として、入力クロックとシステムクロ
ックはある同一のクロック周波数であり、そのため、１
個のエラスチックストア制御回路では１個のクロック周
波数しか扱うことはできなかった。
【０００５】つまり、同一のエラスチックストア制御回
路では入力データに同期した入力クロックの周波数がエ
ラスチックストア制御回路の設計時に設定したクロック
周波数と同一なものでなければビット位相同期機能は満
足されず、入力クロックとシステムクロックが１種類の
関係でしか成立しないという課題があった。
路では入力データに同期した入力クロックの周波数がエ
ラスチックストア制御回路の設計時に設定したクロック
周波数と同一なものでなければビット位相同期機能は満
足されず、入力クロックとシステムクロックが１種類の
関係でしか成立しないという課題があった。
【０００６】今日のように、種々のデータ速度のデータ
が通信に供している時代では、異なる速度（クロック周
波数）のデータを取り扱うことができる信号送受信回路
が開発、研究されているが、それに対応できる１個のエ
ラスチックストア制御回路は、従来は存在しなかった。
すなわち、入力データのクロック周波数の種類毎に、異
なるエラスチックストア制御回路が必要となっていた。
が通信に供している時代では、異なる速度（クロック周
波数）のデータを取り扱うことができる信号送受信回路
が開発、研究されているが、それに対応できる１個のエ
ラスチックストア制御回路は、従来は存在しなかった。
すなわち、入力データのクロック周波数の種類毎に、異
なるエラスチックストア制御回路が必要となっていた。
【０００７】これは、入力データのクロック周波数と、
システムクロックの周波数とが異なる場合に、特に、シ
ステムクロックが高い場合に対応し得るエラスチックス
トア制御回路が存在しないことにも起因している。
システムクロックの周波数とが異なる場合に、特に、シ
ステムクロックが高い場合に対応し得るエラスチックス
トア制御回路が存在しないことにも起因している。
【０００８】そのため、乗せ換え後クロックの周波数が
乗せ換え前クロックより高い場合においても、クロック
の乗せ換えを実行できるクロック乗せ換え回路が求めら
れている。
乗せ換え前クロックより高い場合においても、クロック
の乗せ換えを実行できるクロック乗せ換え回路が求めら
れている。
【０００９】また、クロック周波数が異なる複数種類の
入力データに対し、所定周波数の乗せ換え後クロックに
乗せ換えることができるクロック乗せ換え回路が求めら
れている。
入力データに対し、所定周波数の乗せ換え後クロックに
乗せ換えることができるクロック乗せ換え回路が求めら
れている。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明においては、書込制御手段が乗せ換え
前クロックに基づいて生成した書込アドレスによって入
力データを記憶手段に書き込むと共に、読出制御手段
が、乗せ換え前クロックとは独立している乗せ換え後ク
ロックに基づいて生成した読出アドレスによって、上記
記憶手段からデータを読み出して、データに同期してい
るクロックを乗せ換えるクロック乗せ換え回路におい
て、上記乗せ換え後クロックとして、その周波数が、上
記乗せ換え前クロックの周波数より高い周波数のものを
適用すると共に、上記読出制御手段は、乗せ換え後クロ
ックが与えられたときに、上記乗せ換え前クロックの周
波数と上記乗せ換え後クロックの周波数間の割合に応じ
て、読出アドレスを更新し、又は、読出アドレスを維持
することを特徴とする。
め、第１の本発明においては、書込制御手段が乗せ換え
前クロックに基づいて生成した書込アドレスによって入
力データを記憶手段に書き込むと共に、読出制御手段
が、乗せ換え前クロックとは独立している乗せ換え後ク
ロックに基づいて生成した読出アドレスによって、上記
記憶手段からデータを読み出して、データに同期してい
るクロックを乗せ換えるクロック乗せ換え回路におい
て、上記乗せ換え後クロックとして、その周波数が、上
記乗せ換え前クロックの周波数より高い周波数のものを
適用すると共に、上記読出制御手段は、乗せ換え後クロ
ックが与えられたときに、上記乗せ換え前クロックの周
波数と上記乗せ換え後クロックの周波数間の割合に応じ
て、読出アドレスを更新し、又は、読出アドレスを維持
することを特徴とする。
【００１１】また、第２の本発明は、書込制御手段が乗
せ換え前クロックに基づいて生成した書込アドレスによ
って入力データを記憶手段に書き込むと共に、読出制御
手段が、乗せ換え前クロックとは独立している乗せ換え
後クロックに基づいて生成した読出アドレスによって、
上記記憶手段からデータを読み出して、データに同期し
ているクロックを乗せ換えるクロック乗せ換え回路にお
いて、上記乗せ換え前クロックの周波数が複数あると共
に、上記乗せ換え後クロックの周波数が、最も高い上記
乗せ換え前クロックの周波数に等しいかそれより高い周
波数のものを適用すると共に、上記読出制御手段は、入
力されている上記乗せ換え前クロックの周波数が上記乗
せ換え後クロックの周波数より低い場合には、上記乗せ
換え後クロックが与えられたときに、入力されている上
記乗せ換え前クロックの周波数と上記乗せ換え後クロッ
クの周波数間の割合に応じて、読出アドレスを更新し、
又は、読出アドレスを維持することを特徴とする。
せ換え前クロックに基づいて生成した書込アドレスによ
って入力データを記憶手段に書き込むと共に、読出制御
手段が、乗せ換え前クロックとは独立している乗せ換え
後クロックに基づいて生成した読出アドレスによって、
上記記憶手段からデータを読み出して、データに同期し
ているクロックを乗せ換えるクロック乗せ換え回路にお
いて、上記乗せ換え前クロックの周波数が複数あると共
に、上記乗せ換え後クロックの周波数が、最も高い上記
乗せ換え前クロックの周波数に等しいかそれより高い周
波数のものを適用すると共に、上記読出制御手段は、入
力されている上記乗せ換え前クロックの周波数が上記乗
せ換え後クロックの周波数より低い場合には、上記乗せ
換え後クロックが与えられたときに、入力されている上
記乗せ換え前クロックの周波数と上記乗せ換え後クロッ
クの周波数間の割合に応じて、読出アドレスを更新し、
又は、読出アドレスを維持することを特徴とする。
【００１２】
【発明の実施の形態】（Ａ）第１の実施形態 以下、本発明によるクロック乗せ換え回路を、エラスチ
ックストア制御回路に適用した第１の実施形態を図面を
参照しながら説明する。
ックストア制御回路に適用した第１の実施形態を図面を
参照しながら説明する。
【００１３】第１の実施形態のエラスチックストア制御
回路は、位相同期の対象として２種類のクロック周波数
に同期した入力データを扱う系において、その２種類の
クロック周波数の関係が２のべき乗の関係がある場合
（入力クロック周波数Ａ及びＢとすると、Ａ＝２ｎ×Ｂ
（ｎは自然数））の位相同期方法を実現しようとしたも
のである。
回路は、位相同期の対象として２種類のクロック周波数
に同期した入力データを扱う系において、その２種類の
クロック周波数の関係が２のべき乗の関係がある場合
（入力クロック周波数Ａ及びＢとすると、Ａ＝２ｎ×Ｂ
（ｎは自然数））の位相同期方法を実現しようとしたも
のである。
【００１４】（Ａ−１）第１の実施形態の構成 図１は、第１の実施形態のエラスチックストア制御回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【００１５】図１では、書込アドレス生成部１０１、エ
ラスチックストア部１０２、システムクロック生成部１
０３、メインカウンタ部１０４、読出アドレス選択部１
０５、デコード部１０６、有効表示信選択部１０７及び
データ処理部１０８を示しているが、書込アドレス生成
部１０１、エラスチックストア部１０２、メインカウン
タ部１０４、読出アドレス選択部１０５、デコード部１
０６及び有効表示信選択部１０７が、エラスチックスト
ア制御回路１００を構成している。
ラスチックストア部１０２、システムクロック生成部１
０３、メインカウンタ部１０４、読出アドレス選択部１
０５、デコード部１０６、有効表示信選択部１０７及び
データ処理部１０８を示しているが、書込アドレス生成
部１０１、エラスチックストア部１０２、メインカウン
タ部１０４、読出アドレス選択部１０５、デコード部１
０６及び有効表示信選択部１０７が、エラスチックスト
ア制御回路１００を構成している。
【００１６】入力データ１ａは、書込データとして、エ
ラスチックストア部１０２に入力される。入力クロック
１ｂは、書込クロックとしてエラスチックストア部１０
２に入力されると共に、書込アドレスを更新させるクロ
ックとして書込アドレス生成部１０１に入力される。入
力フレームパルス１ｃは、リタイミングパルスとして、
書込アドレス生成部１０１に入力される。
ラスチックストア部１０２に入力される。入力クロック
１ｂは、書込クロックとしてエラスチックストア部１０
２に入力されると共に、書込アドレスを更新させるクロ
ックとして書込アドレス生成部１０１に入力される。入
力フレームパルス１ｃは、リタイミングパルスとして、
書込アドレス生成部１０１に入力される。
【００１７】上述のように、入力データ１ａとしては、
高いクロック周波数Ａ（１ｂ）に従っているものと、低
いクロック周波数Ｂ（１ｂ）に従っているものとのいず
れかである。
高いクロック周波数Ａ（１ｂ）に従っているものと、低
いクロック周波数Ｂ（１ｂ）に従っているものとのいず
れかである。
【００１８】書込アドレス生成部１０１は、入力フレー
ムパルス１ｃによってリセットされた後、入力クロック
１ｂが入力される毎に１インクリメントしていく書込ア
ドレスを生成して、エラスチックストア部１０２に与え
るものである。
ムパルス１ｃによってリセットされた後、入力クロック
１ｂが入力される毎に１インクリメントしていく書込ア
ドレスを生成して、エラスチックストア部１０２に与え
るものである。
【００１９】システムクロック生成部１０３は、当該エ
ラスチックストア制御回路１００を有するシステムの内
部（データ処理部１０８）が必要とするシステムクロッ
ク１ｅを生成するものである。この第１の実施形態の場
合、システムクロック１ｅの周波数は、２種類の入力デ
ータのうちの高いクロック周波数Ａのものと同じになっ
ている。
ラスチックストア制御回路１００を有するシステムの内
部（データ処理部１０８）が必要とするシステムクロッ
ク１ｅを生成するものである。この第１の実施形態の場
合、システムクロック１ｅの周波数は、２種類の入力デ
ータのうちの高いクロック周波数Ａのものと同じになっ
ている。
【００２０】このシステムクロック１ｅは、読出クロッ
クとして、エラスチックストア部１０２に入力される。
また、システムクロック１ｅは、メインカウンタ部１０
４及びデータ処理部１０８にも入力されている。
クとして、エラスチックストア部１０２に入力される。
また、システムクロック１ｅは、メインカウンタ部１０
４及びデータ処理部１０８にも入力されている。
【００２１】メインカウンタ部１０４は、システムクロ
ック１ｅの到来に基づいて、カウント動作するものであ
る。メインカウンタ部１０４は、３種類のカウント値
（以下、カウンタ出力と呼ぶ）ＣＴ１〜ＣＴ３を生成す
るものである。
ック１ｅの到来に基づいて、カウント動作するものであ
る。メインカウンタ部１０４は、３種類のカウント値
（以下、カウンタ出力と呼ぶ）ＣＴ１〜ＣＴ３を生成す
るものである。
【００２２】３種類のカウンタ出力ＣＴ１〜ＣＴ３が取
り得る範囲は、ｎやｉによって定まる。ｎは、上述した
入力クロック周波数Ａ及びＢとしたときの両者の関係Ａ
＝２ ｎ×Ｂを規定する自然数である。ｉは、エラスチッ
クストア部１０２のアドレス幅によって定まる自然数で
あり、エラスチックストア部１０２のアドレス幅（アド
レスのビット数）はｉ−ｎ＋１になっている。アドレス
幅ｉ−ｎ＋１は２ビット以上をとるので、ｉ＞ｎであ
る。アドレス幅がｉ−ｎ＋１であるので、アドレスは０
〜２ｉ−ｎ＋１−１である。
り得る範囲は、ｎやｉによって定まる。ｎは、上述した
入力クロック周波数Ａ及びＢとしたときの両者の関係Ａ
＝２ ｎ×Ｂを規定する自然数である。ｉは、エラスチッ
クストア部１０２のアドレス幅によって定まる自然数で
あり、エラスチックストア部１０２のアドレス幅（アド
レスのビット数）はｉ−ｎ＋１になっている。アドレス
幅ｉ−ｎ＋１は２ビット以上をとるので、ｉ＞ｎであ
る。アドレス幅がｉ−ｎ＋１であるので、アドレスは０
〜２ｉ−ｎ＋１−１である。
【００２３】カウンタ出力ＣＴ１は、システムクロック
１ｅが到来する毎に１インクリメントするものであっ
て、０〜２ｎ−１の範囲で巡回的に変化するものであ
る。このカウンタ出力ＣＴ１の形成部はソフトウェア的
構成でも良いが、ハードウェアであれば、ｎビットカウ
ンタそのものを適用できる。
１ｅが到来する毎に１インクリメントするものであっ
て、０〜２ｎ−１の範囲で巡回的に変化するものであ
る。このカウンタ出力ＣＴ１の形成部はソフトウェア的
構成でも良いが、ハードウェアであれば、ｎビットカウ
ンタそのものを適用できる。
【００２４】また、カウンタ出力ＣＴ２は、システムク
ロック１ｅが到来する毎に１インクリメントするもので
あって、０〜２ｉ−ｎ＋１−１の範囲（アドレス範囲に
等しい）で巡回的に変化するものである。このカウンタ
出力ＣＴ２の形成部はソフトウェア的構成でも良いが、
ハードウェアであれば、ｉ−ｎ＋１ビットカウンタその
ものを適用できる。
ロック１ｅが到来する毎に１インクリメントするもので
あって、０〜２ｉ−ｎ＋１−１の範囲（アドレス範囲に
等しい）で巡回的に変化するものである。このカウンタ
出力ＣＴ２の形成部はソフトウェア的構成でも良いが、
ハードウェアであれば、ｉ−ｎ＋１ビットカウンタその
ものを適用できる。
【００２５】さらに、カウンタ出力ＣＴ３は、システム
クロック１ｅが２ｎ個到来する毎に１インクリメントす
るものであって、０〜２ｉ−ｎ＋１−１の範囲（アドレ
ス範囲に等しい）で巡回的に変化するものである。この
カウンタ出力ＣＴ３の形成部はソフトウェア的構成でも
良いが、ハードウェアであれば、システムクロック１ｅ
が到来する毎に１インクリメントするｉ＋１ビットカウ
ンタを適用し、そのうちの下位ｎビットを除いて出力す
るようにすれば良い。
クロック１ｅが２ｎ個到来する毎に１インクリメントす
るものであって、０〜２ｉ−ｎ＋１−１の範囲（アドレ
ス範囲に等しい）で巡回的に変化するものである。この
カウンタ出力ＣＴ３の形成部はソフトウェア的構成でも
良いが、ハードウェアであれば、システムクロック１ｅ
が到来する毎に１インクリメントするｉ＋１ビットカウ
ンタを適用し、そのうちの下位ｎビットを除いて出力す
るようにすれば良い。
【００２６】なお、カウンタ出力ＣＴ３を、ｉ＋１ビッ
トカウンタの出力とし、読出アドレス選択部１０５がこ
のカウンタ出力ＣＴ３を選択する際には、そのうちの下
位ｎビットを除き（例えば、下位側へのシフト動作で除
く）、上位側のｉ−ｎ＋１ビットを出力させるようにし
ても良い。
トカウンタの出力とし、読出アドレス選択部１０５がこ
のカウンタ出力ＣＴ３を選択する際には、そのうちの下
位ｎビットを除き（例えば、下位側へのシフト動作で除
く）、上位側のｉ−ｎ＋１ビットを出力させるようにし
ても良い。
【００２７】カウンタ出力ＣＴ２及びカウンタ出力ＣＴ
３は読出アドレス選択部１０５に入力されている。ま
た、カウンタ出力ＣＴ１はデコード部１０６に入力され
ている。なお、カウンタ出力ＣＴ１及びＣＴ３は、入力
データ１ａのクロック周波数が低い周波数Ｂの場合に意
味を持つものであり、カウンタ出力ＣＴ２は、入力デー
タ１ａのクロック周波数が高い周波数Ａの場合に意味を
持つものである。
３は読出アドレス選択部１０５に入力されている。ま
た、カウンタ出力ＣＴ１はデコード部１０６に入力され
ている。なお、カウンタ出力ＣＴ１及びＣＴ３は、入力
データ１ａのクロック周波数が低い周波数Ｂの場合に意
味を持つものであり、カウンタ出力ＣＴ２は、入力デー
タ１ａのクロック周波数が高い周波数Ａの場合に意味を
持つものである。
【００２８】読出アドレス選択部１０５には、現在入力
されている入力クロックの周波数を規定する設定値１ｈ
も入力されている。読出アドレス選択部１０５は、この
設定値１ｈに応じ、カウンタ出力ＣＴ２及びＣＴ３の一
方を選択して、読出アドレスとして、エラスチックスト
ア部１０２に与えるものである。読出アドレス選択部１
０５は、低いクロック周波数Ｂの入力データ１ａの入力
時には、カウンタ出力ＣＴ３を選択し、高いクロック周
波数Ａの入力時には、カウンタ出力ＣＴ２を選択する。
されている入力クロックの周波数を規定する設定値１ｈ
も入力されている。読出アドレス選択部１０５は、この
設定値１ｈに応じ、カウンタ出力ＣＴ２及びＣＴ３の一
方を選択して、読出アドレスとして、エラスチックスト
ア部１０２に与えるものである。読出アドレス選択部１
０５は、低いクロック周波数Ｂの入力データ１ａの入力
時には、カウンタ出力ＣＴ３を選択し、高いクロック周
波数Ａの入力時には、カウンタ出力ＣＴ２を選択する。
【００２９】なお、設定値１ｈは、入力クロック１ｂの
周波数を検出することにより（例えば、所定時間でのパ
ルス個数を検出することにより）、容易に形成できるも
のである。また、通信に先立つネゴシエーションなどに
よって、クロック周波数を認識して設定できるものであ
る。
周波数を検出することにより（例えば、所定時間でのパ
ルス個数を検出することにより）、容易に形成できるも
のである。また、通信に先立つネゴシエーションなどに
よって、クロック周波数を認識して設定できるものであ
る。
【００３０】エラスチックストア部１０２は、到来した
書込クロック１ｂ及び書込アドレスに従って、入力デー
タ１ａを格納すると共に、到来した読出クロック１ｅ及
び読出アドレスに従って、格納しているデータを読み出
すものであり、その出力データ１ｄは、データ処理部１
０８に与えられる。
書込クロック１ｂ及び書込アドレスに従って、入力デー
タ１ａを格納すると共に、到来した読出クロック１ｅ及
び読出アドレスに従って、格納しているデータを読み出
すものであり、その出力データ１ｄは、データ処理部１
０８に与えられる。
【００３１】デコード部１０６は、カウンタ出力ＣＴ１
をデコードし、システムクロック１ｅの２ｎ回に１回だ
け有効を示す出力を有効表示信号選択部１０７に与える
ものである。
をデコードし、システムクロック１ｅの２ｎ回に１回だ
け有効を示す出力を有効表示信号選択部１０７に与える
ものである。
【００３２】有効表示信号選択部１０７には、上述した
設定値１ｈも与えられており、また、固定値１ｇも与え
られている。固定値１ｇは有効を示す値になっている。
有効表示信号選択部１０７は、設定値１ｈが、入力クロ
ック１ｂの周波数として低い周波数Ｂであることを表し
ているときに、デコード部１０６の出力を選択し、一
方、設定値１ｈが、入力クロック１ｂの周波数として高
い周波数Ａであることを表しているときに、固定値１ｇ
を選択し、有効表示信号１ｆとしてデータ処理部１０８
に与える。
設定値１ｈも与えられており、また、固定値１ｇも与え
られている。固定値１ｇは有効を示す値になっている。
有効表示信号選択部１０７は、設定値１ｈが、入力クロ
ック１ｂの周波数として低い周波数Ｂであることを表し
ているときに、デコード部１０６の出力を選択し、一
方、設定値１ｈが、入力クロック１ｂの周波数として高
い周波数Ａであることを表しているときに、固定値１ｇ
を選択し、有効表示信号１ｆとしてデータ処理部１０８
に与える。
【００３３】データ処理部１０８は、有効表示信号１ｆ
が有効を表示しているときに、システムクロック１ｅに
同期して、エラスチックストア部１０２からの出力デー
タ１ｄを取り込んで処理するものである。
が有効を表示しているときに、システムクロック１ｅに
同期して、エラスチックストア部１０２からの出力デー
タ１ｄを取り込んで処理するものである。
【００３４】（Ａ−２）第１の実施形態の動作 以下、以上のような構成を有する第１の実施形態のエラ
スチックストア制御回路１００の動作を説明する。
スチックストア制御回路１００の動作を説明する。
【００３５】入力データ１ａ、入力クロック１ｂ及び入
力フレームパルス１ｃは１組の信号群として入力され
る。
力フレームパルス１ｃは１組の信号群として入力され
る。
【００３６】上述したように、この第１の実施形態にお
いては、これらの入力信号群について２種類のクロック
周波数を扱うことができ、その２種類のクロック周波数
Ａ及びＢには、２のべき乗の関係Ａ＝２ｎ×Ｂがある。
いては、これらの入力信号群について２種類のクロック
周波数を扱うことができ、その２種類のクロック周波数
Ａ及びＢには、２のべき乗の関係Ａ＝２ｎ×Ｂがある。
【００３７】入力データ１ａは、例えば、通話路データ
（例えばＩＳＤＮにおいてはＢｃｈ信号）もしくは呼処
理信号（例えばＩＳＤＮにおいてはＤｃｈ信号）であ
る。入力データ１ａは、入力クロック１ｂを書込クロッ
クとしてエラスチックストア部１０２内に書き込まれ
る。入力フレームパルス１ｃは入力データ１ａの先頭位
置を示し、書込アドレス生成部１０１内部のカウンタ回
路のリタイミングに使用される。書込アドレス生成部１
０１において生成された書込アドレスは、入力データ１
ａが書き込まれるべきエラスチックストア部１０２のア
ドレスを決定している。
（例えばＩＳＤＮにおいてはＢｃｈ信号）もしくは呼処
理信号（例えばＩＳＤＮにおいてはＤｃｈ信号）であ
る。入力データ１ａは、入力クロック１ｂを書込クロッ
クとしてエラスチックストア部１０２内に書き込まれ
る。入力フレームパルス１ｃは入力データ１ａの先頭位
置を示し、書込アドレス生成部１０１内部のカウンタ回
路のリタイミングに使用される。書込アドレス生成部１
０１において生成された書込アドレスは、入力データ１
ａが書き込まれるべきエラスチックストア部１０２のア
ドレスを決定している。
【００３８】一方、エラスチックストア部１０２の出力
側では、出力データ１ｄがシステムクロック生成部１０
３により生成されたシステムクロック１ｅを読出クロッ
クとして読み出される。上述のように、システムクロッ
ク１ｅの周波数は、入力クロック１ｂにおける２種類の
クロック周波数のうち高い方の周波数Ａである。
側では、出力データ１ｄがシステムクロック生成部１０
３により生成されたシステムクロック１ｅを読出クロッ
クとして読み出される。上述のように、システムクロッ
ク１ｅの周波数は、入力クロック１ｂにおける２種類の
クロック周波数のうち高い方の周波数Ａである。
【００３９】このように読出クロック周波数（システム
クロック１ｅ）として高い周波数Ａを選定している場合
に、入力クロック１ｂの周波数として低い方の周波数Ｂ
を使用するときにおいて、仮に、従来のエラスチックス
トア制御回路をそのまま適用すると、書込クロック周波
数Ｂに対して読出クロック周波数Ａの方が高くなるた
め、読出アドレスの書込アドレスに対する追い越しが生
じ、正常に動作しなくなる。
クロック１ｅ）として高い周波数Ａを選定している場合
に、入力クロック１ｂの周波数として低い方の周波数Ｂ
を使用するときにおいて、仮に、従来のエラスチックス
トア制御回路をそのまま適用すると、書込クロック周波
数Ｂに対して読出クロック周波数Ａの方が高くなるた
め、読出アドレスの書込アドレスに対する追い越しが生
じ、正常に動作しなくなる。
【００４０】そのため、第１の実施形態においては入力
データ１ａのクロック周波数Ａ又はＢに応じて読出アド
レスを制御し、２種類の周波数Ａ又はＢの入力データ１
ａを扱えるようにしている。
データ１ａのクロック周波数Ａ又はＢに応じて読出アド
レスを制御し、２種類の周波数Ａ又はＢの入力データ１
ａを扱えるようにしている。
【００４１】以下では、まず、低周波数Ｂの入力クロッ
ク１ｂが与えられている状況での読出側の動作について
説明し、その後、高周波数Ａの入力クロック１ｂが与え
られている状況での読出側の動作について説明する。
ク１ｂが与えられている状況での読出側の動作について
説明し、その後、高周波数Ａの入力クロック１ｂが与え
られている状況での読出側の動作について説明する。
【００４２】なお、書込側の動作は、上述したように、
低周波数Ｂの入力クロック１ｂが与えられている状況で
も、高周波数Ａの入力クロック１ｂが与えられている状
況でも同様である。但し、書込クロック周波数１ｂが異
なっているので、１個のデータの書込みに要する時間
は、２ｎ：１である。図２（ａ）及び（ｂ）には、入力
クロック１ｂが低周波数Ｂの場合（但しｎは２）での書
込タイミングを示しており、図３（ａ）及び（ｂ）に
は、入力クロック１ｂが高周波数Ａの場合での書込タイ
ミングを示している。
低周波数Ｂの入力クロック１ｂが与えられている状況で
も、高周波数Ａの入力クロック１ｂが与えられている状
況でも同様である。但し、書込クロック周波数１ｂが異
なっているので、１個のデータの書込みに要する時間
は、２ｎ：１である。図２（ａ）及び（ｂ）には、入力
クロック１ｂが低周波数Ｂの場合（但しｎは２）での書
込タイミングを示しており、図３（ａ）及び（ｂ）に
は、入力クロック１ｂが高周波数Ａの場合での書込タイ
ミングを示している。
【００４３】上述のように、低周波数Ｂの入力クロック
１ｂが与えられている状況でも、高周波数Ａ（Ａ＝２ｎ
×Ｂ）であるシステムクロック１ｅがシステムクロック
生成部１０３から読み出され、読出クロックとして、エ
ラスチックストア部１０２に与えられると共に、メイン
カウンタ部１０４にも与えられる。
１ｂが与えられている状況でも、高周波数Ａ（Ａ＝２ｎ
×Ｂ）であるシステムクロック１ｅがシステムクロック
生成部１０３から読み出され、読出クロックとして、エ
ラスチックストア部１０２に与えられると共に、メイン
カウンタ部１０４にも与えられる。
【００４４】メインカウンタ部１０４においては、シス
テムクロック１ｅの到来に基づいて、３種類のカウンタ
出力ＣＴ１〜ＣＴ３を更新する。カウンタ出力ＣＴ２及
びＣＴ３は読出アドレス選択部１０５に入力されるが、
設定値１ｈが入力クロック１ｂの低周波数Ｂを指示して
いるため、読出アドレス選択部１０５はカウンタ出力Ｃ
Ｔ３を選択し、エラスチックストア部１０２に読出アド
レスとして与える。
テムクロック１ｅの到来に基づいて、３種類のカウンタ
出力ＣＴ１〜ＣＴ３を更新する。カウンタ出力ＣＴ２及
びＣＴ３は読出アドレス選択部１０５に入力されるが、
設定値１ｈが入力クロック１ｂの低周波数Ｂを指示して
いるため、読出アドレス選択部１０５はカウンタ出力Ｃ
Ｔ３を選択し、エラスチックストア部１０２に読出アド
レスとして与える。
【００４５】カウンタ出力ＣＴ３は、上述したように、
システムクロック１ｅの２ｎクロックに１回更新される
ものであるので、読出アドレスはシステムクロック１ｅ
の２ ｎクロックに１回更新され、出力データ１ｄは読み
出される。一方、システムクロック１ｅがそのまま読出
アドレスになっているので、２ｎ回の読出動作では、同
一の読出アドレスが適用される。
システムクロック１ｅの２ｎクロックに１回更新される
ものであるので、読出アドレスはシステムクロック１ｅ
の２ ｎクロックに１回更新され、出力データ１ｄは読み
出される。一方、システムクロック１ｅがそのまま読出
アドレスになっているので、２ｎ回の読出動作では、同
一の読出アドレスが適用される。
【００４６】図２（ｃ）及び（ｄ）には、ｎが２の場合
におけるこの読出の様子を示している。
におけるこの読出の様子を示している。
【００４７】以上のように、システムクロック１ｅの２
ｎクロック分の間、出力データ１ｄとして重複した同一
のデータが出力されるため、データ処理部１０８に対し
てはシステムクロック１ｅの２ｎクロック中に１クロッ
ク分だけ、有効データが伝送されていることを示す必要
がある。
ｎクロック分の間、出力データ１ｄとして重複した同一
のデータが出力されるため、データ処理部１０８に対し
てはシステムクロック１ｅの２ｎクロック中に１クロッ
ク分だけ、有効データが伝送されていることを示す必要
がある。
【００４８】そのため、メインカウンタ部１０４の出力
であるカウンタ出力ＣＴ１をデコード部１０６において
デコードし、２ｎクロック中に１クロック分だけ、有効
であることを示す信号をデコード部１０６から出力され
る。この信号は、入力クロック１ｂが低周波数Ｂである
ことを表している設定値１ｈに基づき、有効表示信号選
択部１０７で選択され、有効表示信号１ｆとしてデータ
処理部１０８に出力される。
であるカウンタ出力ＣＴ１をデコード部１０６において
デコードし、２ｎクロック中に１クロック分だけ、有効
であることを示す信号をデコード部１０６から出力され
る。この信号は、入力クロック１ｂが低周波数Ｂである
ことを表している設定値１ｈに基づき、有効表示信号選
択部１０７で選択され、有効表示信号１ｆとしてデータ
処理部１０８に出力される。
【００４９】図２（ｅ）には、ｎが２の場合における、
上述のような有効表示信号１ｆの変化を示している。
上述のような有効表示信号１ｆの変化を示している。
【００５０】次に、入力クロック１ｂが高周波数Ａの場
合、言い換えると、システムクロック１ｅと入力クロッ
ク１ｂが同じ周波数の場合における読出側の動作を説明
する。
合、言い換えると、システムクロック１ｅと入力クロッ
ク１ｂが同じ周波数の場合における読出側の動作を説明
する。
【００５１】上述のように、この場合においても、シス
テムクロック生成部１０３から出力されたシステムクロ
ック１ｅがエラスチックストア部１０２に読出クロック
として与えられると共に、このシステムクロック１ｅが
メインカウンタ部１０４にも与えられる。この場合をも
区別することなく、メインカウンタ部１０４は、システ
ムクロック１ｅの到来に基づいて、３種類のカウンタ出
力ＣＴ１〜ＣＴ３を更新して出力する。
テムクロック生成部１０３から出力されたシステムクロ
ック１ｅがエラスチックストア部１０２に読出クロック
として与えられると共に、このシステムクロック１ｅが
メインカウンタ部１０４にも与えられる。この場合をも
区別することなく、メインカウンタ部１０４は、システ
ムクロック１ｅの到来に基づいて、３種類のカウンタ出
力ＣＴ１〜ＣＴ３を更新して出力する。
【００５２】カウンタ出力ＣＴ２及びＣＴ３は読出アド
レス選択部１０５に入力されるが、設定値１ｈが入力ク
ロック１ｂの高周波数Ａを指示しているため、読出アド
レス選択部１０５はカウンタ出力ＣＴ２を選択し、エラ
スチックストア部１０２に読出アドレスとして与える。
レス選択部１０５に入力されるが、設定値１ｈが入力ク
ロック１ｂの高周波数Ａを指示しているため、読出アド
レス選択部１０５はカウンタ出力ＣＴ２を選択し、エラ
スチックストア部１０２に読出アドレスとして与える。
【００５３】カウンタ出力ＣＴ２は、上述したように、
システムクロック１ｅの到来毎に１インクリメントする
ものであり（最大値になると最小値に戻す）、これによ
り、位相はさておき、書込アドレス及び読出アドレスの
更新周期及び更新順序は同じものとなる。
システムクロック１ｅの到来毎に１インクリメントする
ものであり（最大値になると最小値に戻す）、これによ
り、位相はさておき、書込アドレス及び読出アドレスの
更新周期及び更新順序は同じものとなる。
【００５４】すなわち、エラスチックストア部１０２に
書き込まれたデータが重複することなく書き込まれた順
番に読み出され、出力データ１ｄとしてデータ処理部１
０８に与えられる。
書き込まれたデータが重複することなく書き込まれた順
番に読み出され、出力データ１ｄとしてデータ処理部１
０８に与えられる。
【００５５】入力クロック１ｂが高周波数Ａの場合に
も、デコード部１０６からの出力はあるが、入力クロッ
ク１ｂの高周波数Ａを表している設定値１ｈに基づき、
有効表示信号選択部１０７では選択されず、有効表示信
号選択部１０７は、常時有効を表している固定値１ｇを
選択し、有効表示信号１ｆとしてデータ処理部１０８に
与える。
も、デコード部１０６からの出力はあるが、入力クロッ
ク１ｂの高周波数Ａを表している設定値１ｈに基づき、
有効表示信号選択部１０７では選択されず、有効表示信
号選択部１０７は、常時有効を表している固定値１ｇを
選択し、有効表示信号１ｆとしてデータ処理部１０８に
与える。
【００５６】図３（ｃ）〜（ｅ）は、入力クロック１ｂ
が高周波数Ａの場合におけるシステムクロック１ｅ、エ
ラスチックストア部１０２の出力データ１ｄ及び有効表
示信号１ｆのタイミングを示している。
が高周波数Ａの場合におけるシステムクロック１ｅ、エ
ラスチックストア部１０２の出力データ１ｄ及び有効表
示信号１ｆのタイミングを示している。
【００５７】以上のように、使用する入力データ１ａの
クロック周波数に応じて設定値１ｈを設定することによ
り、入力データ１ａのクロック周波数が高周波数Ａであ
っても、低周波数Ｂであっても、システムクロック１ｅ
に乗せ換えることができる。
クロック周波数に応じて設定値１ｈを設定することによ
り、入力データ１ａのクロック周波数が高周波数Ａであ
っても、低周波数Ｂであっても、システムクロック１ｅ
に乗せ換えることができる。
【００５８】いずれの場合にせよ、データ処理部１０８
には、エラスチックストア部１０２からの出力データ１
ｄ、システムクロック１ｅ及び有効表示信号１ｆが入力
され、それに基づきデータが効率的に処理される。例え
ば、時分割多重分離処理、時分割交換処理もしくは呼設
定処理が効率的に実行できる。
には、エラスチックストア部１０２からの出力データ１
ｄ、システムクロック１ｅ及び有効表示信号１ｆが入力
され、それに基づきデータが効率的に処理される。例え
ば、時分割多重分離処理、時分割交換処理もしくは呼設
定処理が効率的に実行できる。
【００５９】（Ａ−３）第１の実施形態の効果 第１の実施形態のエラスチックストア制御回路によれ
ば、異なるクロック周波数（周波数間には、一方の周波
数が他方の周波数の２のべき乗の関係がある）の入力デ
ータを、簡単な構成によって、システムクロックに乗せ
換えることができる。
ば、異なるクロック周波数（周波数間には、一方の周波
数が他方の周波数の２のべき乗の関係がある）の入力デ
ータを、簡単な構成によって、システムクロックに乗せ
換えることができる。
【００６０】また、有効表示信号をも後段の回路に与え
るようにしているので、異種の入力クロック周波数を想
定したデータ処理が可能となり、エラスチックストア部
以降の後段の回路の共有化を実行できると共に、その後
段の回路において効率的な処理が可能となる。
るようにしているので、異種の入力クロック周波数を想
定したデータ処理が可能となり、エラスチックストア部
以降の後段の回路の共有化を実行できると共に、その後
段の回路において効率的な処理が可能となる。
【００６１】（Ｂ）第２の実施形態 次に、本発明によるクロック乗せ換え回路を、エラスチ
ックストア制御回路に適用した第２の実施形態を図面を
参照しながら説明する。
ックストア制御回路に適用した第２の実施形態を図面を
参照しながら説明する。
【００６２】第２の実施形態のエラスチックストア制御
回路は、位相同期の対象として２種類のクロック周波数
に同期した入力データを扱う系において、その２種類の
クロック周波数の関係が整数比の関係がある場合（入力
クロック周波数Ｃ及びＤとすると、ｘ×Ｃ＝ｙ×Ｄ、
（ｘ及びｙは自然数であり、ｘ＜ｙ））の位相同期方法
を実現しようとしたものである。
回路は、位相同期の対象として２種類のクロック周波数
に同期した入力データを扱う系において、その２種類の
クロック周波数の関係が整数比の関係がある場合（入力
クロック周波数Ｃ及びＤとすると、ｘ×Ｃ＝ｙ×Ｄ、
（ｘ及びｙは自然数であり、ｘ＜ｙ））の位相同期方法
を実現しようとしたものである。
【００６３】（Ｂ−１）第２の実施形態の構成図４は、
第２の実施形態のエラスチックストア制御回路の構成を
示すブロック図である。
第２の実施形態のエラスチックストア制御回路の構成を
示すブロック図である。
【００６４】図４では、書込アドレス生成部２０１、エ
ラスチックストア部２０２、システムクロック生成部２
０３、サブカウンタ部２０４、読出アドレス生成部２０
５及びデータ処理部２０８を示しているが、書込アドレ
ス生成部２０１、エラスチックストア部２０２、サブカ
ウンタ部２０４及び読出アドレス生成部２０５が、エラ
スチックストア制御回路２００を構成している。
ラスチックストア部２０２、システムクロック生成部２
０３、サブカウンタ部２０４、読出アドレス生成部２０
５及びデータ処理部２０８を示しているが、書込アドレ
ス生成部２０１、エラスチックストア部２０２、サブカ
ウンタ部２０４及び読出アドレス生成部２０５が、エラ
スチックストア制御回路２００を構成している。
【００６５】図４において、入力データ２ａは書込デー
タとして、エラスチックストア部２０２に入力される。
入力クロック２ｂは書込クロックとしてエラスチックス
トア部２０２に入力されると共に、書込アドレス生成部
２０１に対して書込アドレスを更新させるために入力さ
れる。入力フレームパルス２ｃはリタイミングパルスと
して、書込アドレス生成部２０１に入力される。書込ア
ドレス生成部２０１からの出力は書込アドレスとして、
エラスチックストア部２０２に入力される。
タとして、エラスチックストア部２０２に入力される。
入力クロック２ｂは書込クロックとしてエラスチックス
トア部２０２に入力されると共に、書込アドレス生成部
２０１に対して書込アドレスを更新させるために入力さ
れる。入力フレームパルス２ｃはリタイミングパルスと
して、書込アドレス生成部２０１に入力される。書込ア
ドレス生成部２０１からの出力は書込アドレスとして、
エラスチックストア部２０２に入力される。
【００６６】システムクロック生成部２０３は、入力ク
ロック２ｂが取り得る２種類の周波数Ｃ及びＤのうち高
い方の周波数Ｃと同じ周波数のシステムクロック２ｅを
生成するものである。このシステムクロック２ｅは、読
出クロックとして、エラスチックストア部２０２に入力
されると共に、サブカウンタ部２０４、読出アドレス生
成部２０５及びデータ処理部２０８にも入力される。
ロック２ｂが取り得る２種類の周波数Ｃ及びＤのうち高
い方の周波数Ｃと同じ周波数のシステムクロック２ｅを
生成するものである。このシステムクロック２ｅは、読
出クロックとして、エラスチックストア部２０２に入力
されると共に、サブカウンタ部２０４、読出アドレス生
成部２０５及びデータ処理部２０８にも入力される。
【００６７】サブカウンタ部２０４には、当該エラスチ
ックストア制御回路２００に入力されている入力クロッ
ク２ｂの周波数が高低いずれの周波数Ｃ又はＤかを規定
する設定値２ｈが与えられている。
ックストア制御回路２００に入力されている入力クロッ
ク２ｂの周波数が高低いずれの周波数Ｃ又はＤかを規定
する設定値２ｈが与えられている。
【００６８】サブカウンタ部２０４は、設定値２ｈが高
い周波数Ｃを規定しているときには、システムクロック
２ｅの入力に拘わらず、常時、有効を示す有効表示信号
２ｆを形成する。また、サブカウンタ部２０４は、設定
値２ｈが低い周波数Ｄを規定しているときには、システ
ムクロック２ｅがｙ個到来している期間中、ｘ個のシス
テムクロック２ｅの到来期間に有効を示し、残りのｙ−
ｘ個のシステムクロック２ｅの到来期間に無効を示す有
効表示信号２ｆを形成する。例えば、ｙ個到来している
期間中、前半のｙ−ｘ個のシステムクロック２ｅの到来
期間に無効を示す。このような有効表示信号２ｆは、読
出アドレス生成部２０５及びデータ処理部２０８に入力
される。上記説明でのｘ、ｙは、入力クロック２ｂの２
種類の周波数Ｃ、Ｄの関係ｘ×Ｃ＝ｙ×Ｄが規定する上
述したｘ、ｙである。
い周波数Ｃを規定しているときには、システムクロック
２ｅの入力に拘わらず、常時、有効を示す有効表示信号
２ｆを形成する。また、サブカウンタ部２０４は、設定
値２ｈが低い周波数Ｄを規定しているときには、システ
ムクロック２ｅがｙ個到来している期間中、ｘ個のシス
テムクロック２ｅの到来期間に有効を示し、残りのｙ−
ｘ個のシステムクロック２ｅの到来期間に無効を示す有
効表示信号２ｆを形成する。例えば、ｙ個到来している
期間中、前半のｙ−ｘ個のシステムクロック２ｅの到来
期間に無効を示す。このような有効表示信号２ｆは、読
出アドレス生成部２０５及びデータ処理部２０８に入力
される。上記説明でのｘ、ｙは、入力クロック２ｂの２
種類の周波数Ｃ、Ｄの関係ｘ×Ｃ＝ｙ×Ｄが規定する上
述したｘ、ｙである。
【００６９】読出アドレス生成部２０５は、有効表示信
号２ｆが有効を示している期間において、到来したシス
テムクロック２ｅに応じて、カウント値を１インクリメ
ントし（最大値でシステムクロック２ｅが到来したとき
には最小値に変更）、そのカウント値を、読出アドレス
として、エラスチックストア部２０２に与える。
号２ｆが有効を示している期間において、到来したシス
テムクロック２ｅに応じて、カウント値を１インクリメ
ントし（最大値でシステムクロック２ｅが到来したとき
には最小値に変更）、そのカウント値を、読出アドレス
として、エラスチックストア部２０２に与える。
【００７０】エラスチックストア部２０２は、到来した
書込クロック２ｂ及び書込アドレスに従って、入力デー
タ２ａを格納すると共に、到来した読出クロック２ｅ及
び読出アドレスに従って、格納しているデータを読み出
すものであり、その出力データ２ｄは、データ処理部２
０８に与えられる。
書込クロック２ｂ及び書込アドレスに従って、入力デー
タ２ａを格納すると共に、到来した読出クロック２ｅ及
び読出アドレスに従って、格納しているデータを読み出
すものであり、その出力データ２ｄは、データ処理部２
０８に与えられる。
【００７１】データ処理部２０８は、有効表示信号２ｆ
が有効を表示しているときに、システムクロック２ｅに
同期して、エラスチックストア部２０２からの出力デー
タ２ｄを取り込んで処理するものである。
が有効を表示しているときに、システムクロック２ｅに
同期して、エラスチックストア部２０２からの出力デー
タ２ｄを取り込んで処理するものである。
【００７２】（Ｂ−２）第２の実施形態の動作 以下、以上のような構成を有する第２の実施形態のエラ
スチックストア制御回路２００の動作を説明する。
スチックストア制御回路２００の動作を説明する。
【００７３】入力データ２ａ、入力クロック２ｂ及び入
力フレームパルス２ｃは１組の信号群として入力され
る。
力フレームパルス２ｃは１組の信号群として入力され
る。
【００７４】この第２の実施形態においては、これらの
入力信号群について２種類のクロック周波数を扱うこと
ができ、その２種類のクロック周波数には整数比の関係
（入力クロック周波数Ｃ及びＤ：ｘ×Ｃ＝ｙ×Ｄ、ｘ及
びｙは自然数であり、ｘ＜ｙ）がある。
入力信号群について２種類のクロック周波数を扱うこと
ができ、その２種類のクロック周波数には整数比の関係
（入力クロック周波数Ｃ及びＤ：ｘ×Ｃ＝ｙ×Ｄ、ｘ及
びｙは自然数であり、ｘ＜ｙ）がある。
【００７５】入力データ２ａは、通話路データ（例えば
ＩＳＤＮにおいてはＢｃｈ信号）もしくは呼処理信号
（例えばＩＳＤＮにおいてはＤｃｈ信号）等であり、入
力クロック２ｂを書込クロックとしてエラスチックスト
ア部２０２内に書き込まれる。入力フレームパルス２ｃ
は入力データ２ａの先頭位置を示し、書込アドレス生成
部２０１内部のカウンタ回路のリタイミングに使用され
る。書込アドレス生成部２０１において生成された書込
アドレスは、入力データ２ａが書き込まれるべきエラス
チックストア部２０２のアドレスを決定する。
ＩＳＤＮにおいてはＢｃｈ信号）もしくは呼処理信号
（例えばＩＳＤＮにおいてはＤｃｈ信号）等であり、入
力クロック２ｂを書込クロックとしてエラスチックスト
ア部２０２内に書き込まれる。入力フレームパルス２ｃ
は入力データ２ａの先頭位置を示し、書込アドレス生成
部２０１内部のカウンタ回路のリタイミングに使用され
る。書込アドレス生成部２０１において生成された書込
アドレスは、入力データ２ａが書き込まれるべきエラス
チックストア部２０２のアドレスを決定する。
【００７６】一方、エラスチックストア部２０２の出力
側では、出力データ２ｄがシステムクロック生成部２０
３により生成されたシステムクロック２ｅを読出クロッ
クとして読み出される。
側では、出力データ２ｄがシステムクロック生成部２０
３により生成されたシステムクロック２ｅを読出クロッ
クとして読み出される。
【００７７】ここで、システムクロック２ｅの周波数
は、入力クロック２ｂにおける２種類のクロック周波数
Ｃ及びＤの内、高い方の周波数Ｃである。
は、入力クロック２ｂにおける２種類のクロック周波数
Ｃ及びＤの内、高い方の周波数Ｃである。
【００７８】仮に、従来のエラスチックストア制御回路
において、入力クロック２ｂの周波数が低い方の周波数
Ｄの場合に、高い周波数Ｃと同じ周波数のシステムクロ
ック２ｅを読出クロックとして用いると、書込クロック
周波数に対して読出クロック周波数の方が高くなるた
め、読出アドレスの書込アドレスに対する追い越しが生
じ、正常に動作しなくなる。
において、入力クロック２ｂの周波数が低い方の周波数
Ｄの場合に、高い周波数Ｃと同じ周波数のシステムクロ
ック２ｅを読出クロックとして用いると、書込クロック
周波数に対して読出クロック周波数の方が高くなるた
め、読出アドレスの書込アドレスに対する追い越しが生
じ、正常に動作しなくなる。
【００７９】そのため、第２の実施形態においても、入
力データ２ａのクロック周波数Ｃ又はＤに応じて、読出
アドレスを制御し、異なるクロック周波数の入力データ
２ａを扱えるようにしている。
力データ２ａのクロック周波数Ｃ又はＤに応じて、読出
アドレスを制御し、異なるクロック周波数の入力データ
２ａを扱えるようにしている。
【００８０】以下では、まず、低周波数Ｄの入力クロッ
ク２ｂが与えられている状況での読出側の動作について
説明し、その後、高周波数Ｃの入力クロック２ｂが与え
られている状況での読出側の動作について説明する。
ク２ｂが与えられている状況での読出側の動作について
説明し、その後、高周波数Ｃの入力クロック２ｂが与え
られている状況での読出側の動作について説明する。
【００８１】なお、第２の実施形態においても、書込側
の動作は、上述したように、低周波数Ｄの入力クロック
２ｂが与えられている状況でも、高周波数Ｃの入力クロ
ック２ｂが与えられている状況でも同様である。但し、
書込クロック周波数２ｂが異なっているので、１個のデ
ータの書込みに要する時間は、ｙ：ｘである。図５
（ａ）及び（ｂ）には、入力クロック２ｂが低周波数Ｄ
の場合での書込タイミングを示しており、図６（ａ）及
び（ｂ）には、入力クロック２ｂが高周波数Ｃの場合で
の書込タイミングを示している（但しｘ＝３、ｙ＝
７）。
の動作は、上述したように、低周波数Ｄの入力クロック
２ｂが与えられている状況でも、高周波数Ｃの入力クロ
ック２ｂが与えられている状況でも同様である。但し、
書込クロック周波数２ｂが異なっているので、１個のデ
ータの書込みに要する時間は、ｙ：ｘである。図５
（ａ）及び（ｂ）には、入力クロック２ｂが低周波数Ｄ
の場合での書込タイミングを示しており、図６（ａ）及
び（ｂ）には、入力クロック２ｂが高周波数Ｃの場合で
の書込タイミングを示している（但しｘ＝３、ｙ＝
７）。
【００８２】上述のように、低周波数Ｄの入力クロック
２ｂが与えられている状況でも、高周波数Ｃ（ｘ×Ｃ＝
ｙ×Ｄ）であるシステムクロック２ｅがシステムクロッ
ク生成部２０３から出力され、読出クロックとして、エ
ラスチックストア部２０２に与えられると共に、サブカ
ウンタ部２０４及び読出アドレス生成部２０５にも与え
られる。
２ｂが与えられている状況でも、高周波数Ｃ（ｘ×Ｃ＝
ｙ×Ｄ）であるシステムクロック２ｅがシステムクロッ
ク生成部２０３から出力され、読出クロックとして、エ
ラスチックストア部２０２に与えられると共に、サブカ
ウンタ部２０４及び読出アドレス生成部２０５にも与え
られる。
【００８３】システムクロック２ｅが入力クロック２ｂ
のｙ／ｘ（＞１）倍の周波数である場合、言い換える
と、入力クロック２ｂの周波数が低周波数Ｄであると、
そのことを表す設定値２ｈに基づき、サブカウンタ部２
０４は、システムクロック２ｅのｙクロック期間中にｘ
クロック期間分だけ有効を示し、残りのｙ−ｘクロック
期間分だけ無効を示す有効表示信号２ｆを生成する。読
出アドレス生成部２０５の内部カウンタは、有効表示信
号２ｆが有効を示す期間に到来したシステムクロック２
ｅによってカウント値（エラスチックストア部２０２に
対する読出アドレス）を更新する一方、有効表示信号２
ｆが無効を示す期間ではシステムクロック２ｅが到来し
ても、カウント値を更新しない。
のｙ／ｘ（＞１）倍の周波数である場合、言い換える
と、入力クロック２ｂの周波数が低周波数Ｄであると、
そのことを表す設定値２ｈに基づき、サブカウンタ部２
０４は、システムクロック２ｅのｙクロック期間中にｘ
クロック期間分だけ有効を示し、残りのｙ−ｘクロック
期間分だけ無効を示す有効表示信号２ｆを生成する。読
出アドレス生成部２０５の内部カウンタは、有効表示信
号２ｆが有効を示す期間に到来したシステムクロック２
ｅによってカウント値（エラスチックストア部２０２に
対する読出アドレス）を更新する一方、有効表示信号２
ｆが無効を示す期間ではシステムクロック２ｅが到来し
ても、カウント値を更新しない。
【００８４】ここで、ｘ及びｙは入力クロック２ｂの２
種類の周波数の関係（周波数Ｃ及びＤ：ｘ×Ｃ＝ｙ×
Ｄ、ｘ及びｙは自然数、ｘ＜ｙ）を規定する値である。
種類の周波数の関係（周波数Ｃ及びＤ：ｘ×Ｃ＝ｙ×
Ｄ、ｘ及びｙは自然数、ｘ＜ｙ）を規定する値である。
【００８５】図５のタイムチャートが示すようにシステ
ムクロック２ｅのｙクロック中にｘクロック分しか、読
出アドレスを更新しない（図５（ｅ）参照）。その結
果、図５（ｄ）に示すように、サブカウンタ部２０４か
らの有効表示信号２ｆが無効を示しているｙ−ｘクロッ
ク分の間、出力データ２ｄは、同一読出アドレスからの
重複したデータとなっている。そのため、データ処理部
２０８に対しては、システムクロック２ｅのｙクロック
中にｘクロック分だけ、有効データが伝送されているこ
とを示す必要がある。そこで、サブカウンタ部２０４に
より生成される有効表示信号２ｆをデータ処理部２０８
にも入力し、データ処理部２０８においてはこの有効表
示信号２ｆに基づいてデータ処理を実施する。
ムクロック２ｅのｙクロック中にｘクロック分しか、読
出アドレスを更新しない（図５（ｅ）参照）。その結
果、図５（ｄ）に示すように、サブカウンタ部２０４か
らの有効表示信号２ｆが無効を示しているｙ−ｘクロッ
ク分の間、出力データ２ｄは、同一読出アドレスからの
重複したデータとなっている。そのため、データ処理部
２０８に対しては、システムクロック２ｅのｙクロック
中にｘクロック分だけ、有効データが伝送されているこ
とを示す必要がある。そこで、サブカウンタ部２０４に
より生成される有効表示信号２ｆをデータ処理部２０８
にも入力し、データ処理部２０８においてはこの有効表
示信号２ｆに基づいてデータ処理を実施する。
【００８６】次に、入力クロック２ｂが高周波数Ｃの場
合、言い換えると、システムクロック２ｅと入力クロッ
ク２ｂが同じ周波数の場合における読出側の動作を説明
する。
合、言い換えると、システムクロック２ｅと入力クロッ
ク２ｂが同じ周波数の場合における読出側の動作を説明
する。
【００８７】上述のように、この場合においても、シス
テムクロック生成部２０３から出力されたシステムクロ
ック２ｅがエラスチックストア部２０２に読出クロック
として与えられると共に、このシステムクロック２ｅが
サブカウンタ部２０４、読出アドレス生成部２０５及び
データ処理部２０８にも与えられる。
テムクロック生成部２０３から出力されたシステムクロ
ック２ｅがエラスチックストア部２０２に読出クロック
として与えられると共に、このシステムクロック２ｅが
サブカウンタ部２０４、読出アドレス生成部２０５及び
データ処理部２０８にも与えられる。
【００８８】この場合には、サブカウンタ部２０４は、
設定値２ｈが入力クロック２ｂの周波数が高周波数Ｃで
あることを表す値であるので、図６（ｄ）に示すシステ
ムクロック２ｅの入力に関係なく、図６（ｅ）に示すよ
うに、常時、有効を示す有効表示信号２ｆを出力する。
その結果、読出アドレス生成部２０５の内部カウンタは
停止することなく読出アドレスを更新し、エラスチック
ストア部２０２からは、読出クロック（システムクロッ
ク２ｅ）が生じる毎に更新された読出アドレスに記憶さ
れたデータが、図６（ｄ）に示すように、出力データ２
ｄとして読み出される。
設定値２ｈが入力クロック２ｂの周波数が高周波数Ｃで
あることを表す値であるので、図６（ｄ）に示すシステ
ムクロック２ｅの入力に関係なく、図６（ｅ）に示すよ
うに、常時、有効を示す有効表示信号２ｆを出力する。
その結果、読出アドレス生成部２０５の内部カウンタは
停止することなく読出アドレスを更新し、エラスチック
ストア部２０２からは、読出クロック（システムクロッ
ク２ｅ）が生じる毎に更新された読出アドレスに記憶さ
れたデータが、図６（ｄ）に示すように、出力データ２
ｄとして読み出される。
【００８９】このように、読出クロックが生じる毎に、
異なるデータが出力データ２ｄとしてエラスチックスト
ア部２０２からデータ処理部２０８に出力されるので、
常時有効を表す有効表示信号２ｆもデータ処理部２０８
に与え、入力されているデータ２ｄに、重複した無効な
データがないことを通知する。
異なるデータが出力データ２ｄとしてエラスチックスト
ア部２０２からデータ処理部２０８に出力されるので、
常時有効を表す有効表示信号２ｆもデータ処理部２０８
に与え、入力されているデータ２ｄに、重複した無効な
データがないことを通知する。
【００９０】以上のようにして、使用する入力データ２
ａのクロック周波数に応じて、予め設定値２ｈを設定す
ることにより、入力データ２ａのクロック周波数とし
て、周波数Ｃもしくは周波数Ｄ（ｘ×Ｃ＝ｙ×Ｄ、ｘ及
びｙは自然数、ｘ＜ｙ）のいずれかを使うことが可能と
なる。
ａのクロック周波数に応じて、予め設定値２ｈを設定す
ることにより、入力データ２ａのクロック周波数とし
て、周波数Ｃもしくは周波数Ｄ（ｘ×Ｃ＝ｙ×Ｄ、ｘ及
びｙは自然数、ｘ＜ｙ）のいずれかを使うことが可能と
なる。
【００９１】データ処理部２０８ではエラスチックスト
ア部２０２からの出力データ２ｄ、システムクロック２
ｅ及び有効表示信号２ｆが入力され、それに基づきデー
タが効率的に処理される。例えば、時分割多重分離処
理、時分割交換処理もしくは呼設定処理が行われる。
ア部２０２からの出力データ２ｄ、システムクロック２
ｅ及び有効表示信号２ｆが入力され、それに基づきデー
タが効率的に処理される。例えば、時分割多重分離処
理、時分割交換処理もしくは呼設定処理が行われる。
【００９２】（Ｂ−３）第２の実施形態の効果 第２の実施形態のエラスチックストア制御回路によれ
ば、異なるクロック周波数（周波数間には、整数比の関
係がある）のいずれかに従うエラスチックストア部への
入力データを、簡単な構成によって、システムクロック
に乗せ換えることができ、エラスチックストア制御回路
以降の回路の共有化ができる。
ば、異なるクロック周波数（周波数間には、整数比の関
係がある）のいずれかに従うエラスチックストア部への
入力データを、簡単な構成によって、システムクロック
に乗せ換えることができ、エラスチックストア制御回路
以降の回路の共有化ができる。
【００９３】また、システムクロックの周波数が入力ク
ロックの周波数より高い場合に生じる無効な重複データ
の位置を示す信号を作成するため、後段の回路において
効率的な処理が可能となる。
ロックの周波数より高い場合に生じる無効な重複データ
の位置を示す信号を作成するため、後段の回路において
効率的な処理が可能となる。
【００９４】（Ｃ）他の実施形態 第１及び第２の実施形態では、入力される２種類のクロ
ックの内、片方の周波数をシステムクロックと同じ周波
数としていたが、原理的には同じ周波数である必要はな
く、入力される２種類のクロックとシステムクロックの
周波数がすべて相異なる周波数である場合にも適用可能
である。但し、システムクロックの周波数が最も高いこ
とを要する。
ックの内、片方の周波数をシステムクロックと同じ周波
数としていたが、原理的には同じ周波数である必要はな
く、入力される２種類のクロックとシステムクロックの
周波数がすべて相異なる周波数である場合にも適用可能
である。但し、システムクロックの周波数が最も高いこ
とを要する。
【００９５】この場合において、入力クロックの２種類
の周波数をＥ、Ｆ、システムクロックの周波数をＧとす
ると、入力クロック周波数Ｅの入力データをシステムク
ロックに乗せ換える場合も、また、入力クロック周波数
Ｆの入力データをシステムクロックに乗せ換える場合
も、入力クロック周波数Ｂの入力データをシステムクロ
ックに乗せ換える第１の実施形態での方法、又は、入力
クロック周波数Ｄの入力データをシステムクロックに乗
せ換える第２の実施形態での方法を適用することにな
る。
の周波数をＥ、Ｆ、システムクロックの周波数をＧとす
ると、入力クロック周波数Ｅの入力データをシステムク
ロックに乗せ換える場合も、また、入力クロック周波数
Ｆの入力データをシステムクロックに乗せ換える場合
も、入力クロック周波数Ｂの入力データをシステムクロ
ックに乗せ換える第１の実施形態での方法、又は、入力
クロック周波数Ｄの入力データをシステムクロックに乗
せ換える第２の実施形態での方法を適用することにな
る。
【００９６】また、第１及び第２の実施形態では、入力
されるクロックは２種類の周波数としていたが、予め設
定する設定値を複数設けることにより、３種類以上の周
波数を扱うような場合にも、本発明は適用可能である。
また、入力クロックの周波数は１種類であっても、その
周波数がシステムクロックの周波数より低い場合には、
上記実施形態における低周波数の入力クロックが入力さ
れた場合に対応する構成を適用することができる。
されるクロックは２種類の周波数としていたが、予め設
定する設定値を複数設けることにより、３種類以上の周
波数を扱うような場合にも、本発明は適用可能である。
また、入力クロックの周波数は１種類であっても、その
周波数がシステムクロックの周波数より低い場合には、
上記実施形態における低周波数の入力クロックが入力さ
れた場合に対応する構成を適用することができる。
【００９７】さらに、第１及び第２の実施形態では、低
クロック周波数の入力データが入力されている場合にお
いて、読出アドレスの更新を、２ｎ個のシステムクロッ
ク期間に１回、又は、ｙ個のシステムクロック期間にｘ
回だけ行うものを示したが、この更新割合を確保できる
のならば、他の方法でも良い。例えば、第２の実施形態
の変形例としては、２ｙのシステムクロック期間の後半
にまとめて２ｘ回更新させるようにしても良い。このよ
うな読出アドレスの更新に合わせて、有効表示信号の有
効、無効を制御することは勿論である。
クロック周波数の入力データが入力されている場合にお
いて、読出アドレスの更新を、２ｎ個のシステムクロッ
ク期間に１回、又は、ｙ個のシステムクロック期間にｘ
回だけ行うものを示したが、この更新割合を確保できる
のならば、他の方法でも良い。例えば、第２の実施形態
の変形例としては、２ｙのシステムクロック期間の後半
にまとめて２ｘ回更新させるようにしても良い。このよ
うな読出アドレスの更新に合わせて、有効表示信号の有
効、無効を制御することは勿論である。
【００９８】さらにまた、上記第２の実施形態は、２種
類の入力クロック周波数間に整数比の関係がある場合の
ものであるが、整数比の関係には、２のべき乗の関係も
含まれるので、２種類の入力クロック周波数間に２のべ
き乗の関係がある場合にも、第２の実施形態を適用可能
である。
類の入力クロック周波数間に整数比の関係がある場合の
ものであるが、整数比の関係には、２のべき乗の関係も
含まれるので、２種類の入力クロック周波数間に２のべ
き乗の関係がある場合にも、第２の実施形態を適用可能
である。
【００９９】また、上記第１及び第２の実施形態は、本
発明によるクロック乗せ換え回路を、エラスチックスト
ア制御回路に適用したものを示したが、本発明によるク
ロック乗せ換え回路を、他のクロック乗せ換えを必要と
する回路に適用するようにしても良い。ここで、入力デ
ータはシリアルデータ（１ビットデータ）に限定され
ず、入力クロック（乗せ換え前クロック）に同期して入
力されるパラレルデータをシステムクロック（乗せ換え
後クロック）に乗せ換えるものであっても良い。
発明によるクロック乗せ換え回路を、エラスチックスト
ア制御回路に適用したものを示したが、本発明によるク
ロック乗せ換え回路を、他のクロック乗せ換えを必要と
する回路に適用するようにしても良い。ここで、入力デ
ータはシリアルデータ（１ビットデータ）に限定され
ず、入力クロック（乗せ換え前クロック）に同期して入
力されるパラレルデータをシステムクロック（乗せ換え
後クロック）に乗せ換えるものであっても良い。
【０１００】
【発明の効果】以上のように、第１の本発明によれば、
乗せ換え後クロックの周波数が乗せ換え前クロックより
高い場合においても、クロックの乗せ換えを実行できる
クロック乗せ換え回路を提供できる。
乗せ換え後クロックの周波数が乗せ換え前クロックより
高い場合においても、クロックの乗せ換えを実行できる
クロック乗せ換え回路を提供できる。
【０１０１】また、第２の本発明によれば、クロック周
波数が異なる複数種類の入力データに対し、所定周波数
の乗せ換え後クロックに乗せ換えることができるクロッ
ク乗せ換え回路を提供できる。
波数が異なる複数種類の入力データに対し、所定周波数
の乗せ換え後クロックに乗せ換えることができるクロッ
ク乗せ換え回路を提供できる。
【図１】第１の実施形態の構成を示すブロック図であ
る。
る。
【図２】第１の実施形態の低クロック周波数の入力デー
タに対する乗せ換え処理を示すタイミングチャートであ
る。
タに対する乗せ換え処理を示すタイミングチャートであ
る。
【図３】第１の実施形態の高クロック周波数の入力デー
タに対する乗せ換え処理を示すタイミングチャートであ
る。
タに対する乗せ換え処理を示すタイミングチャートであ
る。
【図４】第２の実施形態の構成を示すブロック図であ
る。
る。
【図５】第２の実施形態の低クロック周波数の入力デー
タに対する乗せ換え処理を示すタイミングチャートであ
る。
タに対する乗せ換え処理を示すタイミングチャートであ
る。
【図６】第２の実施形態の高クロック周波数の入力デー
タに対する乗せ換え処理を示すタイミングチャートであ
る。
タに対する乗せ換え処理を示すタイミングチャートであ
る。
１０１、２０１…書込アドレス生成部、 １０２、２０２…エラスチックストア部、 １０３、２０３…システムクロック生成部、 １０４…メインカウンタ部、 １０５…読出アドレス選択部、 １０６…デコード部、 １０７…有効表示信選択部、 １０８、２０８…データ処理部、 ２０４…サブカウンタ部、 ２０５…読出アドレス生成部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 定明 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 高橋 岳 東京都品川区荏原１丁目20番10号 荏原ビ ル 株式会社沖コムテック内 (72)発明者 植竹 芳勝 東京都品川区荏原１丁目20番10号 荏原ビ ル 株式会社沖コムテック内 Ｆターム(参考） 5K028 AA08 NN31 SS25 5K034 AA10 HH23 HH45 5K047 AA00 GG06 GG42 MM25 MM49 MM56 5K069 DB18 FC08 FD01 GA10
Claims (10)
- 【請求項１】 書込制御手段が乗せ換え前クロックに基
づいて生成した書込アドレスによって入力データを記憶
手段に書き込むと共に、読出制御手段が、乗せ換え前ク
ロックとは独立している乗せ換え後クロックに基づいて
生成した読出アドレスによって、上記記憶手段からデー
タを読み出して、データに同期しているクロックを乗せ
換えるクロック乗せ換え回路において、 上記乗せ換え後クロックとして、その周波数が、上記乗
せ換え前クロックの周波数より高い周波数のものを適用
すると共に、 上記読出制御手段は、乗せ換え後クロックが与えられた
ときに、上記乗せ換え前クロックの周波数と上記乗せ換
え後クロックの周波数間の割合に応じて、読出アドレス
を更新し、又は、読出アドレスを維持することを特徴と
するクロック乗せ換え回路。 - 【請求項２】 上記乗せ換え後クロックの周波数が、上
記乗せ換え前クロックの周波数の２のｎ乗（ｎは自然
数）の周波数であると共に、 上記読出制御手段は、乗せ換え後クロックが２のｎ乗個
到来する毎に、読出アドレスを更新することを特徴とす
る請求項１に記載のクロック乗せ換え回路。 - 【請求項３】 上記読出制御手段は、読出アドレスが同
一の期間中、上記乗せ換え後クロックの１周期に相当す
る期間だけ、有効を示す有効表示信号を形成し、上記記
憶手段から読み出されたデータが与えられるデータ処理
手段に与える有効表示信号生成部を備えることを特徴と
する請求項２に記載のクロック乗せ換え回路。 - 【請求項４】 上記乗せ換え後クロックの周波数をＣ、
上記乗せ換え前クロックの周波数をＤとしたときに、ｘ
×Ｃ＝ｙ×Ｄ（ｘ及びｙは自然数：ｘ＜ｙ）の関係があ
ると共に、 上記読出制御手段は、乗せ換え後クロックがｙ個到来し
たときに、そのうちのｘ個の到来で読出アドレスを更新
することを特徴とする請求項１に記載のクロック乗せ換
え回路。 - 【請求項５】 上記読出制御手段は、乗せ換え後クロッ
クがｙ個到来したときに、そのうちのｘ個の期間で有効
を示す有効表示信号を形成し、上記記憶手段から読み出
されたデータが与えられるデータ処理手段に与える有効
表示信号生成部を備えることを特徴とする請求項４に記
載のクロック乗せ換え回路。 - 【請求項６】 書込制御手段が乗せ換え前クロックに基
づいて生成した書込アドレスによって入力データを記憶
手段に書き込むと共に、読出制御手段が、乗せ換え前ク
ロックとは独立している乗せ換え後クロックに基づいて
生成した読出アドレスによって、上記記憶手段からデー
タを読み出して、データに同期しているクロックを乗せ
換えるクロック乗せ換え回路において、 上記乗せ換え前クロックの周波数が複数あると共に、上
記乗せ換え後クロックの周波数が、最も高い上記乗せ換
え前クロックの周波数に等しいかそれより高い周波数の
ものを適用すると共に、 上記読出制御手段は、入力されている上記乗せ換え前ク
ロックの周波数が上記乗せ換え後クロックの周波数より
低い場合には、上記乗せ換え後クロックが与えられたと
きに、入力されている上記乗せ換え前クロックの周波数
と上記乗せ換え後クロックの周波数間の割合に応じて、
読出アドレスを更新し、又は、読出アドレスを維持する
ことを特徴とするクロック乗せ換え回路。 - 【請求項７】 上記読出制御手段は、上記乗せ換え後ク
ロックの周波数が、入力されている上記乗せ換え前クロ
ックの周波数の２のｎ乗（ｎは自然数）の周波数である
ときに、乗せ換え後クロックが２のｎ乗個到来する毎
に、読出アドレスを更新することを特徴とする請求項６
に記載のクロック乗せ換え回路。 - 【請求項８】 上記読出制御手段は、上記乗せ換え後ク
ロックの周波数が、入力されている上記乗せ換え前クロ
ックの周波数の２のｎ乗の周波数であるときには、読出
アドレスが同一の期間中、上記乗せ換え後クロックの１
周期に相当する期間だけ、有効を示す有効表示信号を形
成し、上記記憶手段から読み出されたデータが与えられ
るデータ処理手段に与える有効表示信号生成部を備える
ことを特徴とする請求項７に記載のクロック乗せ換え回
路。 - 【請求項９】 上記読出制御手段は、上記乗せ換え後ク
ロックの周波数をＣ、入力されている上記乗せ換え前ク
ロックの周波数をＤとしたときに、ｘ×Ｃ＝ｙ×Ｄ（ｘ
及びｙは自然数：ｘ＜ｙ）の関係がある場合には、上記
乗せ換え後クロックがｙ個到来したときに、そのうちの
ｘ個の到来で読出アドレスを更新することを特徴とする
請求項６に記載のクロック乗せ換え回路。 - 【請求項１０】 上記読出制御手段は、上記乗せ換え後
クロックの周波数をＣ、入力されている上記乗せ換え前
クロックの周波数をＤとしたときに、ｘ×Ｃ＝ｙ×Ｄ
（ｘ及びｙは自然数：ｘ＜ｙ）の関係がある場合には、
上記乗せ換え後クロックがｙ個到来したときに、そのう
ちのｘ個の期間で有効を示す有効表示信号を形成し、上
記記憶手段から読み出されたデータが与えられるデータ
処理手段に与える有効表示信号生成部を備えることを特
徴とする請求項９に記載のクロック乗せ換え回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24316299A JP3630591B2 (ja) | 1999-08-30 | 1999-08-30 | クロック乗せ換え方法及び回路 |
| US09/650,673 US6744837B1 (en) | 1999-08-30 | 2000-08-30 | Clock switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24316299A JP3630591B2 (ja) | 1999-08-30 | 1999-08-30 | クロック乗せ換え方法及び回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001069125A true JP2001069125A (ja) | 2001-03-16 |
| JP3630591B2 JP3630591B2 (ja) | 2005-03-16 |
Family
ID=17099740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24316299A Expired - Fee Related JP3630591B2 (ja) | 1999-08-30 | 1999-08-30 | クロック乗せ換え方法及び回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6744837B1 (ja) |
| JP (1) | JP3630591B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7082547B2 (en) | 2001-11-21 | 2006-07-25 | Nec Corporation | Data signal processing method and data processor implementing independent and asynchronous system and data clocks |
| CN114489233A (zh) * | 2022-01-24 | 2022-05-13 | 上海华力集成电路制造有限公司 | 一种相位可调任意波形发生器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4291225B2 (ja) * | 2004-06-30 | 2009-07-08 | 富士通株式会社 | パラレルデータを受信する装置および方法 |
| US7061409B1 (en) * | 2005-02-07 | 2006-06-13 | Nokia Corporation | Techniques for sample rate conversion |
| CN100419639C (zh) * | 2006-10-27 | 2008-09-17 | 北京中星微电子有限公司 | 切换内存时钟频率的方法和装置以及切换时钟频率的系统 |
| US11940836B2 (en) | 2022-03-31 | 2024-03-26 | International Business Machines Corporation | Dual chip clock synchronization |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892160A (ja) * | 1981-11-27 | 1983-06-01 | Nec Corp | サンプリング周波数変換装置 |
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