KR20050026058A - 패킷 신호 프로세싱 아키텍쳐 - Google Patents

Abstract

데이터 패킷을 프로세싱하는 시스템은,복수의 데이터 프로세싱 블록 및 데이터 블록의 프로세싱시에 사용되는 구성 파라미터를 데이터 패킷 경계에서 각각의 데이터 프로세싱 블록 내에서 갱신될 수 있도록 하는 컨트롤러를 포함한다. 본 발명은 데이터 프로세싱 블록들 간에 데이터를 동기식으로 교환하기 위해 핸드세이킹 방법을 이용하는 시스템을 포함하며, 데이터 프로세싱 블록은 사용되는 네트워킹 표준의 타입에 기초하여 구성 파라미터를 갱신한다. 각각의 데이터 프로세싱 블록은 데이터 패킷에 있는 제1 데이터 블록을 식별하고, 데이터 패킷의 제1 출력 데이터 블록과 함께 제1 데이터 신호를 전송하며, 여기에서, 블록은 단지 제1 데이터 신호가 존재할 때만 컨트롤러로부터 구성 파라미터를 갱신한다. 이와 같은 방식에서, 데이터 패킷 경계를 나타내는 제1 데이터 신호가 데이터 프로세싱 블록의 시퀀스를 따라 전파된다.

Description

패킷 신호 프로세싱 아키텍쳐{PACKET SIGNAL PROCESSING ARCHITECTURE}

본 발명은 미국 특허 상표청에 2002년 7월 31일 출원된 가출원 제60/399,868호를 우선권 주장한다.

본 발명은 패킷 경계 상에서 구성을 변경하는 핸드세이크 프로토콜을 사용하는 데이터 처리 블록의 시퀀스를 구비한 데이터 패킷을 처리하는 패킷 신호 프로세싱 아키텍쳐에 관한 것으로, 보다 상세하게는, WDHN(wireless digital home networking) 기저대역 집적회로(IC)에서의 서로 다른 데이터 네트워킹 표준에 따라 서로 다른 구성 파라미터를 사용하여 데이터 패킷을 프로세싱하기에 적당한 패킷 신호 프로세싱 아키텍쳐에 관한 것이다.

데이터 네트워킹 환경 내의 데이터 패킷을 프로세싱하기 위한 회로는 일반적으로 원하는 방식으로 데이터 패킷을 프로세싱하기에 필요한 특정 계산을 수행하는 복수의 데이터 프로세싱 블록으로 구성된다. 데이터 프로세싱 블록은 종종 시퀀스로 접속되는데, 여기에서, 입력 데이터 패킷이 프로세싱되고 그 프로세싱된 데이터 패킷이 데이터 프로세싱 블록의 시퀀스를 통해 전파되도록, 각각의 후속 데이터 프로세싱 블록으로 진행된다.

데이터는 고정 또는 가변 크기의 연속적인 데이터의 패킷으로 구성된다. 데이터 패킷은 하나 이상의 데이터 블록으로 구성된다. 각각의 프로세싱 블록은 데이터의 패킷을 서로 다른 방식으로 프로세싱할 수 있지만, 모든 데이터는 한 패킷 내에서는 동일 방식으로 프로세싱된다. 구성 파라미터의 세트는 데이터의 패킷 상에 어떤 종류의 프로세싱이 수행되어야 하는지를 지시하는 중앙 컨트롤러에 의해 각 블록에 적용된다. 구성 파라미터가 패킷의 프로세싱 동안 임의의 데이터 블록에 대하여 동일하게 남아있어야 함에 따라, 구성 파라미터는 단지 패킷 경계(boundary) 상에서만 변경될 수 있다.

데이터 프로세싱 블록은 블록 내에서 수행되는 계산을 조정하기 위해 블록에 서로 다른 구성 파라미터를 적용함으로써 재구성될 수 있다. 이것은, 예를 들면, 서로 다른 표준을 사용하는 데이터 네트워킹 환경에서 유용하며, 여기에서, 데이터 패킷의 프로세싱은 사용되는 표준에 따라 조정되어야 한다.

또한, 복수의 데이터 프로세싱 블록을 갖는 시스템에서, 데이터 프로세싱 블록들 간에 데이터를 전송하는 핸드세이킹 방법을 사용하는 것이 가능하다. 그러한 기법에서, 각각의 데이터 프로세싱 블록은, 블록이 데이터 블록을 전송할 준비가 되어 있다는 것을 의미하는 RTS(ready to send) 신호 및 블록이 데이터 블록을 수신할 준비가 되어 있다는 것을 의미하는 RTR(ready to receive) 신호를 제공하고 수신할 수 있다. 두 신호 모두 존재할 때 데이터 전송은 두개의 데이터 프로세싱 블록들 간에 동기식으로 수행되는데, 즉, 클록의 상승 에지 시에 송신자는 RTS 신호를 제공하고 수신자는 RTR 신호를 전송한다.

컨트롤러로부터 구성 파라미터를 수신하는 데이터 프로세싱 블록의 체인을 사용하여 어떤 종류의 프로세싱이 데이터 패킷 상에 수행되어야 하는지를 결정하고, 또한 데이터 패킷을 교환하기 위한 핸드세이킹 기법을 사용하는 시스템에서, 데이터 프로세싱 블록에 의해 적당한 구성 파라미터가 사용되고 있는지를 확실히 할 때 문제가 있을 수 있다. 이와 관련하여, 입력 바이트의 수가 출력 바이트의 수와 동일할 필요가 없는 경우가 있을 수 있다. 데이터 패킷을 교환하기 위해 핸드세이킹 기법을 사용하기 때문에, 패킷의 제1 데이터가 특정 데이터 프로세싱 블록에 의해 프로세싱될 때의 시간이 변경할 수 있다. 시간은 데이터 패킷의 제1 데이터 블록의 도착이 모두에 대하여 동일하지 않을 수 있기 때문에 각 블록에 대하여 서로 다를 수 있다. 그것은 블록이 데이터를 프로세싱할 준비가 되어 있는지, 그리고 선행 블록이 데이터를 진행시킬(pass) 준비가 되어 있는지 여부에 달려있다. 이와 같은 환경에서, 블록에 대하여 구성 파라미터를 제공하는 컨트롤러는, 각각의 블록이 데이터 패킷의 제1 데이터 블록을 언제 수신하는지, 그리고 구성 파라미터를 언제 갱신할 필요가 있는지 알지 못한다. 따라서, 전술한 문제점을 극복하기 위해 적당한 시간에 구성 파라미터가 데이터 프로세싱 블록에서 확실히 갱신되도록 하는 시스템을 제공하는 것이 바람직하다.

발명의 개요

본 발명은, 시스템에서의 데이터 프로세싱 블록이 데이터 패킷 경계를 인식하고 그 데이터 패킷 경계 상에서만 구성 데이터를 변경할 수 있는 패킷 신호 프로세싱 아키텍쳐를 제공함으로써 전술한 문제점을 극복한다. 본 발명은, 다양한 데이터 네트워킹 표준에 따라 데이터 패킷을 프로세싱하도록 재구성가능하게 되어야 하는 데이터 프로세싱 시스템에 사용하기에 특히 적당하다.

일 양상에서, 본 발명은, 복수의 데이터 블록을 포함하는 데이터 패킷을 프로세싱하는 시스템으로서, 컨트롤러; 및 시퀀스로 접속되는 복수의 데이터 프로세싱 블록 - 각각의 데이터 프로세싱 블록은 상기 컨트롤러에 또 한 접속되어 상기 컨트롤러로부터 각각의 구성 파라미터를 수신하고, 상기 구성 파라미터는 각가의 데이터 프로세싱 블록 내의 데이터 블록의 프로세싱을 제어하기 위해 사용됨 - 을 포함하고, 여기에서, 각각의 상기 데이터 프로세싱 블록은 특정 데이터 패킷과 관계된 제1 출력 데이터 블록과 함께 제1 데이터 신호를 시퀀스로 있는 후속의 데이터 프로세싱 블록으로 전송하는 것으로, 상기 제1 데이터 신호는 제1 출력 데이터 블록을 이용하여 데이터 프로세싱 블록의 시퀀스를 통하여 전파되며, 각각의 상기 데이터 프로세싱 블록은 시퀀스로 있는 이전 데이터 프로세싱 블록으로부터 제1 데이터 신호를 수신하면 새로운 구성 파라미터로 변경함으로써, 상기 구성 파라미터가 단지 데이터 패킷 경계 상에서만 변경되는 시스템이다. 데이터 블록은 핸드세이킹 방법을 사용하여, 즉, RTS 신호 및 RTR 신호가 설정되는 때 데이터 프로세싱 블록들 간에 전송될 수 있다. 구성 파라미터는 데이터 패킷 내의 데이터 블록 수를 지시하는 제1 신호를 포함하고, 제1 데이터 프로세싱 블록은 데이터 패킷의 최종 데이터 블록을 프로세싱한 후에 컨트롤러로 제2 신호를 전송할 수 있다. 최종 데이터 프로세싱 블록은 컨트롤러가 다음 데이터 패킷에 대하여 구성 파라미터를 갱신할 수 있다는 것을 지시하는 제1 데이터 신호를 수신하면 컨트롤러에 제3 신호를 전송한다. 컨트롤러는 제1 데이터 프로세싱 블록이 다음 데이터 패킷의 프로세싱을 시작할 수 있다는 것을 지시하는 제2 및 제3 신호를 수신하면 제1 데이터 프로세싱 블록으로 제4 신호를 전송한다.

또 다른 양상에서, 본 발명은, 시퀀스로 연결되는 복수의 데이터 프로세싱 블록 - 각각의 데이터 프로세싱 블록은 컨트롤러로부터 각각의 구성 파라미터를 수신하는 상기 컨트롤러에 접속됨 - 을 포함하는 시스템에서, 데이터 패킷을 프로세싱하는 방법으로서, 각각의 데이터 프로세싱 블록에서, 특정 데이터 패킷과 관련된 제1 데이터 블록을 식별하는 단계; 상기 식별 단계에 응답하여 상기 컨트롤러로부터의 새로운 구성 파라미터를 판독하는 단계; 상기 컨트롤러로부터 판독된 구성 파라미터를 사용하여 데이터 프로세싱을 수행하는 단계; 상기 특정 데이터 패킷과 관계된 제1 출력 데이터 블록과 함께 제1 데이터 신호를 전송함으로써 상기 구성 파라미터가 데이터 패킷의 경계에서 데이터 프로세싱 블록에서 변경되는 전송 단계를 포함하는 방법이다. 상기 방법은 데이터 프로세싱 블록들 간에 데이터 블록을 전송하기 위해 핸드세이킹 방법을 사용할 수 있다. 상기 방법은 데이터 패킷 내의 데이터 블록 수를 지시하는 제1 신호를 제1 데이터 프로세싱 블록에 제공하는 단계를 더 포함하고, 제1 데이터 프로세싱 블록은 특정 데이터 패킷의 최종 데이터 블록을 프로세싱하였다는 것을 나타내는 제2 신호를 컨트롤러로 전송한다. 상기 방법은, 컨트롤러가 다음 데이터 패킷에 대하여 구성 파라미터를 갱신할 수 있다는 것을 지시하는 제1 데이터 신호를 수신하면 컨트롤러에 제3 신호를 최종 데이터 프로세싱 블록에 의해 전송하는 단계를 더 포함한다. 컨트롤러는 제1 데이터 프로세싱 블록이 다음 데이터 패킷의 프로세싱을 시작할 수 있다는 것을 지시하는 제2 및 제3 신호를 수신하면 제1 데이터 프로세싱 블록으로 제4 신호를 전송한다.

본 발명의 전술한 특징 및 기타 특징 및 잇점, 및 그들을 획득하는 방법이 보다 자명해질 것이고, 첨부 도면과 결합하여 취해진 본 발명의 후술하는 실시예를 참조함으로써 본 발명이 더 잘 이해될 것이다.

도 1은 본 발명에 따라 데이터 패킷을 프로세싱하는 시스템의 블록도를 도시한다.

도 2는 데이터 프로세싱 블록들 간의 데이터의 동기식 전송을 도시하는 타이밍 도이다.

도 3은 본 발명에 따른 시스템의 동작을 설명하는 상태도를 도시한다.

본 명세서에서 설명되는 예들은 본 발명의 바람직한 실시예를 설명하는 것이고 그러한 예들은 임의의 방식으로 본 발명의 범위를 제한하는 것으로 해석되어서는 안된다.

본 발명에 따른 데이터 프로세싱 아키텍쳐를 사용하는 시스템(100)이 도 1에 도시된다.

시스템(100)은 직렬로 연결된 제1 블록(104), 제2 블록(106) 및 최종 블록(108)을 포함하는 복수의 데이터 프로세싱 블록을 포함한다. 본 발명을 구현할 때 임의의 수의 데이터 프로세싱 블록이 직렬로 연결될 수 있으며, 각 프로세싱 블록은 RTS 신호 라인(130), RTR 신호 라인(132), 제1 데이터 신호 라인(124), 데이터 라인(들) 및 구성 파라미터 라인(들)을 포함한다는 것이 이해될 것이다. 시스템(100)은, 예를 들면, 하나 이상의 무선 데이터 네트워킹 표준에 따라 데이터를 프로세싱하도록 적응되는 무선 홈 네트워킹 IC에서 물리층 회로의 부분으로서 포함될 수 있다. 각각의 데이터 프로세싱 블록은 데이터의 블록을 수신하고, 필요한 프로세싱을 수행하며, 출력 데이터 블록을 시퀀스로 있는 후속 데이터 프로세싱 블록으로 전송한다. 출력 데이터 블록의 수는 입력 데이터 블록의 수와 일치하거나 일치하지 않을 수 있다. 예를 들면, 단일의 입력 데이터 블록은 생성되는 하나 이상의 출력 데이터 블록이 될 수 있다. 그러나, 어느 경우에도, 제1 데이터 신호는 그 데이터 패킷과 관련된 제1 출력 데이터 블록과 함께 전송된다.

데이터 블록은 핸드세이킹을 사용하여 데이터 프로세싱 블록들 간에 동기하여 전송된다. 이와 관련하여, 각각의 데이터 프로세싱 블록은 RTS 신호 라인(130) 및 RTR 신호 라인(132)에 의해 직렬로 이전 데이터 프로세싱 블록 및 후속의 데이터 프로세싱 블록에 연결된다. 데이터 블록은 RTS와 RTR 신호 모두 존재할 때, 클록 신호의 상승시에 전송 블록과 수신 블록 간에 전송된다.

데이터 블록은 데이터 라인(126 및 128)을 경유하여 데이터 프로세싱 블록들 간에 전송된다. 데이터 프로세싱 블록은 각각의 파라미터 신호 라인(116, 118 및 120)을 경유하여 구성 파라미터를 수신한다.

많은 데이터 블록을 포함하는 데이터 패킷 처리시 시스템(100)의 동작은 다음과 같다. 처음에, 중앙 컨트롤러(102)는 프로세싱될 패킷의 타입 및 그 데이터 패킷을 프로세싱하기 위해 데이터 프로세싱 블록(104, 106 및 108)에 의해 사용되도록 요구되는 구성 파라미터를 결정한다. 중앙 컨트롤러(102)는 임의의 방법을 사용하여 패킷 타입 및 구성 파라미터를 결정하고, 사용되는 방법의 타입은 본 발명에서 중요한 것이 아니다. 이들 구성 파라미터는 데이터 프로세싱 블록의 시퀀스를 통해 실질적으로 데이터가 전송되기 전에 중앙 컨트롤러(102)의 버퍼에 놓이게 된다. 파라미터는 데이터 프로세싱 블록이 액세스할 수 있는 임의의 다른 메모리 위치에 놓일 수 있다.

데이터 프로세싱 블록이 이전 데이터 패킷의 프로세싱을 충분히 완료하고 다음 데이터 패킷의 제1 데이터 블록이 프로세싱될 준비가 되면, 중앙 컨트롤러(102)는 신호 라인(110)을 경유하여 제1 데이터 프로세싱 블록(104)으로 프로세스 시작 신호를 전송하여 새로운 데이터 패킷의 제1 데이터 블록의 프로세싱이 시작될 것이라는 것을 지시한다. 이 때, 제1 블록은 중앙 컨트롤러(102)로부터의 새로운 구성 파라미터를 판독하고 그 구성 파라미터를 사용하여 하나 이상의 출력 데이터 블록을 생성한다. 제1 블록(104)이 제1 입력 데이터 블록과 관계된 제1 출력 데이터 블록을 제2 블록(106)으로 전송할 준비가 됨에 따라, 제1 블록(104)은 라인(130) 상에 RTS 신호를 생성한다. RTR 신호가 블록(106)에 의해 라인(132) 상에 설정되면, 데이터 전송이 이루어진다. 제1 데이터 출력 블록이 제1 블록(104)으로부터 제2 블록(106)으로 전송되면, 제1 블록(104)은 또한 제1 데이터 신호를 라인(124) 상에 설정하여 전송된 데이터 블록이 새로운 데이터 패킷의 제1 출력이라는 것을 지시한다.

제1 데이터 신호가 데이터 전송동안 설정되면, 제2 블록(106)은 수신된 데이터 블록이 데이터 패킷의 제1 출력 데이터 블록이고 따라서 패킷 경계라는 것을 인지하게 된다. 데이터 블록을 갖는 제1 데이터 신호를 수신하면, 제2 블록(106)은 라인(118)을 경유하여 중앙 컨트롤러(102)로부터 새로운 구성 파라미터를 판독하고 새로운 구성 파라미터를 사용하여 필요한 프로세싱을 수행한다. 구성 파라미터는 각각의 데이터 프로세싱 블록에 대하여 고유할 수 있다. 전술한 바와 같이, 제2 블록(106)은 제2 블록(106)에 의해 생성된 제1 출력 데이터 블록과 함께 제1 데이터 신호를 시퀀스로 있는 후속 프로세싱 블록으로 생성하여 전송한다. 따라서, 데이터 블록은 데이터 프로세싱 블록의 시퀀스에 따라 프로세싱되고 제1 데이터 신호는 그 시퀀스를 통해 진행된다.

제1 데이터 신호가 최종 블록(108)에 의해 수신되고 최종 블록(108)이 새로운 구성 파라미터를 판독한 경우, 최종 블록(108)은 라인(122) 상에 갱신 OK 신호를 중앙 컨트롤러로 생성하여 전송함으로써 중앙 컨트롤러(102)가 다음 데이터 패킷을 위해 버퍼에 있는 구성 파라미터를 갱신할 수 있다는 것을 중앙 컨트롤러(102)에 지시한다. 이러한 방법에서, 구성 파라미터는 데이터 패킷 경계에서 중앙 컨트롤러(102)에서 갱신된다. 구성 파라미터는 제1 데이터 신호가 최종 블록(108)에 도달 할 때 중앙 컨트롤러에서 갱신될 수 있는데, 왜냐하면, 이 시점에서 모든 데이터 프로세싱 블록이 프로세싱되는 데이터 페킷에 대하여 요구되는 구성 파라미터를 판독하기 때문이다.

다음 데이터 패킷에 대하여, 중앙 컨트롤러(102)는 새로운 데이터 패킷이 제1 블록(104)으로 전송될 준비가 되고, 중앙 컨트롤러(102)가 제1 블록(104)이 이전 데이터 패킷의 최종 데이터 블록을 프로세싱하는 것을 완료하였다는 것을 지시하는 프로세스 프리(free) 신호를 수신하고, 중앙 컨트롤러(102)가 최종 블록(108)이 모든 데이터 프로세싱 블록으로 이전 구성 파라미터가 로딩되었다는 것을 지시하는 제1 데이터 신호를 수신하였다는 것을 지시하는 갱신 OK 신호를 수신하고, 중앙 컨트롤러(102)가 새로운 구성 파라미터를 자신의 버퍼로 로딩하였을 때 프로세스 시작 신호를 생성한다.

데이터 프로세싱 블록들 간의 데이터의 동기식 전송이 도 2의 타이밍도에 도시되어 있다. 도 2에 도시된 바와 같이, RTS 및 RTR 신호 모두 설정되고 클록 신호(204)의 상승 에지 상에 있는 때 데이터가 전송된다.

예시적으로, 데이터1은 포인트(212)에서 전송되고, 데이터2는 포인트(214)에서 전송되며, 데이터3은 포인트(216)에서 전송된다. 데이터는 데이터 버스를 통하여 전송될 수 있는 하나 이상의 비트를 포함할 수 있다.

도 3은 시스템(100)의 동작을 설명하는 상태도를 도시한다. 동작은 단계(302)에서 시작하며, 여기에서, 중앙 컨트롤러(102)는 프로세싱될 데이터 패킷의 타입 및 데이터 패킷과 관계된 구성 파라미터를 결정하였고, 데이터 패킷이 제1 블록(104)로 전송될 준비가 되어 있다고 가정한다. 단계(304)에서, 구성 파라미터는 중앙 컨트롤러(102)의 버퍼에 기록된다. 단계(306)에서, 중앙 컨트롤러(102)는 구성 파라미터가 버퍼에 로딩되었고 프로세싱이 시작될 수 있다는 것을 지시하는 프로세스 시작 신호를 제1 블록(104)로 생성하여 전송한다.

단계(306)에 이어, 데이터 프로세싱 블록(104 내지 108)의 시퀀스를 따라 데이터 패킷 상에서 프로세싱이 수행되고 중앙 컨트롤러(102)는 프로세싱 블록으로부터 상태 신호를 대기한다. 단계(308)에서, 프로세스 프리 신호 또는 갱신 OK 신호가 존재하는지 여부가 결정된다. 프로세스 프리 신호 및 갱신 OK 신호가 존재하면, 데이터 패킷의 제1 출력 데이터 블록이 최종 블록(108)에 도달하였고 제1 블록(104)이 데이터 패킷의 최종 데이터 블록을 처리한다. 이 경우에, 중앙 컨트롤러(102)는 다음 데이터 패킷에 대하여 단계(314)에서 새로운 구성 파라미터를 기록한 다음, 단계(306)로 리턴하여 다음 데이터 패킷의 프로세싱이 시작될 수 있다는 것을 지시한다. 프로세스 프리 신호가 설정되지만 갱신 OK 신호가 없으면, 패킷의 최종 데이터 블록이 제1 블록(104)에 의해 프로세싱되지만 패킷의 제1 출력 데이터 블록이 아직 최족 블록(108)에 도달하지 않았다. 이 경우에, 구성 파라미터가 갱신될 수 없고, 다음 패킷에 대하여 단계(314)에서 구성 파라미터를 기록하기 전에 중앙 컨트롤러(102)가 갱신 OK 신호가 단계(310)에 도달 할 때까지 대기해야 한다. 갱신 OK 신호가 설정되지만, 프로세스 프리 신호가 없다면, 패킷의 제1 출력 데이터 블록이 최종 블록(108)에 도달하지만 패킷의 최종 데이터 블록은 제1 블록(104)에 의해 프로세싱되지 않는다. 이 경우에, 시퀀스로 있는 모든 데이터 프로세싱 블록이 현재 데이터 패킷과 관련된 구성 파라미터를 판독하였기 때문에, 구성 파라미터는 다음 데이터 패킷에 대하여 단계(312)에서 갱신될 수 있다. 동작은 단계(306)에서 프로세스 시작 신호를 생성하여 전송하기 전에 단계(316)에서 수신될 프로세스 프리 신호를 대기한다.

본 발명은 시퀀스로 연결된 복수의 데이터 프로세싱 블록을 포함하는 임의의 애플리케이션에 사용될 수 있으며, 여기서 데이터 프로세싱 블록은 데이터 블록을 동기식으로 전송하고 데이터 패킷의 타입에 의존하여 동적으로 변경되어야 하는 구성 파라미터에 따라 입력되는 데이터 패킷을 프로세싱한다. 본 발명은 특히, 다양한 데이터 표준, 예를 들면, IEEE 802.11a 및 Hiperlan 2에 따라 데이터 패킷을 프로세싱할 수 있는 네트워크 인터페이스 시스템의 물리층 회로에 유용하다. 이 경우에, 사용되고 있는 표준의 타입에 기초하는 각각의 데이터 프로세싱 블록에 의해 수행되는 프로세싱의 타입은 서로 다른다. 전송 측에서, 동적 구성 파라미터 갱신을 필요로 할 수 있는 데이터 프로세싱 블록은, 예를 들면, 데이터 FIFO 및 의사 랜덤 비트 시퀀스(PRBS) 생성기 블록, 스프램블러, 컨벌루션 인코더, 천공기(puncturer), 인터리버, 매퍼(mapper) 및 파일럿 삽입 블록을 포함할 수 있다. 수신 측에서, 동적 구성 파라미터 갱신을 필요로 하는 데이터 프로세싱 블록은, 예를 들면, 등화기, 디맵퍼(demapper), 천공해제기(depuncturer), 비터비 디코더, 디스크램블러, 및 비트 에러 레이트(BER) 계산 유닛을 포함할 수 있다. 이들 블록은 시퀀스로구성 파라미터를 수신하는 컨트롤러에 접속된다. 이들 블록의 기능 뿐만 아니라 이들 블록의 성능을 조정하기 위해 사용되는 구성 파라미터는 당 분야에 일반적으로 공지되어 있다. 전술한 바와 같이, 본 발명을 사용함으로써, 이들 데이터 프로세싱 블록은 원하는 바 대로 데이터 패킷 경계 상의 구성 파라미터를 동적으로 변경시키도록 적용될 수 있다.

본 발명이 바람직한 디자인을 갖는 것으로 설명되었지만, 본 발명은 본 개시의 사상 및 범위 내에서 추가로 수정될 수 있다. 따라서, 본 출원은 본 발명의 일반적인 원리를 사용하는 본 발명의 임의의 변형예, 사용 또는 적용을 커버하는 것을 의도로 한다.

Claims (14)

1. 복수의 데이터 블록을 포함하는 데이터 패킷을 프로세싱하는 시스템으로서,

   컨트롤러; 및

   시퀀스로 접속되는 복수의 데이터 프로세싱 블록 - 각각의 데이터 프로세싱 블록은 상기 컨트롤러에 또한 접속되어 상기 컨트롤러로부터 각각의 구성 파라미터를 수신하고, 상기 구성 파라미터는 각각의 데이터 프로세싱 블록 내의 데이터 블록의 프로세싱을 제어하기 위해 사용됨 - 을 포함하고,

   여기에서, 각각의 상기 데이터 프로세싱 블록은 특정 데이터 패킷과 관계된 제1 출력 데이터 블록과 함께 제1 데이터 신호를 시퀀스로 있는 후속의 데이터 프로세싱 블록으로 전송하는 것으로, 상기 제1 데이터 신호는 제1 출력 데이터 블록을 이용하여 데이터 프로세싱 블록의 시퀀스를 통하여 전파되며, 각각의 상기 데이터 프로세싱 블록은 시퀀스로 있는 이전 데이터 프로세싱 블록으로부터 제1 데이터 신호를 수신하면 새로운 구성 파라미터로 변경함으로써, 상기 구성 파라미터가 단지 데이터 패킷 경계 상에서만 변경되는

   시스템.
2. 제1항에 있어서,

   각각의 상기 데이터 프로세싱 블록은, 데이터 프로세싱 블록이 데이터 블록을 수신할 준비가 되어 있다는 것을 의미하는 RTR(ready to receive) 신호 및 데이터 프로세싱 블록이 데이터 블록을 전송할 준비가 되어 있는 것을 의미하는 RTS(ready to send) 신호를 사용하는 핸드세이킹 프로토콜을 이용하여 입력 데이터 블록을 수신하고 출력 데이터 블록을 제공하며, 하나의 데이터 블록은 RTR 및 RTS 신호 모두 데이터 프로세싱 블록들 간에 설정되는 때만 한 쌍의 데이터 프로세싱 블록들 간에 전송되는 시스템.
3. 제1항에 있어서,

   상기 컨트롤러는 시퀀스로 있는 제1 데이터 프로세싱 블록으로 데이터 패킷 내의 데이터 블록 수를 나타내는 제1 신호를 제공하는 시스템.
4. 제3항에 있어서,

   상기 제1 데이터 프로세싱 블록은 상기 제1 신호에 응답하여 후속의 데이터 패킷에 있는 제1 데이터 블록을 식별하는 시스템.
5. 제4항에 있어서,

   상기 제1 데이터 프로세싱 블록은 데이터 패킷에 있는 최종 데이터 블록 프로세싱에 응답하여 상기 컨트롤러에 제2 신호를 제공하고, 상기 제2 신호는 상기 데이터 패킷이 상기 제1 데이터 프로세싱 블록에 의해 완전히 프로세싱되었고 새로운 데이터 패킷이 상기 제1 데이터 프로세싱 블록으로 로딩될 수 있다는 것을 지시하는 시스템.
6. 제5항에 있어서,

   상기 시퀀스로 있는 최종 데이터 프로세싱 블록은 이전 데이터 프로세싱 블록으로부터의 상기 제1 데이터 신호 수신에 응답하여 제3 신호를 상기 컨트롤러에 제공하고, 상기 제3 신호는 상기 데이터 패킷의 제1 데이터 블록이 시퀀스로 있는 모든 데이터 프로세싱 블록에 의해 프로세싱되고 상기 컨트롤러가 상기 데이터 프로세싱 블록에 있는 구성 파라미터를 갱신할 수 있다는 것을 지시하는 시스템.
7. 제6항에 있어서,

   상기 컨트롤러는 상기 데이터 패킷의 프로세싱이 상기 제2 및 제3 신호의 존재에 응답하여 시작할 수 있다는 것을 지시하는 제4 신호를 상기 제1 데이터 프로세싱 블록에 제공하는 시스템.
8. 제1항에 있어서,

   상기 데이터 프로세싱 블록 중 하나는 상기 제1 데이터 신호 및 입력 데이터 블록을 수신하고, 상기 입력 데이터 블록을 프로세싱하며, 복수의 출력 데이터 블록을 제공하고, 상기 출력 데이터 블록 중 제1의 것만을 구비하는 상기 제1 데이터 신호를 후속의 데이터 프로세싱 블록에 제공하는 시스템.
9. 시퀀스로 연결되는 복수의 데이터 프로세싱 블록 - 각각의 데이터 프로세싱 블록은 컨트롤러로부터 각각의 구성 파라미터를 수신하는 상기 컨트롤러에 접속됨 - 을 포함하는 시스템에서, 데이터 패킷을 프로세싱하는 방법으로서,

   각각의 데이터 프로세싱 블록에서, 특정 데이터 패킷과 관련된 제1 데이터 블록을 식별하는 단계;

   상기 식별 단계에 응답하여 상기 컨트롤러로부터의 새로운 구성 파라미터를 판독하는 단계;

   상기 컨트롤러로부터 판독된 구성 파라미터를 사용하여 데이터 프로세싱을 수행하는 단계;

   상기 특정 데이터 패킷과 관계된 제1 출력 데이터 블록과 함께 제1 데이터 신호를 전송함으로써, 상기 구성 파라미터가 데이터 프로세싱 블록의 데이터 패킷 경계에서 변경되는 전송 단계

   를 포함하는 방법.
10. 제9항에 있어서,

    상기 데이터 프로세싱 블록 들 중 각각의 하나 사이에 RTS(ready to send) 신호 라인 및 RTR(ready to receive) 신호 라인을 제공하는 단계, 및 단지 RTS 신호 및 RTR 신호가 존재하는 경우에만 데이터 프로세싱 블록 간에 데이터 블록을 전송하는 단계를 더 포함하는 방법.
11. 제9항에 있어서,

    상기 컨트롤러에 의해, 데이터 패킷 내의 데이터 블록 수를 나타내는 제1 신호를 시퀀스로 있는 제1 데이터 프로세싱 블록에 제공하는 단계를 더 포함하며, 상기 제1 데이터 프로세싱 블록은 상기 제1 신호에 응답하여 후속 데이터 패킷에 있는 제1 데이터 블록을 식별하는 방법.
12. 제11항에 있어서,

    상기 시퀀스로 있는 제1 데이터 프로세싱 블록에 의해, 데이터 패킷에 있는 최종 데이터 블록 프로세싱에 응답하여 제2 신호를 상기 컨트롤러에 전송하는 단계를 더 포함하며, 상기 제2 신호는 상기 데이터 패킷이 제1 데이터 프로세싱 블록에 의해 완전히 프로세싱되었고 새로운 데이터 패킷이 제1 데이터 프로세싱 블록으로 로딩될 수 있다는 것을 지시하는 방법.
13. 제12항에 있어서,

    상기 시퀀스로 있는 최종 데이터 프로세싱 블록에 의해, 상기 최종 데이터 프로세싱 블록에 의한 제1 데이터 신호의 수신에 응답하여 제3 신호를 컨트롤러에 제공하는 단계를 더 포함하며, 상기 제3 신호는 데이터 패킷의 제1 데이터 블록이 시퀀스로 있는 모든 데이터 프로세싱 블록에 의해 프로세싱되었다는 것을 지시하고, 상기 컨트롤러는 제3 신호의 수신에 응답하여 구성 파라미터를 갱신하는 방법.
14. 제13항에 있어서,

    상기 컨트롤러에 의해, 상기 제2 및 제3 신호의 수신에 응답하여 제4 신호를 제1 데이터 프로세싱 블록에 제공하는 단계를 더 포함하며, 상기 제4 신호는 제1 데이터 프로세싱 블록이 다음 데이터 패킷의 프로세싱을 시작할 수 있다는 것을 지시하는 방법.