CN1154292C - 螺旋式扰码 - Google Patents

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Abstract

用于把N-比特输入值变换成N-比特输出值的系统和方法，它可被用于纠错编码和加密N-比特输入值。在代表性的实施例中，该系统包括提供装置(50-54)，用于提供一组所有可能的N-比特值作为多个互不相容的子组，每个子组包含至少一个可能的N-比特值；比较装置(56-60)，用于把N-比特输入值与每个子组进行比较，以确定N-比特输入值属于哪一个子组；以及选择装置(64)，用于选择来自另一个子组的N-比特值作为变换的N-比特输出值。按照本发明，这些子组的每个子组在线性反馈移位寄存器(LFSR)中被循环地产生，或，替换地，被存储在存储器中。

Description

螺旋式扰码
                       发明背景
发明领域
本发明涉及使用于数字数据传输的纠错编码和/或加密系统。更具体地，本发明涉及通过使用非线性1∶1变换把输入值变换为输出值。
有关的现有技术系统
纠错编码和加密系统通常都包括用于把数字信息比特流或数据块在传输前变换为编码的或加密的块的数字逻辑电路，其中每个传输的比特取决于几个原先的信息比特。当被用于纠错编码时，这样的电路确保：即使传输错误扰乱一个或多个变换的比特时，原先的信息比特仍可被有效地恢复，因为每一个原先的信息比特由多个被转换的比特来表示。当用于加密时，这样的电路保护所发送的数据(即，如果没有使用纠错编码，则是原先的信息比特，或如果使用纠错编码，则是所变换的比特)不会因“掩蔽”或“伪装”数据而进行不希望的接收。这典型地是通过对信息比特或变换的比特与只由发射机和所希望的接收机控制的掩蔽比特进行逐个比特方式的异或运算而完成的。这些掩蔽比特通常是从通常被称为“键”比特的预定数目的比特产生的，它们被应用于伪随机处理，该伪随机处理顺序地产生被使用作为掩蔽比特的键比特的各种组合。
因此，可以看到，编码和加密需要一种产生多比特输出的机制，其中每个比特是多比特输入的函数。为了得到对输入比特的这种“扰码”，现有技术使用了线性反馈移位寄存器、非线性反馈移位寄存器、以及包括所谓的“一次性本子(one-time pads)”的查找表。图1显示了现有技术的线性反馈移位寄存器，而图2显示了非线性反馈移位寄存器。在图1中，线性反馈移位寄存器包括N级移位寄存器10，其内容可以通过加一个时钟脉冲到N级的每一级而向右移一位。如技术上所熟知的，在移位寄存器10中的N级的每一级可以用具有时钟输入端、1-比特数据输入端、和1-比特数据输出端的D触发器来实现。为了方便和简化起见，这些触发器中的每个触发器的各个时钟输入端和分开的1-比特输入端/输出端(I/O)在图1中通常以箭头表示。
如从图1可看到的，最左的第(N-1)个触发器接收包括异或(XOR)门22、24、和26的组合的逻辑电路20(以虚线方框表示)的输出，它组合移位寄存器10的选择的触发器的输出。在加上每个新的时钟脉冲后，XOR门26的当前输出变成为到第N-1个触发器的下一个输入。将会看到，由于组合的逻辑电路20严格地由XOR门22、24、和26组成，每个XOR门执行线性的模2加法，所以从XOR门26的输出比特(它被反馈到图1的移位寄存器10中的最左级的输入端)是移位寄存器10的某些选择的内容的线性组合。然而，在图2中，到移位寄存器10的反馈输入比特由组合的逻辑电路30(在虚线方框内)形成。该逻辑电路30不单包括由XOR门32和38组成的的线性组合逻辑电路，还包括由与门(AND门)34、和或门(OR门)36与40组成的非线性组合逻辑电路。因此，OR门40的输出(它被反馈到图2的移位寄存器10中的最左的一级的输入端)是移位寄存器10的某些内容的非线性组合。
图1的线性反馈移位寄存器和图2的非线性反馈移位寄存器可通过以下方式而被用来形成多个输入比特的想要的逻辑函数，即：首先经过I/O端口把输入比特装载到移位寄存器10中，然后通过把相应数目的时钟脉冲加到时钟端口、从而把移位寄存器的内容移位规定数目的次数，并最后从I/O端口提取扰码的内容。被提取的输出的每个比特然后代表原先的输入比特的想要的逻辑函数之一。然而，每个线性和非线性反馈移位寄存器具有如下所述的它自己的优点和缺点。
线性反馈移位寄存器的优点是在提取的输出比特图案开始重复之前精确预测可被加上的时钟脉冲的最大数目的能力，这对于非线性反馈移位寄存器来说常常是不可能的。正如技术上所熟知的，N-级(N-比特)线性反馈移位寄存器的最大周期长度是2N-1。这意味着，对于特定的起始状态(N-比特值)，移位寄存器10在返回到其起始状态之前将循环经过2N-1状态(不同的N-比特值)。通常，线性反馈移位寄存器的实际周期长度是输入比特数和用来产生反馈比特的输出比特位置(抽头)这二者的函数，它通常或多或少地小于最大周期长度。另一方面，非线性反馈移位寄存器有时呈现短得多的周期长度，被称为“短周期”，因为它们例如会损害掩蔽的有效性，所以它们是不希望要的。然而，这样的短周期可通过例如使用图1所示的线性反馈移位寄存器和仔细地选择被用来形成反馈比特的抽头(警告：应避免全零的输入值，因为这会造成长度为1的短周期，由于输出值将是全零而不管所加的时钟脉冲数)而被避免。
线性反馈移位寄存器的另一个优点是，它们执行被称为“1∶1变换”或“信息-无损”的变换。术语“1∶1变换”意味着，对于每个可能的输入比特图案，有独特的相应的输出比特图案。因此，理论上有可能进行反变换，并确定是哪种输入比特图案造成特定的输出图案。术语“信息-无损”也适用，因为原先的输入信息可被全部恢复。然而，由非线性反馈移位寄存器执行的变换不一定是1∶1，而常常是几比一。这意味着，几个不同输入比特图案可被变换成同一个输出比特。这样的变换过程不是单值地可逆的，因此，知道输出状态并不能保证能导出原先的输入状态。换句话说，这样的过程可以是“信息有损的”。
另一方面，线性反馈移位寄存器的缺点是，使用这种寄存器加密的信息被非指定的接收机进行恢复的相对容易性。在给定了在接收机端检测的特定的输出比特序列后，有可能确定对于产生这个输出的寄存器的内部配置(即，哪些抽头被用来形成反馈比特)，因而，有可能重建寄存器和原先的输入信息。在非线性反馈移位寄存器的情况下，这样的重建是较困难的，并且可能需要很不经济的计算量。对于加密，与使用非线性反馈移位寄存器有关的增强的安全性的优点可从被认为在上述的其它方面是一个缺点(例如，几比一的变换)的那些寄存器的同样的特性得出。相反地，在加密方面，线性反馈移位寄存器的降低安全的缺点可从被认为在上述的其它方面是一个优点(例如，1∶1的变换)的那些寄存器的同样的特性得出。明显地，希望把线性和非线性反馈移位寄存器这二者的优点相结合，而避免它们附加的缺点。
提供输入到输出的非线性变换的一个方法(它还要保证是1∶1的)，是使用一种所谓的代替方块(S-方块(s-box))或查找表。当输入比特数N很小(例如，4-16)时，相应于2N个可能的输入的唯一的输出的一个表可被存储在存储器中。这样，对于4-比特输入，存储器可存储16个输出图案，而对于16-比特输入，存储器必须存储65,536个输出图案。当然，存储器尺寸和花费设置了使用S-方框的实际极限。在原则上，S-方块可完全随机地被选择，只要没有输出图案被使用一次以上，以便保留希望的1∶1关系。
S-方块的以前的实施方案曾在人工加密系统中见到，在其中把输入图案与相应的输出图案的说明书，被称为“一次性本子”，提供给发射机顾客和接收机顾客。在把说明书中的一页图案使用于加密或解密消息后，这一页被撕去和毁坏掉。然而，人为错误常常导致不正确使用一次性本子和失去所想要的安全性。对于现代应用，例如防止未鉴权情况下的蜂窝无线电话呼叫接收，需要自动电子系统。这样的系统由本发明提供。
                      发明概要
本发明提供用于把N-比特输入值变换成N-比特输出值的系统和方法，它可被用于N-比特输入值的纠错编码和加密。
在一个方面，本发明的系统包括多个线性反馈移位寄存器(LFSR)，每个线性反馈移位寄存器在其输出端循环地产生所有可能的N-比特值的一个子组，这些值不会由任何其它的LFSR产生，所有这些LSFR一起循环地产生所有可能的N-比特值的一个组。系统还包括比较装置，用于把由各LSFR循环地产生的每个N-比特输出值与N-比特输入值进行比较，以确定哪个N-比特输出值与该N-比特输入值匹配；以及选择装置，用于选择除了其N-比特输出值被确定为与该N-比特输入值匹配的LFSR以外的一个LFSR的输出来作为变换的N-比特输出值。在这个系统的一个实施例中，至少某些LFSR被安排在一个环形组中，这样，当该组中的一个LFSR的N-比特输出值被确定为与N-比特输入值匹配时，该环形组中下一个LFSR的输出被选择为变换的N-比特输出值。
在另一方面，本发明的系统包括提供装置，用于提供一组所有可能的N-比特值作为多个互不相容的子组，其中每个子组包含至少一个可能的N-比特值；比较装置，用于把N-比特输入值与每个子组进行比较，以确定N-比特输入值属于所述子组中的哪一个子组；以及选择装置，用于从另一个子组中选择一个N-比特值作为变换的N-比特输出值。在这个系统的一个实施例中，每个子组在线性反馈移位寄存器(LFSR)中被循环地产生。在这个系统的另一个实施例中，每个子组被存储在存储器中。在各个实施例中，至少某些子组被安排在一个环形组中，这样，当N-比特输入值被确定为属于该环形组中的一个子组时，来自该环形组中下一个子组的输出值被选择为变换的N-比特输出值。
在再一个方面，本发明的方法包括以下步骤：提供一组所有可能的N-比特值作为多个互不相容的子组，其中每个子组包含至少一个可能的N-比特值；把N-比特输入值与每个子组进行比较，以确定N-比特输入值属于各子组中的哪一个子组；以及从各子组的另一个中选择一个N-比特值作为变换的N-比特输出值。在这个方法的一个实施例中，每个子组在线性反馈移位寄存器(LFSR)中被循环地产生。在这个方法的另一个实施例中，每个子组被存储在存储器中。在各个实施例中，至少某些子组被安排在一个环形组中，这样，当N-比特输入值被确定为属于该环形组中的一个子组时，来自该环形组中下一个子组的输出值被选择为变换的N-比特输出值。
                      附图简述
通过参照附图，将较好地了解本发明，以及其多个目的与优点将对于本领域技术人员将是很明显的，其中：
图1是可被用来把N-比特输入变换成所变换的N-比特输出的现有技术的线性反馈移位寄存器的方框图；
图2是可被用来把N-比特输入变换成所变换的N-比特输出的现有技术的非线性反馈移位寄存器的方框图；
图3是按照本发明构建的N-比特变换电路的方框图。
                     详细描述
现在参照图3，本发明的示例性实施例包括M个N-比特线性反馈移位寄存器(LFSR)，例如，具有输入端C0的第一LFSR(LFSR0)50，具有输入端C1的第二LFSR(LFSR1)52以及具有输入端CM-1的第M个LFSR(LFSRM-1)54。LFSR 50、52、和54被选择成使得每个LFSR产生总共有可能的2N输出比特图案的一个子组，它并不与由其它LFSR产生的任何子组重叠。换句话说，每个LFSR 50、52、和54产生N-比特输出的一个特殊的组，其中没有一个N-比特输出会由任何的其它LFSR产生。输出图案的每个子组可被看作为代表一个规定长度的短周期，而子组的组合可被看作为代表一个N-比特LFSR的最大周期长度。
将会看到，在考虑所有可能的输出图案的情况下，在选择由LFSR50、52、和54中的任一个产生的特定的子组时有巨大的灵活性。例如，如果M＝6和N＝8，则LFSR0，LFSR1，LFSR2，和LFSR3中的每一个可被选择，以使得在返回到起始输出和重复循环之前，根据接连地加上时钟脉冲将会产生60个不同的输出。同样地，LFSR4，和LFSR5可被选择，以使得可分别产生12个和4个不同的输出。在本例中，对于所有LFSR的周期长度的总和是256，它等于应被产生的可能的输出比特的总数28。
在把图3的电路起始化后，每个LFSR 50、52、和54被装载成特定的起始状态C0到CM-1，它处在由该LFSR可产生的输出比特图案的子组内，但是在另外的情况下它可以是任意的，只要它对于发射机和接收机来说是已知的(例如，起始状态C0到CM-1可以是在相应的子组中的固定常数)。然后，输入的比特图案被加到分别被连接到LFSR 50、52、和54的输出端的M个比较器56、58、和60中的每一个比较器。在起始状态C0到CM-1已被装载到LFSR 50、52和54，以及输入被加到比较器56、58、和60以后，时钟脉冲发生器62产生接连的时钟脉冲，以便用于移位LFSR 50、52、和54的内容。在每个时钟周期期间，每个比较器56、58、和60把输入比特图案分别与相应的LFSR 50、52、和54的输出进行比较，并且当输入和输出图案是相同时，产生一个“匹配”信号给选择器64。在预定数目的时钟脉冲以后(取决于哪个比较器56、58、和60产生匹配信号)，该选择器64又产生一个“停止”信号给时钟发生器62。在优选实施例中，对于除比较器56、58、和60之一的所有的比较器，这个时钟脉冲数是零，以及对于其余的比较器(例如，它可以是最后的比较器60)，这个时钟脉冲数是一。在这个例子中，选择器64在从比较器56和58的任一个比较器接收到匹配信号后立即产生停止信号，但当从比较器60接收匹配信号时，它在产生停止信号以前等待一个时钟脉冲。
在产生停止信号以后，选择器64选择LFSR 50、52、和54中的预定的一个LFSR的输出作为相应于所加上的输入的变换的输出。然后，下一个输入值被加上，且时钟脉冲发生器62重新启动。对于每次加上新的输入值，其输出要被选择为变换的输出的LFSR将取决于哪个比较器56、58、和60产生了一致信号，但当然必须排除其比较器产生了匹配信号的LFSR(否则，所选择的输出将只是等于所加上的输入)。由于输出是从除了其比较器产生了匹配信号的LFSR以外的一个LFSR中被选择，所以从输入到输出的变换可被成为非线性的。在本发明的一个实施例中，如果相应于LFSRL的比较器产生匹配信号，则输出从LFSRL+1中被选择，当L＝M-1时，输出是从LFSR0中被选择(即，L被加增量成按模M的L+1)。然而，这个实施例不一定是优选的，如果LFSRL的周期长度显著地大于LFSRL+1的周期长度的话。例如，如果LFSRL+1的周期长度是217，及LFSRL+1的周期长度是31，则在加上217个接连的时钟脉冲期间内，LFSRL将循环一次，而LFSRL+1将循环7次。这样，将有7个不同的LFSRL值，相应于7个不同输入值，这会导致相同的输出值从LFSRL+1中被选择。这会构成几比一(即7∶1)的变换，而不是更为希望的信息无损(即1∶1)的变换。
然而，如果输出总是从具有和其比较器产生了匹配信号的LFSR同样的周期长度的LFSR中被选择，则可以得到希望的1∶1变换。例如，如果M＝6及六个LFSR的周期长度分别是60、60、60、60、12、和4，则来自相应于LFSR0的比较器的匹配信号可以使得来自LFSR1的当前的输出被选择，来自相应于LFSR1的比较器的匹配信号可以使得来自LFSR2的当前的输出被选择，来自相应于LFSR2的比较器的匹配信号可以使得来自LFSR3的当前的输出被选择，来自相应于LFSR3的比较器的匹配信号可以使得来自LFSR0的当前的输出在一个额外的时钟脉冲以后被选择(这等效于选择被增量一的LFSR0的当前的输出)。这个额外的时钟脉冲被用来确保：重复加上一个处在由LFSR0到LFSR3中任一个所产生的数值的子组内的给定的输入值，并不导致相同的输出值从这个环路中的下一个LFSR中被重复选择，但事实上会使所得到的输出值循环经过由这个环路中的下一个LFSR所产生的全部60个值。对于分别具有周期长度12和4的剩余的移位寄存器LFSR4和LFSR5中的每一个移位寄存器，没有可与其配对的具有相等周期长度的其它的LFSR，因此这两个LFSR中的每一个LFSR可能必须与具有较短或较长周期的LFSR配对，造成几比一或一比几(信息损失)的变换。替换地，这些LFSR中的每一个LFSR可能被变换到由一个额外的时钟脉冲对其移位后的它本身，这样，导致了1∶1的线性变换。
当然更优选的变换是非线性1∶1变换。通常，这要求：对于每个具有一定周期长度的LFSR，至少有一个具有相同周期长度的其它LFSR，它的输出在匹配信号被第一LFSR产生以后能被一个(或可能多个)额外时钟脉冲选择。然而，可以看到，在某些FSR具有相同的周期长度而另外一些LFSR则不具有的情况下，所有带有相同周期长度的LFSR可被安排成一个环形组，在其中由相应于一个LFSR的比较器产生的匹配信号使得选择在该组中的下一个LFSR的输出，除非由相应于该组中的上一个LFSR的比较器产生的匹配信号使得在产生额外时钟脉冲后选择来自该组中的第一个LFSR的输出。应当被满足的唯一的其它准则是，所有LFSR的周期长度总和等于2N，其中N是输入比特数。
实际上，将有几种不同的LFSR配置，它们可以满足以上的对于任意给定的N值的准则。例如，如果N＝8(2N＝256)，则有可能使用被安排在两个环形组中的四个LFSR，第一组包含两个LFSR，其中每个LFSR具有124的周期长度，及第二组包含两个LFSR，其中每个具有4的周期长度。替换地，有可能使用一个环形组，包括三个LFSR，每个LFSR具有85的周期长度，以及一个第四LFSR，它具有1的周期长度(在这种情况下，相应于第四LFSR的一个输入值可简单地被变换为它本身)。也有可能使用被安排在两个环形组中的八个LFSR，第一组包含四个LFSR，每个LFSR具有56的周期长度，及第二组包含两个LFSR，每个具有8的周期长度。当然，这些例子并没有完全包括本领域技术人员将看到的在N＝8的情况下的可能的配置。同样地，在N＞8的情况下，可以发现存在有满足以上准则的许多更大的周期长度的组合。
本领域技术人员将会看到，由本发明提供的变换函数，如图3总的显示的，可以通过使用除LFSR和有关比较器以外的部件来实现。例如，对于N-比特输入值，一组所有可能的N-比特值可以以多个子组形式被存储在只读存储器(ROM)中，每个子组可被看作为包含由图3中的LFSR 50、52、和54中的一个相应的LFSR产生的N-比特输出值的等价物。把输入值与ROM中的内容进行比较，以便确定输入值属于哪一个所存储的子组。然后输出值可以以等同于如上所述的图3中的电路的运行的方式从另一个子组中被选择。在替换的实施方案中，按照本发明构建的ROM对于每个可能的N比特存储一个通过使用图3的变换函数进行了预计算的独特的N比特输出值。当加上特定的N比特输入值时，该值被用来形成到ROM的地址，以便读出(恢复)相应的N比特输出值，后者然后被用作为想要的变换值。
总之，本领域的技术人员将容易看到，对于在这里所揭示的本发明的实施例可以作出许多修正和变动，而几乎不背离本发明的精神和范围。因此，这里所揭示的本发明的形式是示例性的，而不打算作为对于在以下的权利要求中所规定的本发明的范围的限制。

Claims (13)

1.用于把N-比特输入值变换成所变换的N-比特输出值的系统，包括：
多个线性反馈移位寄存器(LFSR)(50、52、54)，每个线性反馈移位寄存器在其输出端循环地产生所有可能的N-比特值的一个子组，这些值不会由任何其它的LFSR产生，所有这些LSFR一起循环地产生所有可能的N-比特值的一个组；
比较装置(56、58、60)，用于把由所述各LSFR循环地产生的每个所述N-比特输出值与所述N-比特输入值进行比较，以确定哪个所述N-比特输出值与所述N-比特输入值匹配；以及
选择装置(64)，用于选择除了其N-比特输出值被确定为与所述N-比特输入值匹配的LFSR以外的一个所述的LFSR的输出来作为所述所变换的N-比特输出值。
2.权利要求1的系统，其特征在于，其中至少某些所述的LFSR(50、52、54)被安排在一个环形组中，这样，当该组中的一个LFSR的N-比特输出值被确定为与所述N-比特输入值匹配时，所述环形组中下一个LFSR的输出被选择为所述的所变换的N-比特输出值。
3.权利要求2的系统，其特征在于，其中在所述环形组中的LFSR(50、52、54)具有相等的周期长度。
4.权利要求2的系统，其特征在于，装置，用于为在所述环形组中的至少一个LFSR(50、52、54)，选择输出在所述环形组中的下一个LFSR，作为在跟随这样一个周期后面的周期中的所述的所变换的N-比特输出值，在所述的这样一个周期中，所述至少一个LFSR的N-比特输出值已被确定为与所述N-比特输入值匹配。
5.权利要求2的系统，其特征在于，对所述的所变换的N-比特输出值进行操作的装置，被使用于纠错编码或加密所述N-比特输入值。
6.用于把所施加的N-比特输入值变换成所变换的N-比特输出值的系统，包括：
装置，用于提供一组所有可能的N-比特输入值，作为多个互不相容的子组，每个子组包含至少一个可能的N-比特值；
装置，用于确定所述N-比特输入值属于那个子组；
存储器装置，用于将来自另一个所述子组的一个N-比特值作为所述经变换的N比特输出值存储；
寻址装置，用于从所述被施加的N比特输入值形成一个到所述存储器装置的地址，所述地址与存储相应于所述被施加的N-比特输入值的N比特输出值的所述存储器的一个单元有关；以及
恢复装置，用于从所述单元恢复相应的N-比特输出值，以便用来作为所变换的N-比特输出值。
7.权利要求6的系统，其特征在于，其中所述存储器装置是只读存储器(ROM)。
8.权利要求6的系统，其特征在于，对所述的变换的N-比特输出值进行操作的装置，被使用于纠错编码或加密所述加上的N-比特输入值。
9.用于把N-比特输入值变换成所变换的N-比特输出值的方法，包括以下步骤：
提供一组所有可能的N-比特值作为多个互不相容的子组，每个子组包含至少一个可能的N-比特值；
把所述N-比特输入值与每个所述子组进行比较，以确定所述N-比特输入值属于所述子组中的哪一个子组；以及
从所述各子组的另一个中选择一个N-比特值作为所述的所变换的N-比特输出值。
10.权利要求9的方法，其特征在于，其中每个所述子组在线性反馈移位寄存器(LFSR)中被循环地产生。
11.权利要求9的方法，其特征在于，其中每个所述个子组被存储在存储器中。
12.权利要求9的方法，其特征在于，其中至少某些所述子组被安排在一个环形组中，这样，当所述N-比特输入值被确定为属于所述环形组中的一个子组时，来自所述环形组中下一个子组的输出值被选择为所述的所变换的N-比特输出值。
13.权利要求9的方法，其特征在于，其中所述所变换的N-比特输出值被使用于纠错编码和加密所述N-比特输入值。
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