JPS58175052A - 符号化または復号化バイト発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、特に、ビデオグラフ方式で用いるように適応
された符号化または復号化バイト発生器に関する。

ＡＮＴ工ＯＰ］ｅ方式のようなビデオグラフ方式におい
ては、情報は、奇数（インパリティ）ビットである最上
位げットｂ８と、６つの上位ビットｂ７１　ｂ１５１ｂ
５と、４つの下位ビットｂ４ないしｂｌからなるバイト
の形態でディジタル的に符号化されていることを最初に
述べておく必要がある。

バイトは、制御バイトとデータ・バイトとに分類される
。制御バイトは特に、ページの見出しおよび終りならび
に行の初めおよび終りを指示する。

制御バイト間に挿入されるデータ・バイトは、行内に納
められる文字に対応するものである。

このようなバイトによって作成することができる符号も
しくはコーｒの集合は、ｂδ＋　　ｔ）６．　　ｂ７の
値に従い８つのカラふと、ｂｌ　ｙ　　ｂｌ　＋　　ｂ
３　ｒ　　ｂ４の値に従い１６の行を有する表もしくは
テーブルに従って組織化される。このような表において
、第６番目および７番目のビットが零であるバイトに対
応するカラム０および１は制御バイトを格納し、 カラム２および６は本質的に数および区切り記号を格納
し、 カラム４および５は原則的に大文字を格納し、カラム６
および７は原則として小文字を格納する。

例えば、使用者がアクセス可能な情報の１ページは以下
に述べるようなフォーマットを呈する。

１）ページは先ず、ページの見出しを有している。この
見出しは制御コード（ＥＴＸ　）　ＩＰＩＰ　Ｒｅ　Ｎ
ＰＩＮＦ２　ＮＦ２からなる。

ここで、ＫＴＸは、前ページを終らせるコードであり、
Ｆ’？は新しいページを示すコードであり、８日はペー
ジのフラッグであり、ＮＦｌ、ＨＰ冨、　ｕｐ３はｒｏ
ｏｌＪからｒ９９９Ｊのページ番号を示すコードである
。

２）ページの見出し後には、「零」行が続く。

この行のコードは、Ｕ８００　ｏｌｃ、、　Ｃ３・・・
・・・Ｒｅ　ＬＦであり、ここでＵ８は行のフラッグで
あり、００は、ランクもしくは階位零を示し、’ｌ＊　
　Ｃ２＊　　０３は補数コーＰであり、ＲＯ，ＬｌＦは
ページ４終らせろコードである。

３）零行の後には、コーｙ　（Ｒａ　ＩＪＦ　）　Ｕ８
　ＮＲ。

ＮＲ２からなる行の見出しを含む情報行が続く。ここで
ＲＯ，ＬＰは先行の行を終らせるコーＰであり、ＵＳは
行のフラッグであり、ＮＲＩ　、　　ＮＲ２は「０１」
ないし「２４」の行番号でおり、さらにデータ・パイ）
　ａｘ　？　　’１１　ｔ　・・・・・・ｔ　　ｄｎが
続く。これらデータ・バイトは現在の行の見出し、該行
の終末（他の行の初め）もしくはページの終り間に挿入
される。これらバイトｔＸ１ｐｅＬ１１＋　・・・・・
・ｔ　　ｄｎは、提供されるサービスを構成する情報と
なる。

フランス国特許願（ＦＲ−Ａ　−２，４４８，８２４）
には、マガジンの適状のページの表示可能な行に納めら
れている情報だけをインタロックするための手段が記述
されている。言い換えるならば、このインクロックは上
に述べたコード表のカラム０および１に現れる制御コー
ド、特にコードＫＴＩ　。

ＦＦ、　　Ｒ８，ＲＯ，ＲＦおよびＵＳには影響を及ぼ
さず、データｄ１ｐｄ２＋・旧・・たけに影響を与える
。

さらに、上記の特許願明細書に開示されている手段はデ
ータ・バイトの奇偶性に関するものである。

上の結果は、符号化バイト・シーケンスを形成するため
の手段を備えた自動ロックもしくは自動インタロックを
用いて達成される。なお該符号化バイトの０１ないしＣ
Ｂで表わされるビットは次のような仕方で発生される。

Ｃ１＋　　”Ｉｔ　　Ｃ３ｐ　　Ｃ４およびＯδは、サ
ービス・キーにおよびページ番号ならびに間組の行によ
って可視化される各行の初めで常に初期設定される擬ラ
ンダム・シーケンス発生器の出方で標本化される。

Ｃ６およびＣ７は零である。

０日はパリティｅビットもしくは偶数ビットである。

従って、得られる符号化シーケンスは偶数のバイトから
なる。これらバイトはＯｌｐ　　Ｃ２ｐ　・・団・。

Ｃｎ、そしてより一般的にはＣ３で表わされる。情報行
を構成するクリアなバイト（即ちロック前のバイトであ
って、以下クリアーバイトと称する）は、ｄ１＊　　ｄ
Ｒｐ・・・・・・、ｄｎで表わされ、さらに一般的にｄ
ｊで表わされるシーケンスを形成する。

これらバイトは奇数である。これらバイトは次の規則に
従って符号化バイトによりロックされる。

即ち、表示可能な行の新しい各クリア・バイト毎に、下
記の条件下で符号化シーケンスのバイトを標本化する。

クリア・バイトがコード表のカラム０および１に属する
（ｂａ＝ｂ）＝０である）場合には、このバイトはその
ま〜伝送され、符号化バイトは用いられない。

クリア・バイトがカラム０または１に属しない場合には
、このクリアｅバイトは「イクスクルーシデ・オア」論
理回路で符号化バイトと組み合されてロックされたパイ
）　Ｄｊ＝ａｊｅ　ａ：、を構成する。ここで記号ｅは
「イクスクルーシデ□オア（排他的論理和）」動作を表
わす。

符号化バイトが偶数であるので、給布されるバイトはク
リア・バイトと同様奇数である。さらに、イクスクルー
シプ・オア動作で、クリア番バイトは、該クリア・バイ
トと同じカラム群に属するロックされたバイトと置換さ
れる。即ち、本質的に区切り記号を格納するカラム２お
よび６からなる群、原則として大文字を格納するカラム
４および５からなる群ならびに原則として小文字を格納
するカラム６および７からなる群に属するロックされた
バイトと置換される。

最後に、カラム０および１に属するバイト、特にそのま
〜伝送されるコードＥＴＸ、　　ＦＦ、　　Ｒ８，ＲＣ
。

ＬＰおよびＵＳに対応するバイトは変更されない。

さらに、符号化バイトの６番目および７番目のビットが
零であるという理由から、これらカラムに属する新しい
バイトが導入されることはない。

受信に当っては、情報をロックした状態から解放するこ
と、即ちロック外しする必要がある。この目的で、受信
機は、次のように形成されるバイトを発生する復号化バ
イト発生器を備えている。

即ち、 下位５ビツトは、サービス・キーに５問題のページ番号
および問題の行の番号によって行の各見出しで再初期設
定される発生器により得られる擬ランダム・シーケンス
で標本化する。

６番目および７番目のビットは零である。

８番目のビットは零にする。

ロック外しの規則はロックのときに用いられた規則に類
似である。ロックされた行に属する各折しいバイトの受
信毎に、新しい復号バイトが発生される。次のような２
つの場合が挙げられる。

受信したバイトがカラム０および１に属する場合には、
このバイトはそのま〜解釈回路に伝送される。

受信したバイトがカラム０および１に属しない場合には
、（その６番目および／または７番目のビットが零では
ないので）、このバイトは翻訳される前に、イクスクル
ーシデ・オア回路によって復号化バイトと組合される。

以下本発明に関して梗概する。

先に掲げたフランス国特許鵬においては、擬ランダム・
シーケンスを発生するのに、非線形論理と組み合せた多
項式発生器が用いられていた。さら圧、フリップ・フロ
ップおよびイックスクルークデ・オア・デートのアセン
ブリが用いられていた。この発生器は、符号化または復
号しようとするメツセージに適した符号化または復号化
バイトを供給できるが、ソフト・ウェアとして解読器の
マイクロプロセッサに採用する場合には、その性能はそ
れ程良好ではない。例えば標準のマイクロプロセッサを
備えたＡＮＴＩＯＰＥ型のデコーダでは、１にバイトか
らなるページを復号して解釈するのに約６秒をも必要と
する。

本発明の目的は、上記の欠点を除き、上記のものと等価
な作業に要する上記の時間を６秒から０．４秒台に減少
することを可能にする符号化または復号化バイト発生器
を提供することにある。従って本発明の場合には、符号
化または復号化バイトを発生するのに必要とされる命令
の数は相当に少ない。

本発明の他の利点は、発生される擬ランダム・シーケン
スの期間もしくは周期に関し大きな利得が得られること
である。上に掲げたフランス国特許願に記述されている
発生器では、シーケンスの周期は、（２”−１）・（２
”−１）・（２”−１）即ち約１−４　ｘ　１０１７バ
イトであった。

本発明による発生器では、シーケンスの周期は（３１’
−１）、（１２７７−１）、（３１５−１）の最小公倍
数、即ち約２．３　Ｘ　１０”バイトである。

このような結果は、本発明によれば、それぞれが加算器
およびレジスタからなる６つのサブアセンブリを用いる
ことによって得られる。この場合、該３つのサブアセン
ブリは３つの回帰的シーケンスを実現するのを可能にす
る。各シーケンスは初期設定バイトである変数に依存す
る。発生器の状態は３つのシーケンスの特殊な組合によ
って定義され、そして各状態が、所望の符号化バイトま
たは復号化バイトである出力の変数を決定する。

本発明のこれらの特徴は、添付図面を参照して述べる以
下の記述から一層明瞭になろう。

第１図に示したシステムは次の構成要素を備える。即ち
、 情報源５と、 送信中央ステーション２であって、文字列で組織された
ページから構成されるマガジンを処理する手段６（但し
この手段６は上記情報源に設けられていないものとする
）と、ディジタル信号の形態でマガジンを記憶するため
の回路１ｏと、該回路１０に接続された複数の接続１１
と、テレビジョン信号の線内に情報を挿入するのに用い
られる分配マルチプレクサとを有する送信中央局２と、
複数の受信局であって、それぞれ、上記テレビジョン信
号を受は且つ復調する回路１４と、映像ビデオ信号を処
理するチャンネル１６と、特にディジタル信号のデコー
ダを含むディジタル信号の処理チャンネル１８と、表示
デバイス２ｏとを備えている受信局４である。

図示のシステムにおいては更に送信中央局２内には次の
要素が設けられている。

ａ）例えば数分台とすることができる所定の間隔でラン
ダムな仕方で変わることができるサービス・キーＫを表
わすディジタル信号を発生する発生器２２゜ ｂ）自動ロック回路２４゜このロック回路２４は次の要
素を含む。

１）上記マガジン記憶回路１ｏに接続されておってクリ
ア・バイトを受ける入力を有する回路２８゜この回路２
８は上記クリア・バイトの内、第７番目および第６ＩＩ
目のビットが零であるバイトを識別するように適応され
ている。この回路２８は２つの出力３１および３２を有
しており、第１番目の出力は、第７番目および第６番目
のビットが零であるバイトを出力するものであって、（
接続１１′）を介し分配マルチプνクサ１２に接続され
ており、そして第２の出力端は、第７番目および／また
は第６番目のビットが零ではないクリア・バイトｄｊを
送出する。

ｉｉ）　　２つの入力端を有するイクスクルースイデ・
オア型の論理回路３４゜上記２つの入力端の内の１つは
比較器２８の第２の出力端３２に接続されておって該比
較器から、第６番目および第７番目のぎットが零でない
オクテツトｅバイトを受ける。”該論理回路３４は奇数
符号化バイトＤｊを送出する出力端を有しており、これ
ら符号化されたバイトは次いで（接続１１′を介し）分
配マルチプレクサ１２に供給される。

Ｃ）自動ロック回路２４によって制御される符号化用バ
イトＣｊの発生器２６であって、該回路２４からページ
番号および伝送されるデータの行番号を表わすバイトな
らびにサービス・キーＫに対応する信号を受ける。この
バイト発生器２６は、表示可能な行の各データ・バイト
発生器に符号化用バイトＣｊを発生する。この符号化用
バイトは、８番目のビットがパリティ・ビットであり、
第７番目および第６番目のビットが零であって、このバ
イトはデート３４の第２の入力端に印加される。

さらに、各受信局４には茨の要素が設けられてｄ）送信
局で使用中のサービス・キーを表わすディジタル信号を
発生する回路３６゜ ・）自動アンロック（ロック外し）回路３８゜この回路
３８は次の要素を有する。

１）符号化されたバイトを受ける入力を有する回路４２
゜この回路はこれら符号化されたバイトの内、第７番目
および第６番目のビットが零であるバイトを識別するよ
うに適応されている。この回路は２つの出力端４３およ
び４４を有しており、第１の出力端４３は第７番目およ
び第６番目のビットが零であるバイトを送出するもので
あって、ディスプレイ・デバイス２０に接続されており
、第２の出力端は、第７番目および第６番目のビットが
零でない符号化された。４イトＤｊを送出する。

１）　　２つの入力端を有するイクスクルースイデ・オ
ア型の論理回路であって、該回路４６０１つの入力端は
回路４２の出力端４４に接続されておって該回路４２か
ら符号化されたバイトＤｊを受ける。この論理回路４６
は符号化されたバイトｄｊを送出する出力端を有してお
り、符号化されたバイトは次いでディスプレイ・デバイ
スに供給される。

ｔ）上記自動アンロック回路により制御される復号バイ
ト発生器２６′。この発生器２６′は、伝送されるペー
ジの番号および伝送されるデータの行番号ならびに使用
中のサービス・キーＫに対応する信号を該アンロック回
路から受ける。この復号バイト発生器２６′は、出力端
４１を有しており、この出力端４１は入力符号化バイト
毎に、零にセットされている最上位ビットおよび零であ
る第７番目および第６番目のビットを有している。この
バイトはデート４６の第２の入力端に印加される。

本発明は特に、符号化バイト発生器２６および復号化バ
イト発生器２６′に関するものである。このような発生
器の構造が第２図に示されている。

第２図に示しであるように、この回路は８つの入力アク
セス”８ｙＢ７ｐ・・・・・・ｐ　　Ｂｌと３つのサブ
アセンブリＲ，８およびＴを有している。なおり８が最
も大きい重みを付けられている。

、第１のサブアセンデＩＪ　Ｒは、２つの入力端と１つ
の出力端を有するイクスクルーシデ・オア壓の５つの論
理デー）ＲＥ５．・・・・・・、　　ＲＰｌと、７つの
レジスタＲム、ＲＢ、Ｒ○、　ＲＤ、　　ＲＥ、　　Ｒ
Ｆ’およびＲＧと、１つのモジュロ３１加算器ＲＡ（ｌ
とから構成されている。これらレジスタおよび加算器は
５ビツトのものであって並列人力−出力を有している。

加算器は２群の入力ＲＡ（ｌ　ｌおよびＲＡｄ２を有し
ているＯ 上記のいろいろな要素間の接続は次の通りである。ｆ　
　）　ＲＥ３　ｅ・・・・・・、　　ＲＰＩの１つの入
力端は、小さい重みの５つのアクセス人力Ｂ５ｐ・・・
・・・ｒ　Ｂ１、に接続されている。第１のレジスタＲ
Ｄの入力端は上記５つの？−）の出力端に接続されてお
り、そして該レジスタＲＤの出力端はレジスタＲＥの入
力端に接続されると共に加算器群ＲＡ（１２の入力端に
接続されている。レジスタＲ１！ｉの出力端はレジスタ
ＲＦの入力端に接続されており、該レジスタＲＦの出力
端はレジスタＲＧの入力端に接続されている。該レジス
タＲＧの出力は上位（大きい重み）の方向に向って一階
位づつ循環的にシフトされて加算器の入力端ＲＡｄ　ｌ
に接続されている。該加算器の出力端はレジスタＲＡの
入力端に接続されており、そして該レジスタＲＡの出力
端はレジスタＲＢの入力端゛に接続されている。該レジ
スタＲＢの出力端はレジスタＲＣの入力端に接続されて
おり、そしてこのレジスタＲＯの出力端は’Ｉ’　−）
　ＳＰ５　、・・・・・・、　　ＲＰｌの第２の入力端
に帰還結合されている。

上記の第１のサブアセンブリＲは、さらに、５ビツトの
イクスクルーシブ・オア型の論理回路ＵＸＯを有してい
る。この論理回路Ｒｘｏの第１群の入力端１２はレジス
タＲＥの出力端に接続されており、そして第２群の入力
端１４はレジスタＲＡの出力端に接続されている。この
回路の５ビツト出力がこの第１のサブアセンブリＲの出
力１６となっている。

既に述べたように、図示の回路は第２のサブアセンブリ
Ｓを有しており、とのサブアセンブリｆ３は、２つの入
力と１つの出力を有するイクスクルーシデ・オア型の７
つの論理デー）ＳＰフ、・・・・・・。

８Ｐｌと、７つのレジスタＳＡ、　　８Ｂ、　　ＳＣ！
、　　［ｉｌＤ、　ＳＥ。

８Ｆおよび８Ｇと、モジュロ１２７加算器５Ａ（ｌとか
ら構成されている。上記レジスタおよび加算器は７ぎッ
トのものであって、並列人力−出力を有している。加算
器は２つの群の入力８Ａ（１４および５Ａ（１２を有し
ている。

これら要素間の接続は次の通りである。４つのデー）　
ｓｐ？、　　８Ｐ６．　ＳＰ５およびＳＰ、のそれぞれ
１つの入力端は、小さい重み（下位）の４つのアクセス
人力Ｂ４．Ｂ３．Ｂ２およびＢ１に接続されており、そ
して６つの他のデートｓｐ３．　　ＳＰ２．　　ＳＰＩ
のそれぞれ１つの入力端は大きい重み（上位）のアクセ
ス入力”／ｅ　　Ｂ６およびＢ５に接続されている。

第１のレジスタ８Ｆの入力端は上記デートの出力端に接
続され、そして大きい重みの入力端はアクセス人力Ｂ１
ｖ　Ｂ２ｅ　”３およびＢ４に接続されている。レジス
タＳＦの出力端はレジスタ８Ｇの入力端に接続されると
共に加算器の入力８Ａｄ２に結合されている。レジスタ
ＳＧの出力端は、大きい重みの方向に向って（上位に向
い）１階位づつ循環的にシフトされて加算器の入力端８
Ａ（Ｌ　ｌに接続されている。加算器の出力端はレジス
タ８Ｂの入力端に接続され、該レジスタ８Ｂはレジスタ
Ｓｏ、８Ｄおよび８Ｆに直列に接続されている。レジス
タ８Ｅの出力端はデー）ＳＰ、、・・・・・・、８Ｐ１
の第２の入力端に帰還接続されている。この第２のサブ
アセンブリＳは、５ビツトの出力２０を有しており、こ
の出力の５ビツトがレジスタＳＡの小さい重みの５♂ツ
ト、即ち下位５ビツトとなっている。

図示の回路は、さらに、第６のサブアセンブリＴを有し
ており、このサブアセンデＩＪ　’ｌ’は、それぞれ２
つの入力端と１つの出力端を有するイクスクルーシデ・
オア型の５つの論理デートと、５つのレジスタＴＡ、　
　ＴＢ、　　Ｔｏ、　　ＴＤおよびＴＩと、モジュロ３
１加算器ＴＡｄとから構成されている。これらレジスタ
および加算器は５ビツトのものであって、並列人力−出
力を有している。加算器は２群の入力ＴＡ（１１および
ＴＡ（１ｇを有している。

上記要素間の接続は次の通りである。ｒ−）’ｒｐ３な
いしＴＰＩのそれぞれ１つの入力端は大きい重みもしく
は上位の５つのアクセス人力Ｂ８＋　　Ｂ７＋Ｂ６．Ｂ
５およびＢ４に結合されている。第１のレジスタＴｏの
入力は上記？−）の出力に結合されている。該レジスタ
ＴＯの出力端がレジス）　ＴＤの入力端に接続されると
共に加算器の入力ＴＡ（１２に接続されている。レジス
タＴＤの出力端はレジスタＴＩの入力端に接続されてい
る。該レジスタＴＥの出力端は加算器の入力端ＴＡ（１
２に接続されている。該加算器の出力端はレジスタＴＡ
の入力端に接続されている。このレジスタＴＡの出力端
はレジスタＴＢの入力端に接続されており、該レジスタ
ＴＢの出力端はｒ−）ＴＰ、、・・・・・・、　　’ｒ
ｐｌの第２の入力端に帰還結合されている。

上記の第６のサブアセンブリＴはまた、５ビツトのイク
スクルーシデ拳オア型の論理回路Ｔ工０を備えており、
この論理回路はレジスタＴＤの出力に接続された第１群
の入力端２２とレジスタＴＡの出力に結合された第２群
の入力２４を有している。この論理回路は５ビツト出力
を発生し、この出力が第６のサデアセンデＩＪ　’［’
の出力２６となっている。

図示の回路は、さらに、５ビツトのＡＮＤ型の第１の論
理回路３０を有しており、該論理回路３０は２つの入力
端３１および３２ならびに１つの出力端３３を伽えてい
る。その内１つの入力端３１は第１のサブアセンプリＲ
の出力端１６に接続されており、他の反転入力端３０に
は第２のサブアセンブリ日の出力端２０に接続されてい
る。

図示の回路はさらに、５ビツトのＡＮＤ型の第２の論理
回路４０を備えており、この論理回路４０は２つの入力
端４１および４２ならびに１つの出力端４３を有してい
る。入力端の内の１つ４１は、第３のサデアセンデＩＪ
　’ｌ”の出力端２６に接続されており、他の入力端４
２は第２のサブアセンブリ日の出力端２０に接続されて
いる。

図示の回路は、さらに、５ビツトのＯＲ型の論理回路５
０を有しており、この論理回路５０は２つの入力端５１
と５２および１つの出力端５３を備えている。その内１
つの入力端５１は、第１のイクスクルーシデＯＲ型の論
理回路（ＲＩＯ）に接続されており、他方の入力端５２
は第２のイクスクルーシデ・オア論理回路（’Ｔ１ｏ　
）の出力端４３に接続されている。

図示の回路はさらに、論理回路５０の出力端５３に接続
された５ビツト人力６１および１ビツトの出力６２を有
するモジュロ２加算器６０を有している。

最後Ｋ、図示の回路は、８つの出力アクセスＣＢｙ”Ｉ
ｔ・・・・・・、０１を備えており、Ｃ８が最も大きい
重みを有する（最上位である）。アクセス出力Ｃ８は加
算器６０の出力６２に結合されており、そしてアクセス
出力０６およびＯフは永久的に論理「０」状態に維持さ
れ、そして他の５つの出力アクセス０５ｖ　　Ｃ４ｔ・
・・・・・ｙ　　Ｃ１は論理回路５００５ビツト出力５
３に接続されている。

図示の回路はクロックＴＯで完結する。このクロックＴ
Ｏは回路Ｔ２を制御し、そして該回路７２は接続８１に
レジスタの読出し命令を発生し、接続８３にリセット命
令を発生し、そして接続８５に書込み命令を発生するよ
うに適応されている。これら６つの接続はレジスタの各
々に対して行なわれ、第２図に、各レジスタの右側に付
けられた水平の矢印により記号的に示されている。

この回路の動作は次の通りである。

アクセス入力端Ｂ８．Ｂ、・・・・・・ｐ　Ｂ１には、
初期設定バイトが印加される。なお、このバイトの構成
に関しては追って説明する。このバイトにより、発生器
の初期状態が設定される。入力アクセスＢ８＋・・・・
・・、Ｂ１の幾つかのものに対する（論理ｒ−）を介し
ての）第１のレジスタＲＤ、　　８ＦおよびＴ。

の既述のような接続により、３つのサデアツセンデＩＪ
Ｒ，８およびＴによって用いられる６つの初期設定数Ｒ
工、Ｓ工およびＴＩが定められる。ここで、入力端Ｂ□
に印加されるピットをｂ工で表わすとすると、上記の初
期設定数Ｒ工、　　ＳＩおよびＴＩはそれぞれ次のよう
に定義される。

Ｒニーｂ！１ｂ４ｂ３ｂ２ｂｌ　＋但し　０＜Ｒ工＜６
１Ｓ工＝ｂ４ｂ３ｂ＝ｂｌｂｓｂ？ｂａ　を但し　０＜
ＳＩく１２７Ｔ工＝ｂ８ｂ？ｂ６ｂ５ｂ４．但し　０＜
ＴＩ＜６１この発生器の状態は各時点において６つのサ
ブアセンプリ よって定まる。またサブアッセンブリの各状態は、当該
サブアッセンブリの先行の状態に依存する。

既述の接続から、次の関係式が得られる。

ｒｉ＋４　＝　ｒｉ−ｓ　＋　２°ｒ１−６　　モジュ
ロ６１８１−１＝　８１−５＋　２・８１−６　　モジ
ュロ１２７ｔｉｌｌ−ｔｌ−２＋　ｔｉ　−４モジュロ
６１上式中ｒ、ｇおよびｔはサゾアツセンデＩＪ　Ｒ１
８およびＴの状態を表わし、そして接尾辞は、ｌｉ数１
の関数である順位を表わす。例えばサブアセンプリ となる。発生器の有ゆる時点ｎにおける総合的状態は、
レジスタの内容であるワードの果合ｘｎにより定義され
、次のように表記することができる。

上式中ＲＡ、ＲＢは、同じ表記法でレジスタの内容を表
わす。

この状態は、次のように分配された１０９個のビットを
含む。

シーケンスｒに対しては５ビツトの７ワード（５）。

（レジスタＲＡないしＲＧ　） シーケンスＳに刈しＸは７ビツトの７ワード。

（レジスタＳＡないしｓＧ） シーケンスｔに対しては５ビツトの５ワード。

（レジスタＴＡないしＴＪＣ） 時点ｎ＋１における発生器の新しい状態”ｎ＋、は次の
ように定義される。

演算子のは「排他的論理和」（イクスクルーシデ・オア
）、即ち、モジュロ２０ピツト加算を表わす。また表記
「ｍｏｄ３１Ｊおよび［ｍｏａ　１２７　Ｊは、加算後
にその結果が厳密に６１または１２７よりも大きい場合
に、６１または１２７を減算することを表わす。

これら初期設定バイトは、初期設定相中のみ、入力Ｂ８
ないしＢ１に現われる。

しかる後には、これら入力は、発生器が符号化バイトま
たは復号化バイトを発生する間、苓状態に維持される。

出力バイトの定義は、状態ハから出発して回路Ｒ１０・
’Ｉ’ｘｏ・３０．４０および５０によって行なわれる
。より具体的に述べると、８Ａの小さい重み（下位）の
５ビツトの各々は、その値「０」かまたは「１」に従が
って、ＲＡ　ｅ　Ｒ１に対応するビットとＴＡｅＴＤに
対応するビットとの間の選択を制御する。

Ｒ１３ＲＫ、　　８ムおよび’！’ＡｅＴＤのビットを
大きい重み（上位）から小さい重み（下位）に向って、
それぞれ、 ｒ５ｒ４ｒ３ｒ！ｒ１　ｔ　　　’？’６’＋５’４’
３’２”ｌ　＊　　　ｔ５ｔ４”３ｔ２ｔ１で表わすと
、符号化バイトはビット・ベースで次のように表わすこ
とができる。

ｏ１＝　ｒｌ・８１＋８１伊ｔ１　　モジュロ２０５　
＝ｒ５＋８３　＋８５−ｔ５　　モジュロ２６−Ｏ Ｃフ　−〇 Ｃ３＝０１＋・・・　＋０５　　モジュロ２ここで、復
号化バイトの場合、奇数ビットか偶数表示により置換え
られている時には、上位６ビツトは零である点に注意さ
れたい。

原特許願明細書に開示されて（・るように、符号化また
は復号化バイト発生器の初期設定は、（６４ビツトもし
くは８バイトｋｌないしに８からなる）サービス・キー
Ｋ、（１ないし２４０間で変わり２つのパイ）　ＮＲＩ
およびＮＲ，で符号化されている）行番号および（００
１ないし９９９の間にあって６つのパイ）　ＮＰＩ　、
　　ＮＰＩおよびＮＦ２で符号化されている）ページ番
号を用いて行なうことができる。

バイト発生器のこの初期設定は、サービス・キーを定義
する８バイトならびにページ番号および行番号を定義す
る５バイトから出発して得られる８つの特殊バイトを用
い、各情報性の始まりで行なわれる。

行番号を符号化する２つのパイ）　ＮＲＩおよびｎＲ２
＆！それぞれ、上位から下位に、ｘ８ｘ７　Ｘ６　Ｘ５
ｘ４　ｘ３ｘ２　ｘｌおよびｙ８　ｙ７　ｙ６　ｙ５　
ｙ４　ｙ３　ｙ２　ｙｌと表記することができる。初期
設定バイトを構成するために、次に述べるような公知の
仕方でハミング・コード法で得られるバイトＨ（ｙ４　
ｙ３　ｙ２　ｙｌ　）。

Ｈ（ｙ８ｙ７ｙ６ｙ５）ｐ　ＨＣｘ４ｘ５ｘ２ｘ１　）
およびＨ（ｘ８ｘ７　ｘ６ｘ５　）が用いられる。この
バイトＨのいろいろなビットを、ｇ８　ｇ７・・・・・
・ｇｌで表わすとすると、次の関係が成り立つ。

ｇ７　＝　ｇ８６９　ｇ６０８４ ｇ５　＝　ｇ６Φｇ４０ｇ２ ｇ３　＝　ｇ４　ｅ　ｇ２０ｇ８ ｇ１　＝　ｇ２　＠　ｇ８　＠　ｇ６ 対応関係は表１に示されており、この表において第１番
目の欄は１６進法の数値を示し、そして他の８つの欄は
いろいろなビットの値を示す。

ｌ１１ｇ８．　　ｇ６ｐ　　ｇ４ｐ　　ｇ２は情報ビッ
トに対応し、そして４１１ｇ７．　　ｇ５．　　ｇ３．
およびｇｌは冗長ビットに対応する。

表　　■ したがって数値４は通常の２進法ではｒｏ　１００Ｊと
なるが、ハミング・コードで、はＨ（０１００）＝（０
１１００１００）となる。

このような条件下で、初期設定に用いられる８つのバイ
トエＡ、・・・・・・、工Ｈは、キーを定義する８つの
パイ）　ｋｌないしに８に組合わされた４つの行番号変
換ハミング・バイトを用いる。可能な組合わせは次のよ
うに定義される。

工Ａ＝に１■Ｈ（Ｒ４Ｒ３Ｒ２ｙｌ　）より＝に２■Ｈ
（Ｒ８Ｒ７Ｒ６Ｒ５） ＩＣ＝　ｋ３ｅＨ（Ｘ４　Ｘ３　Ｘ２　Ｘｌ　）より　
＝　ｋ４ｅＨ（ｘ８　ｘ７　Ｘ６　Ｘ５　）ＩＩ　＝　
ｋ５ｅＮＲ３ ＩＦ　＝　Ｒ６ｅＮＲ。

ＩＧ　　＝　　ｋ、ｅＮＲｌ 工Ｈ＝　ｋＢ これら初期設定バイトの処理に関しては、以下に述べる
一実施例から一層明確な理解が得られよう。

サービス・キーＸは次の８バイトによって足表される（
１６進法であること、即ち先に掲げた懺■の４！１ｌｆ
１のコードに従かうものであることに注意されたい。）
即ち、ｋｌ　＝１７　ｐ　　Ｒ２”＝　Ｂ”　ｙ　　Ｒ
３−６２、Ｒ４＝ｈ９ｒ　　　ｋｓ＝６５ｖ　　　ｋｅ
＝５ｃ、　　　ｋフ　−８４　ｇ　　ｋｓ　＝Ｄｏ　。

ここで、符号化しようとする行は、ＵＳ＝ｉｌｌＦ。

ＮＲ２＝Ｃ１，ＮＲ２＝Ｃ１によって定義され、そして
この行は、５ＯＨ＝Ｑ　１．　　Ｒ８＝９　Ｂ、　　Ｎ
Ｐ１＝１５゜Ｎ２２−６４　＋　　ＮＦ２　”＝　７３
１１Ｃよって定義されるページに属するものと仮定する
。

冒頭に述べたバイトの表記法に従がって、コードもしく
は符号１１５はｒｏｏｏｌｌｏｌｏｌＪ、したがって上
に掲げた表のハミング・コードでは「０」を意味する。

同様に６７４は４に対応し、モして７／６は５に対応す
る。したがってＮＰｌ＝１５、　　ＮＰ２＝　６４およ
びＮＰｓ＝７５によって定義される問題のページは、ペ
ージ０４５である。

である。但しＮＲ２ｆおよびＮＲ２，はそれぞれＮＲ２
の下位および上位４ビツトをそれぞれ表わし、そしてＮ
Ｒ工、およびＮＲｌｙはＮＲ１の下位および上位４ピツ
トを表わすものとする。したがって、４つのバイトＨ（
１）、Ｈ（０）＃　Ｈ（５）ｔ　Ｈ（４）はそれぞれ、
ハミング・コード表に従がい、（０２）ｔ（ム１）、（
７３）および（６４）となる。

したがって発生器の８つの初期設定バイトは次のように
定義される。

ＩＩ　＝に１ｅＨ（ＮＲ２ｙ）＝ｋｘｅＨ（１）’＝’
　１７°ｅ’０２’　＝　’　１５’Ｘ２＝に２ｅＨ（
ＮＲ２，）＝に、ｅＨ（０）＝’ＢＫ’　ｅ’ＡＩ　’
　＝　’　ＩＦ’Ｉｓ　＝ｋｓ　ｅＨ（ＮＲｌｆ）＝］
ｃｓｅ）Ｉ（５）＝’　６２　’　ｅ’　７３　’　＝
　’　１１゜ｘｃ＝に４ｅＨ（ＮＲ，Ｆ）＝に４ｅＨ（
４）＝’Ａ９’ｅ’６４’　＝　°ａＤ゛Ｉ５＝に５＄
０３　　　＝ｃｓｅＨ（５）＝’６５’ｅ’７３’＝’
１６’Ｉ６＝に６ｅ０２　　　　　　　＝１ｃ　６ｅＨ
（４）＝’３０’ｅ’６４’　＝　’５８’エフ＝に７
ｅａ１　　　　　　＝に７ｅ）１（０）＝’８４’■’
１５°＝°９１゜工８＝ｋＱ　　　　　＝に２１　　　
　＝　　　’Ｄｏ’　　＝’ＤＯ’これら８つの初期設
定バイトによれば、これらバイトを構成するビットのう
ちの成るビットを選択することにより８つのトリプレッ
ト（３ビツトｅバイト）Ｒ工、Ｓ工およびＴＩを構成す
ることができ、この選択は先に述べたサデアッセンブリ
Ｒ９ＳおよびＴの入力のアクセス入力への特殊な接続に
よって指定される。これらトリプレットは、６つのサブ
アッセンブリＲ，ＳおよびＴの初期設定に用いられるも
のである。次に掲げる表は、ワードＲ工、　　ＥＩＩお
よびＴＩの値を２進法および１０進法で示す。パイトエ
がｂ８ｂ７ｂ６ｂ５ｂ４ｂ６ｂ２ｂ１で表わされるもの
とすると、その場合にはＲ工はｂ５　ｂ４　ｂ３　ｂ２
　ｂｌであり、ＳＴ、はＭ　ｂ３　ｂ２１）１１：＋８
ｂ７　ｂ６と表わすことができ、そしてＴＩはｂ８ｂ７
ｂ６　ｂ５　’ｂ４である点に注意されたい。

表　　■ 問題の行の始めで、発生器は順次初期設定バイトを考慮
する。即ち各サシアッセンブリは順次、関連の８つの初
期設定ワードＲ工、　　ｓｒまたはＴＩを考慮する。こ
れら初期設定ワードを受ける最初のレジスタはレジスタ
ＲＤ、　　８ＦおよびＴＯである。

これらワードはそこでレジスタＲＥ、ＳＧおよびＴｏに
向って変位され、他方レジスタＲＤ、　　８ＦおよびＴ
ｏは第２の初期設定ワードを受ける。次表■は、各サシ
アッセンブリを開放するイクスクルーシデ・オアーデー
トの入力に現われる初期設定ワードの展開の関数として
、ステップ・パイ・ステップで、レジスタの内容の展開
を示すものである。

表■ コ □ ８番目の初期設定バイトに応答して発生器は第１の符号
化バイトを発生し得る状態となる。レジスタの内容は次
の通りである。

ＲＡ　＝　２６　　Ｒ１＝　Ｑ　　　ＲＡ６９Ｒ１１ｉ
　＝　２６　＝　１１０１０［３Ａ＝４１したがって　
８Ａ　＝　４１　＝　０１０１００１ＴＡ　＝　１３　
　ＴＤ　＝　１２　　ＴｊｋｅＴＤ　＝　０１　＝　０
０００１デート５０の出力に得られる５ビツトはｒｌｏ
ｏｌｌＪである。したがって第１番目の符号化バイトは
、１６進法でｒ９３Ｊである。

前に述べた回帰性により次の状態が得られる。

壷 ｒ　１＋１＝ｒ　１−３＋２”　ｒｌ、−６ｎｏ＋１５
１’ｉ＋ｘ＝ｓｉ−ｓ＋２°’１−５　ｎｏｄ　１２７
’ｔ１＋、＝ｔ、、＋ｔ１−．　　ｍｏｃｌ　３１”符
号化バイトの５つのペース・ビットは次式に従がって得
られる。

（ｒｔ＋ｚｅｒ１−２　）・ｔａ１＋　８１・（ｔエヤ
、ｅｔ、−１＞上式中、演算子のは「排他的論理的和」
、モジュロ２のビット加算であり、演算子「・」＋’ｚ
ｇｔａ理積」、即ちモジュロ２のビット乗算を表わす。

６１番目の符号化バイトは、ｒ９３Ｊ、ｒ９６Ｊ。

ｒ９ｈＪ、　　ｒ８２Ｊ、　　ｒｌＤＪ、　　ｒｌ２コ
。

ｒ１７Ｊ、　　ｒＩＤＪ、　　ｒ８ＢＪ、　　ｒ８７Ｊ
。

ｒＩＤＪ、　　ｒ１８Ｊ、　　ｒ−９５Ｊ、　　・・・
・・・となる。

一般的に述べて、ｄｌ＋　　Ｇｙ　　ｄ３Ｆ・・・・−
・で１行のクリア・バイトを表わし、Ｃ１ｐ　　Ｃ２ｐ
　　Ｃ３で発生器により供給される符号化バイトを表わ
し、そしてＤｌ　ｅ　　Ｄ２　ｐ　　Ｄ３　ｒ　・・・
・・・で符号化されたバイトを表わすと、次のような符
号のシーケンスが得られる。

クリア・バイト：　ＵＳ　ＮＲＩ　ＮＲ２（１１（１２
ｄ３　ｄ、　ａ。

（１６ａ］　・・・ 符号化バイト：　０１０２ａ３０４ｃ、　Ｃ！、　Ｃ！
フ・・・符号化されたバイト：　ＵＥＩ　ＮＲ工ＮＲ，
Ｄ１Ｄ２　Ｄ３　Ｄ。

Ｄｌ　Ｄｌ　Ｄ、・・・ 但し、ｄ□がカラムＯか１に属する場合にはＤ□＝ｄ１
であり、ｄ□がカラム２ないし７に属する場合には、Ｄ
□＝ｄｉｅ０１である。

したがって、ｒＩＦＪ、ｒ４５Ｊ、ｒｏｌＪ。

で始まってｒ２ＤＪ、ｒ２０Ｊ、ｒ２０Ｊ。

ｒ９ｓＪ、ｒ４ｙＪ、ｒ５７Ｊ、ｒ４５Ｊ。

ｒｉ：！　ＩＪ　、ｒ５４コ、　ｒＣ’　８Ｊ　、　ｒ
４５Ｊ　、　ｒ５２Ｊ。

「２０」と続く上例の行では、対応の符号化された行は
、・・・・・・ｒｌ　ｙＪ　、ｒ４５Ｊ　、ｒｅ　１Ｊ
　。

ｒＢ３Ｊ　、ｒＢ６Ｊ　、ｒＢＡＪ　、ｒ９ＢＪ　、ｒ
５２Ｊ。

ｒ４５Ｊ　、ｒ５２Ｊ　、ｒＤｃＪ　、ｒＤＦ、Ｊ　、
ｒ４ｐＪ。

ｒ５８Ｊ　、ｒ４ＡＪ　、ｒＢ５Ｊとなる。

第６図は第２図の回路動作に介入するいろいろな信号の
発生時点を示す時間ダイヤフラムである。

波形８０は、クリア信号（本来の意味のデータＤ１．　
Ｄ２．・・・・・・が続（ＮＲＩおよびＮＲ２に先行す
るＵ８　）を表わし、波形８１は回路７２の出力８１か
ら発生されるレジスタの読取り信号の補数信号を示し、
波形８２は符号化シーケンスｃｌ　ｌ　ｃ２＊Ｃ３，・
・・・・・を表わし、波形８３は回路７２によって発生
される発生器リセット・パルスを表わし、波形８４は初
期設定ピット、ない工８を表わし、波形８５はレジスタ
に初期設定ピットを書込む信号の補数信号を表わし、そ
して波形８６はクロックＴＯによって発生されるパルス
を示す。

【図面の簡単な説明】

第１図はアクセス制御手段を備えたビデオグラフ・シス
テムを示す図であって、本発明にょ７）７４イト発生器
が占める場所を図示するブロック・ダイヤグラム、第２
図は本発明の発生器を示す回路図、そして第３図は第２
図の回路で発生される幾つかの信号の時間−波形ダイヤ
グラムである。 ２・・・送信中央ステーション、４・・・受信局、６・
・・マガジン処理手段、１ｏ・・・マガジン記憶回路、
１２・・・マルチプレクサ、１４・・・復調回路、１６
゜１８・・・信号処理チャンネル、２ｏ・・・表示デバ
イス、２２・・・バイト発生器、２４・・・自動ロック
回路、２６・・・バイト発生器、２８・・・比較器、３
０．３４゜４６．４０，５０・・・論理回路、６ｏ・・
・加算器、６１・・・５ビツト入力、３８・・・自動ア
ンロック回路、４６−１”−）、７０　・ｌ　ｏ　ｙ　
ｐ、ＲＡｄ　、　　８Ａｄ　、　ＴＡ（１・・・加算器
、ＲＡ、　・、　　ＲＥ、　　８Ａ、　・、　　ＢＥ、
　　ＴＡ、　−・・ＴＥ・・・レシスｆｉ、ＲＰ、　　
ＳＰ、　　ＴＰ・・・イクスクルーシデ・オア・テート
、Ｒ１，Ｓｔｔ　　Ｔｔ・・・イクスクルーシデ・オア
型の論理回路 代理人　　浅　村　　　皓 手続補正書（自発） 昭和５８年２月２２日 特許庁長官殿 １、事件の表示 昭和５８　年？！許願第　　２７８０　　号２、発明の
名称 符号化ま吏は復号化バイト発生器 ３、補正をする者 ・１−件との関係　特許出願人 ４、代理人 ５、補正命令の日付 昭和　　年　　月　　日 ６、補正ｔこより増加する発明の数 明細書の浄書　（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 符号化または復号化バイト発生器において、ａ）順次重
   み付けされた８つのアクセス入力（Ｂ８゜Ｂ７ｙ・・・
   ・・・Ｂ１）を有し、 ｂ）それぞれ２つの入力端と１つの出方端を有する５つ
   のイクスクルーシデ・オア論理ゲート（ＲＰ、ないしＲ
   Ｐ、　）、７つのレジスタ（ＲＡ、　ＲＢ。 Ｒｅ、　　ＲＤ、　　ＲＥ、　　ＲＪ、　　ＲＧ　）お
   よびモジュロ３１加算器（ＲＡ（１）から構成された第
   １のサデアッセｙデ１Ｊ（Ｒ）を有し、前記全べてのレ
   ジスタおよび加算器は５ビツトであって並列の入−出方
   を有し、前記加算器は２群の入力（ＲＡｄｌ、　ＵＡａ
   ２）を有し、前記レジスタと加算器との間の接続は次の
   ようになされる、即ち、前記イクスクルーシデ・オア・
   ゲートの１つの入力端を下位の５つのアクセス入力（Ｂ
   ｌないしＢｓ　）に接続し、第１のレジスタ（ＲＤ　）
   の入力をデートの出力に接続すると共に、該第１のレジ
   スタの出力をレジスタ（ＲＥ）の入力ならびに加算器の
   １つの入力群（ＵＡａ２　）に接続し、前記レジスタ（
   ＲＥ　）の出力端をレジスタ（ＲＦ　）の入力端に接続
   し、該レジスタ（ＲＦ　）の出力端をレジスタ（ＲＧ　
   ）の入力端に接続し、該レジスタ（ＲＧ　）の出力端を
   、上位（大きい重み）の方向に階位を循環的にシフトを
   前記加算器の他方の群の入力端（！ｕａｌ　）に接続し
   、該加算器（ＵＡａ　）の出力端をレジスタ（ＲＡ　）
   の入力端に接続し、該レジスタ（ＲＡ）の出力端をレジ
   スタ（ＲＢ　）の入力端に接続し、該レジスタ（ＲＢ　
   ）の出力端をレジスタ（ＲＯ）の入力端に接続し、該レ
   ジスタ（Ｒｅ　）の出力端をイクスクルーシプ・オア・
   デートの他方の入力端に帰還結合するように接続し合わ
   せ、前記第１のサブアッセンブリ（Ｒ）はさらに５ビツ
   トのイクスクルーシデ・オア型の論理回−路（Ｒｘｏ　
   ）を備えており、該論理回路（Ｒｌｏ　）は前記レジス
   タ（ＲＲ）の出力端に接続された第１群の入力端（１２
   ）と、前記レジスタ（ＲＡ　）の出力端に接続された第
   ２群の入力端（１４）を有すると共に、前記第１のサブ
   アッセンブリの出力（１６）を構成する５ビツト出力端
   を備え、 Ｃ）それぞれ２つの入力端と１つの出力端を有する７つ
   のイクスクルーシデ・オア・ｒ−ト（ＳＰ）。 ・・・・・・、　　ＳＰよ）、７つのレジスタ（Ｓム、
   　　８Ｂ、　　Ｓｏ。 ＳＤ、　　ＢＥ、　　ＳＦ、　　晶）およびモジュロ１
   ２７加算器（ＳＡｄ　）から構成された第２のサデアツ
   センデＩＪ　（Ｓ　）を有し、前記全ぺてのレジスタお
   よび加算器は７ビツトであって並列の入−出力を有し、
   前記加算器は２群の入力端（５Ａａｌ　、　　５Ａｄ２
   ）を有し、前記レジスタと前記加算器との間の接続＆１
   次のようになされる、即ち、イクスクルーシデ・オア・
   デート（日）ないし８４　）の１つの入力端をそれぞれ
   アクセス入力端（Ｂ４ｙ　　Ｂ３ｐ　　Ｂ２ｔ　　Ｂ１
   　）に接続し、イクスクルーシデ・オアｅデート（ｓ３
   ないしＢ１）は前記アクセス入力端（Ｂｓ　ｅ　　”Ｆ
   　ｙＢ６　）に接続し、前記第１のレジスタ（８Ｆ）の
   入力端は前記イクスクルーシデ・オア・デートの出力端
   に接続し、レジスタ（８７）の出力端を家レジスタ（８
   Ｇ）の入力端に接続すると共に前記加算器の第１の群の
   入力端（５Ａａ２　）に接続し、レジスタ（ＳＧ　）の
   出力端は、前記加算器の第２の群の入力端（８Ａ（１１
   ）に、上位方向に向って階位を循環シフトして接続し、
   前記加算器の出力端は、レジスタ（８０）　（８Ｄ　）
   および（ＳＦ　）に直列に接続されているレジスタ（Ｓ
   Ｂ　）の入力端に接続し、レジスタ（８Ｅ）の出力端を
   前記イクスクルークブ・オア・’ｉ”　−）　（８Ｐｙ
   ないしＳＰＩ　）の他の入力端に帰還接続するようにし
   て接続を行な〜・、前記第２のサブアッセンブリ（８）
   は、レジスタ（Ｓム）の下位５ビツトである５ビツトの
   出力（２０）を有し、 ｄ）それぞれ２つの入力端と１つの出力端を有する５つ
   のイクスクルーシデーオア・デート（ＴＢ５゜・・・・
   ・・、ＴＰｌ）、５つのレジスタ（ＴＡ、　　ＴＢ、　
   　Ｔｏ。 ＴＤ、ＴＫ）およびモジュロ６１加算器（ＴＡ（１）力
   ・ら構成された第６のサブアッセンブリ（Ｔ）を有し、
   前記全ぺてのレジスタおよび加算器は５ビツトであって
   並列の入−出力を有し、前記加算器＆ま２つの群の入力
   （ＴＡｄ４　、　　ＴＡ（１２）を有しており、前記レ
   ジス゛７タと加算器との間における接続は次のように行
   なう、即ち、前記イクスクルーシプ・オア・テートの１
   つの入力端をそれぞれ前記アクセス入力端（Ｂ８．Ｂ）
   ＊　　Ｂ６ｅ　　Ｂ５＋　　Ｂ４　）に接続し、第１の
   レジスタ（Ｔｏ　）の入力端を前記イクスクルーシデ・
   オア・ｒ−）の出力端に接続し、該レジスタ（Ｔｏ　）
   の出力端をレジスタ（ＴＤ　）の入力端に接続すると共
   に前記加算器の第２の群の入力端（ＴＡｄ２）に接続し
   、前記レジスタ（ＴＤ　）の出力端をレジスタ（ＴＥ）
   の入力端に接続し、該レジスタ（ＴＥ　）の出力端を前
   記加算器の他の群の入力端（ＴＡａｌ　）に接続し、該
   加算器の出力端をレジスタ（ＴＡ　）の入力端に接続し
   、該レジスタ（ＴＡ　）の出力端をレジスタ（ＴＢ　）
   の入力端に接続し、該レジスタ（ＴＢ　）の出力端を前
   記イクスクルーシゾ・オア・？−）（Ｔｓｐ・・・・・
   ・、Ｔ工）の他方の入力端に帰還結合するようにして接
   続を行ない、前記第３のサブアッセンブリ（Ｔ）はさら
   に５ビツトのイクスクルーシデ・オア型の論理回路（Ｔ
   １０　）を備え、該回路（Ｔｌｏ　）はレジスタ（ＴＤ
   　）の出力端に接続された第１群の入力端（２２）とレ
   ジスタ（ＴＡ）の出力端に接続された第２群の入力端（
   ２４）を有し、該論理回路（Ｔｌｏ　）は前記第６のサ
   ブアツセンデＩＪ　（Ｔ　）の出力（２６）を構成する
   ５ビツト出力を有し、ｅ）　　５ビツトのアンド型の第
   １の論理回路（３０）を有し、該第１の論理回論（３０
   ）は２つの入力端（３１，３２）と１つの出力端（３３
   ）を有し、前記入力端のうちの１つ（３１）は前記第１
   のサブアッセンブリ（Ｒ）の出力（１６）に接続され、
   他方の入力端（３２）は反転入力端であって前記第２の
   サブアッセンブリ（Ｅｌ）の出力（２０）に接続され、 ｆ）　　５ビツトのアンド型の第２の論理回路（４０）
   を有し、該第２の論理回路は２つの入力端（４１゜４２
   ）および１つの出力端（４３）を備え、該入力端のうち
   の１つ（４１）は前記第６のサブアッセンブリ（Ｔ）の
   出力（２６）に結合され、他方の入力端（４２）は前記
   第２のサデアツセンデリ（Ｓ）の出力（２０）に接続さ
   れ、 ｇ）　　５ビツトのオア型の論理回路（５０）を有し、
   該論理回路（５０）は２つの入力端（５１，５２）およ
   び１つの出力端（５３）を備え、前記入力端の１つ（５
   １）は前記第１のイクスクルークデ・オア論理回路（Ｒ
   ＩＯ）の出力端（３３）に接続され、他方の入力端（５
   ２）は前記第２のイクスク。 ルーシブ・オア論理回路（’　Ｔ１０　）の出力端に接
   続され、 ｈ）前記オア論理回路（５０）の出力端（５３）に接続
   された５ビツト入力（６１）および１ピツト出力（６２
   ）を備えるモジュロ２加算器（６０）と、 １）順次重み付けられた８つの出力アクセス端（ＣＢ＋
   ０７＊　・・・・・・、Ｃ１）とを有し、アクセス端（
   Ｃ８）は前記加算器（６０）の出力端（６２）に接続し
   、アクセス端（０６ｙ’））は永久的に論理「０」状態
   に維持し、そしてアクセス端（Ｃ６゜Ｃ４，・・・・・
   ・、Ｃ１）は前記オア論理回路（５０）の５ぎット出力
   端（５３）に接続したことを％徴と