KR960015200A - 부동 소수점 디바이더 회로 및 나눗셈 연산 수행 방법 - Google Patents

부동 소수점 디바이더 회로 및 나눗셈 연산 수행 방법 Download PDF

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Abstract

64-비트 비회복 구조(non-restoring architecture)에 기초한 고정-소수점 디바이더 장치 및 방법이 개시된다. 디바이더 장치는 가산 또는 감산 기능을 수행하기 위한 상호 병렬로 접속된 세 개의 67-비트 가산기를 포함하고, 각 가산기는 제1클럭 위상(a first clock phase)동안에 사전충전되고(precharged), 제2클럭 위상(a second clock phase)동안에 선택된 기능을 실행하며, 모두 단일 클럭 사이클(a single clock cycle)동안에 발생한다. 제1가산기(a first adder)는 제각기의 제1 및 제2오퍼랜드(first and second operands)를 선택하기 위한 제1 및 제2멀티플렉서(a first and second multiplexor)에 접속된다. 제2가산기(second adder)에 접속된 제3멀티플렉서(a third multiplexor)는, 제2가산기에 대한 제1오퍼랜드를 선택하기 위해 이용된다. 제3가산기(third adder)에 접속된 제4 및 제5멀티플렉서(forth and fifth multiplexors)는, 제3가산기에 대한 제2오퍼랜드를 선택하기 위해 이용된다. 가산기 오퍼랜드 선택 로직(an adder operand select logic)은 가산 기능을 수행할 것인지를 혹은 감산 기능 수행할 것인지를 선택하고, 멀티플렉서가 그들의 제작기 가산기에 대해 어떤 오퍼랜드를 공급하는가를 선택하기 위한 가산기 및 멀티플렉서에 접속된다. 멀티플렉서 및 가산기 오퍼랜드 선택 로직에 접속되는 오퍼랜드 선택 회로(an operand select circuit)가 더 부가된다. 디바이더 장치는 가산기에 접속된 나머지 몫 결정회로(a remain quotient determination circuit)를 더 포함하며, 나눗셈 연산이 완료된 시기, 나눗셈 결과, 나머지 몫 증가가 존재하는 지의 여부를 결정하기 위해 이용된다.

Description

부동 소수점 디바이더 회로 및 나눗셈 연산 수행 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 고정-소수점 디바이더 유닛(a fixed-point divider units)의 블럭도,
제4도는 제1도에 도시된 나머지 몫 결정 블럭 회로(remain quotient determination block circuit)의 블럭도.

Claims (12)

  1. 부동 소수점 디비이더 장치에 있어서, 가산 또는 감산 기능을 수행하기 위해 상호 병렬로 접속된 제1, 제2, 및 제3가산기(a first, second, and third adder)로서, 각 가산기는 제1클럭 위상(a first clock phase)동안 사전충전되고(precharged), 제2클럭 위상(a second clock phase) 동안 선택된 기능을 실행하되, 상기 제1 및 제2클럭 위상은 단일 클럭 사이클(a single clock cycle)동안 발생하는 상기 제1, 제2, 제3가산기와; 상기 제1가산기에 접속되어 상기 제1가산기에 대한 제각기의 제1 및 제2오퍼랜드(a respective first and a second poerand)를 선택하기 위한 제1 및 제2멀티플렉서(a first and second auliplexor)와, 상기 제2가산기에 접속되어 상기 제2가산기에 대한 제1오퍼랜드(a first opreand)를 선택하기 위한 제3멀티렉서(a third multiplexor)와; 상기 제3가산기에 접속되어 상기 제3가산기에 대한 제각기의 제1 및 제2오퍼랜드(a respective first and a second operand)를 선택하기 위한 제4 및 제5멀티플렉서(a fourth and fifth aultiplexor)와, 상기 제1, 제2 및 제3가산기와 상기 멀티플렉서에 접속되어 가산 기능을 수행할지 혹은 감산기능을 수행할지를 선택하고, 상기 멀티플렉서가 상기 가산기에 대해 어떤 오퍼랜드를 공급하는가를 선택하기 위한 가산기 오퍼랜드 선택 로직(an adder operand select logic)과; 상기 가산기에 접속되어 나눗셈 연산이 완료된 때에, 나눗셈 결과와, 나머지 몫 증가가 존재하는지의 여부를 판정하기 위한 나머지 몫 결정 회로(a remain quotient determination circuit)를 포함하는 부동 소수점 디바이더 회로.
  2. 제1항에 있어서, 상기 제1가산기는 제수 3배의 나머지 몫 출력을 발생시키고, 상기 제2가산기는 제수 2배의 나머지 몫 출력을 발생시키며, 상기 제3가산기는 플러스(plus) 또는 마이너스(minus) 제수의 나머지 몫 출력을 발생시키는 부동 소수점 디바이더 회로.
  3. 제1항에 있어서, 상기 클럭 사이클은 약 6나노초(nanoseconds)이고, 상기 각 제1 및 제2클럭 위상은 약 3나노초인 부동 소수점 디바이더 회로.
  4. 제1항에 있어서, 상기 제1, 제2 및 제3가산기는 64-비트 또는 32-비트 연산을 처리할 수 있는 67-비트 가산기인 부동 소수점 디바이더 회로.
  5. 제1항에 있어서, 상기 오퍼랜드 선택 회로는 상기 오퍼랜드가 부호를 갖는(signed)오퍼랜드인지 부호를 갖지 않는(unsigned) 오퍼랜드인지를 판정하는 부동 소수점 디바이더 회로.
  6. 제1항에 있어서, 상기 오퍼랜드 선택 회로는 상기 기능이 0으로 나누기 연산(0 divide by zero operation)인지를 판정하는 부동 소수점 디바이더 회로.
  7. 제1항에 있어서, 상기 오퍼랜드 선택 회로 및 상기 나머지 몫 적정 회로는 상기 제1클럭 위상 동안 동작하는 부동 소수점 디바이더 회로.
  8. 제1항에 있어서, 상기 나머지 몫 결정 회로는 다음 디바이더 연산을 결정하고, 각 멀티플렉서에 대해 선택 신호를 발생시키기 위한 데이타 경로(a data path)를 형성하되, 이 데이타 경로는 반 클럭 사이클내에 수행되는 부동 소수점 디비이더 회로.
  9. 제1항에 있어서, 상기 가산기로부터 부호화된 비트를 전송하고, 상기 가산기로부터의 결과가 정확한 결과인지를 판정하며, 다음 디바이더 연산을 위한 몫 비트와 다음 세트의 오퍼랜드를 발생시키도록 제2데이타 경로(a second data path)가 형성되되, 이 제2데이타 경로는 반 클럭 사이클내에서 수행되는 부동 소수점 디바이더 회로.
  10. 병렬로 접속된 다수의 가산기(a plurality of adders), 상기 다수의 가산기에 접속된 다수의 멀티플렉서(a plurality of multiplexors), 상기 다수의 가산기와 상기 다수의 멀티플렉서에 접속된 가산기 오퍼랜드 선택 로직 an adder(operand select logic), 상기 가산기 오퍼랜드 선택 로직과 상기 멀티플렉서에 접속된 오퍼랜드 선택회로(an operand select circuit) 및 상기 다수의 가산기에 접속된 나머지 몫 결정 회로(a remain quotient determination circuit)를 포함하는 고정 소수점 디바이더 장치에서, 부동 소수점 나눗셈 연산을 수행하는 방법에 있어서, 제1 및 제2위상(first and second phase)을 갖는 클럭 사이클의 제1위상 동안, 상기 오퍼랜드 선택 회로로 제1오퍼랜드와 제2오퍼랜드를 전송하는 단계와; 상기 제1위상 동안, 상기 제1 및 제2오퍼랜드를 선택할때 상기 다수의 가산기를 사전충전하는 단계와; 상기 제2위상 동안, 상기 오퍼랜드에 대해 가산기 연산을 수행하는 단계로서, 이 연산은 가산기 결과를 산출(yields)하는 상기 단계와; 다음의 제1위상(subsequent first phase)동안, 상기 가산기 결과에 대한 다음 가산기 연산을 결정하는 단계와; 상기 다음의 제1위상 동안, 상기 다음 가산기 연산을 수행하기 위해, 상기 멀티플렉서가 상기 다수의 가산기중 소정의 하나를 선택하도록 가산기 결과 선택 신호를 발생시키는 단계와; 상기 다음의 제1위상 동안, 상기 가산기 결과로부터 정확한 결과를 선택하는 단계와, 다중-비트(multi-bit) 몫을 발생시키는 단계와; 상기 다음 가산기 연산을 위해 상기 선택된 정확한 결과에 기초하여 다음 세트의 오퍼랜드(a next set of operands)를 발생시키는 단계와; 클럭 사이클의 다음의 제2위상 동안, 다른 세트의 가산기 결과를 산출하는 다음 가산기 연산을 수행하는 단계를 포함하는 부동 소수점 나눗셈 연산 수행 방법.
  11. 제10항에 있어서, 상기 제1위상 동안, 상기 제1 및 제2오퍼랜드의 부호와, 상기 제1 및 제2오퍼랜드의 길이를 결정하는 단계를 더 포함하는 부동 소수점 연산 수행 방법.
  12. 제10항에 있어서, 상기 제1클럭 위상 동안, 상기 연산이 0으로 나누기 연산인지의 여부를 판정하는 단계를 더 포함하는 부동 소수점 나눗셈 연산 수행 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950033665A 1994-10-05 1995-10-02 고정 소수점 디바이더 장치 및 고정 소수점 나눗셈 연산 수행방법 KR100218615B1 (ko)

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