KR880008143A - 부동소수점 연산장치 - Google Patents

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KR880008143A KR1019870015246A KR870015246A KR880008143A KR 880008143 A KR880008143 A KR 880008143A KR 1019870015246 A KR1019870015246 A KR 1019870015246A KR 870015246 A KR870015246 A KR 870015246A KR 880008143 A KR880008143 A KR 880008143A
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다니이 아끼오
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Abstract

내용 없음.

Description

부동소수점 연산장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예의 블록도
제4도는 본 발명에서의 부동소수점 연산처리 순서를 도시한 플로우차아트.

Claims (7)

  1. 각각이 지수부, 절대치표현의 가수부, 가수브의 부호를 표시하는 부호부로 구성되는 2개의 부동소수점 데이터에 대하여, 그 지수부를 감산하여 양지수의 지수차, 대소판정결과 및 대소판정결과에 의거해서 큰 지수를 출력하는 제1의 수단과, 상기 제1의 수단의 대소판정결과 및 지수차에 의거해서, 작은 지수부를 가진 부동소수점데이터의 가수부를 선택하여 이것을 지수차분만큼 오른쪽으로 시프트를 행하는 제2의 수단과, 상기 제1의 수단의 대소판정결과에 의거하여 큰 지수부를 가진 부동소수점데이타의 가수부를 선택하는 제3의 수단과, 상기 제2, 제3의 수단의 출력사이에서 가감산을 행하는 가감산기와, 상기 제1의 수단의 대소판정결과, 2개의 부동소수점데이터의 부호부, 및 외부로부터 공급되는 연산모우드 지정신호에 의거해서 상기 제1의 수단의 대소판정 결과가 양지수의 불일치를 표시하였을때에는 상기 가감산기의 출력이 항상 정(+)이 되도록 상기 제2, 제3의 수단 및 상기 가감산기를 제어하는 제4의 수단과, 상기 가감산기의 출력의 시프터에 의한 정규화 및 상기 제1의 수단의 출력인 큰 지수의 보정을 행하는 제5의 수단과, 상기 제1의 수단에서의 대소판정이 양지수의 불일치를 표시하였을때, 및 양지수의 일치를 표시하며 또한 상기 가감산기에서 가산을 행하였을 때에만 상기 제5의 수단의 출력의 가수에 대하여 가산기를 사용한 가수의 반올림처리 및 반올림후의 정규화 처리와 지수의 보정을 행하는 제6수단과, 상기 제1의 수단에서의 대소판정결과가 양지수의 일치를 표시하며 또한 상기 가감산기에서 감산을 행하였을 때에만 상기 제5의 수단의 출력의 가수에 대하여, 가산기를 사용한 절대치화 처리를 행하는 제7의 수단과, 상기 제1의 수단의 대소판정결과, 2개의 부동소수점데이터의 부호부, 외부로부터 공급되는 연산모우드 지정신호, 및 상기 가감산기의 부호비트에 의거해서 최종연산결과의 부호를 결정하는 제8의 수단을 가진것을 특징으로 하는 부동소수점 연산장치.
  2. 제1항에 있어서, 상기 제6의 수단에서의 반올림처리에서 사용하는 가산기와, 상기 제7의 수단에서의 절대치화처리에서 사용하는 가산기의 공용화를 행하는 형으로 구성된 부동소수점 연산장치.
  3. 제1항에 있어서, 상기 제2의 수단, 제5의 수단에서 사용하는 시프터의 공용화, 상기 가감산기, 상기 제6의 수단에서의 반올림처리에서 사용하는 가산기, 및 상기 제7의 수단에서의 절대치화 처리에서 사용하는 가산기의 공용화를 행하는 형으로 구성한 부동소수점 연산장치.
  4. 각각의 지수, 절대치표현의 가수, 가수의 부호를 표시하는 부호로 구성되는 2개의 부동소수점데이터의 지수를 비교하여, 큰 지수의 출력 및 가수의 자리맞춤을 행하는 자리맞춤 수단과 상기 자리맞춤 수단의 출력 및 가수의 가감산을 행하나, 이때 상기 2개의 부동소수점 데이터의 지수가 다르고 또한 감산을 행할 경우에는 큰 지수를 가진 가수로부터 작은 지수를 가진 가수의 가감산을 행하는 가감산 수단과, 상기 가감산수단출력의 가수의 정규화와, 그에 따른 상기 자리맞춤수단출력의 지수의 보정을 행하는 정규화 수단과, 상기 2개의 부동소수점 데이터의 지수가 다를때 및 상기2개의 부동소수점 데이터의 지수가 일치하고 또한 상기 가감산수단에서 가산을 행하였을때 상기 정규화 수단의 출력의 가수의 반올림을 행하는 반올림처리 수단과, 상기 반올림처리수단 출력의 가수가 오우버플로우 하였을때, 상기 반올림처리수단 출력의 가수의 정규화 및 상기 정규화수단 출력의 지수의 보정을 행하는 오우버플로우 처리수단과, 상기2개의 부동소수점데이트의 지수가 일치하고 또한 상기 가감산 수단에서 감산을 행하였을때, 상기 정규화수단이 출력의 절대치를 구하는 절대치화수단을 가진 것을 특징으로 하는 부동소수점 연산장치.
  5. 제4항에 있어서, 상기 반올림처리 수단과 상기 절대치화 수단이 적어도 가산기를 포함하고 또한 이들 가산기를 공용한 부동소수점 연산장치.
  6. 제4항에 있어서, 상기 자리맞춤수단, 상기 정규화수단이 적어도 시프터를 포함하고 또한 이들 시프터를 공용하며 또 상기 가감산수단, 상기 반올림처리수단, 상기 절대치화수단이 적어도 가산기를 포함하고 또한 이들 가산기를 공용한 부동소수점 연산장치.
  7. 각각이 지수, 절대치 표현의 가수, 가수의 부호를 표시하는 부호로 구성되는 2개의 부동소수점 데이터의 자리맞춤을 행하는 자리맞춤과, 상기 자리맞춤수단의 출력의 가감산을 행하는 가감산수단과, 상기 가감산수단의 출력을 정규화하는 정규화수단과, 상기 정규화수단의 출력의 반올림을 행하는 반올림처리수단과, 상기 반올림처리수단의 출력에 대하여 오우버플로우 처리를 행하는 오우버플로우 처리수단과, 상기 정규화수단의 출력의 절대치를 구하는 절대치화 수단을 포함하는 부동소수점 연산장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870015246A 1986-12-29 1987-12-29 부동소수점 연산장치 KR910006143B1 (ko)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01302425A (ja) * 1988-05-31 1989-12-06 Toshiba Corp 浮動小数点加減算回路
US4994996A (en) * 1989-02-03 1991-02-19 Digital Equipment Corporation Pipelined floating point adder for digital computer
US4926370A (en) * 1989-04-17 1990-05-15 International Business Machines Corporation Method and apparatus for processing postnormalization and rounding in parallel
US5111421A (en) * 1990-02-26 1992-05-05 General Electric Company System for performing addition and subtraction of signed magnitude floating point binary numbers
US5267186A (en) * 1990-04-02 1993-11-30 Advanced Micro Devices, Inc. Normalizing pipelined floating point processing unit
KR0139733B1 (ko) * 1994-04-29 1998-07-01 구자홍 부동 소수점 덧셈/뺄셈 연산기의 반올림 방법 및 장치
US8904115B2 (en) * 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4488252A (en) * 1982-02-22 1984-12-11 Raytheon Company Floating point addition architecture
JPS5960637A (ja) * 1982-09-30 1984-04-06 Toshiba Corp 浮動小数点演算装置
JPS59188740A (ja) * 1983-04-11 1984-10-26 Hitachi Ltd フロ−テイング加算器
US4562553A (en) * 1984-03-19 1985-12-31 Analogic Corporation Floating point arithmetic system and method with rounding anticipation
US4698771A (en) * 1984-12-31 1987-10-06 Gte Communication Systems Corporation Adder circuit for encoded PCM samples

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