JPS6129018B2 - - Google Patents
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- JPS6129018B2 JPS6129018B2 JP8957778A JP8957778A JPS6129018B2 JP S6129018 B2 JPS6129018 B2 JP S6129018B2 JP 8957778 A JP8957778 A JP 8957778A JP 8957778 A JP8957778 A JP 8957778A JP S6129018 B2 JPS6129018 B2 JP S6129018B2
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- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明はデータ処理装置の演算部で使用される
ビツトスライス形演算回路に関する。
ビツトスライス形演算回路に関する。
従来のビツトスライス形演算回路は、２入力の
データ（複数ビツト）に対して演算制御信号によ
り論理和、論理積および排他論理和などの論理演
算と加算および減算等の算術演算が行なわれるよ
うに設計されている。論理演算では入力データの
対応する各ビツトの間で指定された演算が行なわ
れ、その結果が他のビツト位置に影響を及ぼすこ
とはない。これに対し算術演算では、下位ビツト
の演算結果が上位ビツトに影響を与える場合があ
る。すなわち、加算の場合の桁上げと減算の場合
の負の桁上げである。
データ（複数ビツト）に対して演算制御信号によ
り論理和、論理積および排他論理和などの論理演
算と加算および減算等の算術演算が行なわれるよ
うに設計されている。論理演算では入力データの
対応する各ビツトの間で指定された演算が行なわ
れ、その結果が他のビツト位置に影響を及ぼすこ
とはない。これに対し算術演算では、下位ビツト
の演算結果が上位ビツトに影響を与える場合があ
る。すなわち、加算の場合の桁上げと減算の場合
の負の桁上げである。
このため、高性能を要求される演算装置におい
ては下位ビツトからの影響をいかに速く上位ビツ
トに伝播するかが重要であり、このため先見桁上
げ方式、すなわち、キヤリー・ルツク・アヘツド
（carry look−ahead）方式が一般に用いられてい
る。
ては下位ビツトからの影響をいかに速く上位ビツ
トに伝播するかが重要であり、このため先見桁上
げ方式、すなわち、キヤリー・ルツク・アヘツド
（carry look−ahead）方式が一般に用いられてい
る。
このキヤリー・ルツク・アヘツド方式とは加算
時間を短縮するため桁上げ信号の通過素子段数を
少なくすることにより前記桁上げ信号の伝播時間
を短縮する方式をいい、より詳細には、複数ビツ
トの演算回路をＭビツトのグループに分け各グル
ープではＭビツトの入力データのみから上位グル
ープへの桁上げの発生を示す信号と下位グループ
からの桁上げがある場合に上位グループへ伝播す
ることを示す信号とを生成し各グループで生成さ
れたそれらの信号と最下位ビツトへの桁上げ信号
とにより各グループへの桁上げ入力信号を生成す
る方式をいう。
時間を短縮するため桁上げ信号の通過素子段数を
少なくすることにより前記桁上げ信号の伝播時間
を短縮する方式をいい、より詳細には、複数ビツ
トの演算回路をＭビツトのグループに分け各グル
ープではＭビツトの入力データのみから上位グル
ープへの桁上げの発生を示す信号と下位グループ
からの桁上げがある場合に上位グループへ伝播す
ることを示す信号とを生成し各グループで生成さ
れたそれらの信号と最下位ビツトへの桁上げ信号
とにより各グループへの桁上げ入力信号を生成す
る方式をいう。
第１図はこのような目的を達成するよう一般的
に用いられる４ビツトスライスの演算回路を示す
図あり、２つのデータ入力Ａ＝A3，A2，A1およ
びA0、Ｂ＝B3，B2，B1およびB0に対し演算制御
信号S4，S3，S2，S1およびS0と桁上げ入力ＣINに
より演算結果Ｆ＝F3，F2，F1およびF0と逐次桁
上げ出力Ｃo+4、桁上げ発生出力Ｇおよび桁上げ
伝播出力Ｐが生成されている（なお０は最下位ビ
ツトを表わし、１、２、３と順次重みが増してい
る）。入力段論理回路１１，１２，１３および１
４は同一の回路構成であり、その出力Xiおよび
Yi（ｉ＝０、１、２、３）はそれぞれ Xi＝Ai・Bi・S3＋Ai・ｉ・S2 Yi＝Ai・Bi・S3＋Ai・・S2 ・（Ai＋・Si＋Bi・S0） で表わされる。
に用いられる４ビツトスライスの演算回路を示す
図あり、２つのデータ入力Ａ＝A3，A2，A1およ
びA0、Ｂ＝B3，B2，B1およびB0に対し演算制御
信号S4，S3，S2，S1およびS0と桁上げ入力ＣINに
より演算結果Ｆ＝F3，F2，F1およびF0と逐次桁
上げ出力Ｃo+4、桁上げ発生出力Ｇおよび桁上げ
伝播出力Ｐが生成されている（なお０は最下位ビ
ツトを表わし、１、２、３と順次重みが増してい
る）。入力段論理回路１１，１２，１３および１
４は同一の回路構成であり、その出力Xiおよび
Yi（ｉ＝０、１、２、３）はそれぞれ Xi＝Ai・Bi・S3＋Ai・ｉ・S2 Yi＝Ai・Bi・S3＋Ai・・S2 ・（Ai＋・Si＋Bi・S0） で表わされる。
内部桁上げ発生回路１５，１６，１７および１
８は算術演算（S4＝論理“１”）のとき下位ビツ
トから上位ビツトへの桁上げ発生する回路であ
り、論理演算（S4＝論理“０”）のときはその出
力が“０”になる。従つて、論理演算の場合に
は、出力Yiの内容がそのまま演算結果Fiとして
出力され、算術演算の場合には出力Yiの内容と
桁上げ発生回路の出力との排他論理和がとられ
て、演算結果Fiが発生する。逐次桁上げ出力Ｃo+
４はこの演算回路からの桁上げを意味する出力で
次段の桁上げ入力ＣINに接続されるが、従属段数
が増加することにともなう遅延時間の増加が著し
いという欠点を有する。桁上げ発生出力Ｇはこの
演算回路への入力データＡおよびＢから（桁上げ
入力ＣINの状態に関係なく）桁上げが発生したこ
とを示す出力で加算の場合は入力データの加算結
果ＡプラスＢが15を越える場合、また減算の場合
は入力データの減算結果ＡマイナスＢが０を越え
る場合に論理“１”となる。また、桁上げ伝播出
力Ｐは、下位の演算回路からの桁上げが上位の演
算回路へ伝播することを示す出力で加算の場合は
入力データの加算結果ＡプラスＢが15、減算の場
合は入力データの減算結果ＡマイナスＢが０のと
きのみ論理“１”となる。
８は算術演算（S4＝論理“１”）のとき下位ビツ
トから上位ビツトへの桁上げ発生する回路であ
り、論理演算（S4＝論理“０”）のときはその出
力が“０”になる。従つて、論理演算の場合に
は、出力Yiの内容がそのまま演算結果Fiとして
出力され、算術演算の場合には出力Yiの内容と
桁上げ発生回路の出力との排他論理和がとられ
て、演算結果Fiが発生する。逐次桁上げ出力Ｃo+
４はこの演算回路からの桁上げを意味する出力で
次段の桁上げ入力ＣINに接続されるが、従属段数
が増加することにともなう遅延時間の増加が著し
いという欠点を有する。桁上げ発生出力Ｇはこの
演算回路への入力データＡおよびＢから（桁上げ
入力ＣINの状態に関係なく）桁上げが発生したこ
とを示す出力で加算の場合は入力データの加算結
果ＡプラスＢが15を越える場合、また減算の場合
は入力データの減算結果ＡマイナスＢが０を越え
る場合に論理“１”となる。また、桁上げ伝播出
力Ｐは、下位の演算回路からの桁上げが上位の演
算回路へ伝播することを示す出力で加算の場合は
入力データの加算結果ＡプラスＢが15、減算の場
合は入力データの減算結果ＡマイナスＢが０のと
きのみ論理“１”となる。
演算制御入力S0，S1，S2，S3およびＣINと出力
Ｆ，ＰおよびＧの関係を第２図に示す。
Ｆ，ＰおよびＧの関係を第２図に示す。
第３図は以上のように発生した複数の桁上げ発
生出力Ｇと複数の桁上げ伝播出力Ｐをまとめるキ
ヤリー・ルツク・アヘツド回路であり、第４ａ図
および第４ｂ図に示すような構成で用いられる。
第４図ａ図には16ビツトの演算装置の例で、第１
図で示した演算回路２１，２２，２３，および２
４と第３図で示したキヤリー・ルツク・アヘツド
回路２５の桁上げ信号に対する関係が示されてい
る。例えば、論理回路２３への桁上げ入力が論理
“１”になるのは、論理回路２１および２２の桁
上げ伝播出力Ｐがともに論理“１”で装置への桁
上げ入力２６が論理“１”のときまたは論理回路
２１の桁上げ発生出力Ｇが論理“１”で論理回路
２２の桁上げ伝播出力Ｐが論理“１”のとき、ま
たは論理回路２２の桁上げ発生出力Ｇが論理
“１”のときである。第４ｂ図は64ビツトの演算
装置であり、演算回路３１−１から３１−４，３
２−１から３２−４，３３−１から３３−４およ
び３４−１から３４−４とキヤリー・ルツク・ア
ヘツド回路３５，３６，３７，３８および３９と
の間の桁上げ信号の関係について示した図であ
る。キヤリー・ルツク・アヘツド回路３９は16ビ
ツト毎の演算回路グループ間のキヤリー・ルツ
ク・アヘツド回路であり、例えば、演算回路３３
−１、先見桁上げ回路３７への桁上げ信号４０が
論埋“１”となるのは、演算回路３１−１から３
１−４のグループと３２−１から３２−４のグル
ープの桁上げ伝播出力４１および４２がともに論
理“１”で装置への桁上げ入力４３が論理“１”
のとき、または演算回路３１−１から３１−４の
グループの桁上げ発生出力４４が論理“１”で演
算回路３２−１から３２−４のグループの桁上げ
伝播出力４２が論理“１”のとき、または演算回
路３２−１から３２−４のグループの桁上げ発生
出力４５が論理“１”のときである。
生出力Ｇと複数の桁上げ伝播出力Ｐをまとめるキ
ヤリー・ルツク・アヘツド回路であり、第４ａ図
および第４ｂ図に示すような構成で用いられる。
第４図ａ図には16ビツトの演算装置の例で、第１
図で示した演算回路２１，２２，２３，および２
４と第３図で示したキヤリー・ルツク・アヘツド
回路２５の桁上げ信号に対する関係が示されてい
る。例えば、論理回路２３への桁上げ入力が論理
“１”になるのは、論理回路２１および２２の桁
上げ伝播出力Ｐがともに論理“１”で装置への桁
上げ入力２６が論理“１”のときまたは論理回路
２１の桁上げ発生出力Ｇが論理“１”で論理回路
２２の桁上げ伝播出力Ｐが論理“１”のとき、ま
たは論理回路２２の桁上げ発生出力Ｇが論理
“１”のときである。第４ｂ図は64ビツトの演算
装置であり、演算回路３１−１から３１−４，３
２−１から３２−４，３３−１から３３−４およ
び３４−１から３４−４とキヤリー・ルツク・ア
ヘツド回路３５，３６，３７，３８および３９と
の間の桁上げ信号の関係について示した図であ
る。キヤリー・ルツク・アヘツド回路３９は16ビ
ツト毎の演算回路グループ間のキヤリー・ルツ
ク・アヘツド回路であり、例えば、演算回路３３
−１、先見桁上げ回路３７への桁上げ信号４０が
論埋“１”となるのは、演算回路３１−１から３
１−４のグループと３２−１から３２−４のグル
ープの桁上げ伝播出力４１および４２がともに論
理“１”で装置への桁上げ入力４３が論理“１”
のとき、または演算回路３１−１から３１−４の
グループの桁上げ発生出力４４が論理“１”で演
算回路３２−１から３２−４のグループの桁上げ
伝播出力４２が論理“１”のとき、または演算回
路３２−１から３２−４のグループの桁上げ発生
出力４５が論理“１”のときである。
以上のようなキヤリー・ルツク・アヘツド回路
は高速演算装置に必須であるが、演算回路に比べ
て使用されるICの個数が非常に少ないこと（高
性能を要求されない場合は前述の従属接続が用い
られる）、他の用途への流用が困難なこと、従つ
て、管理費用等を考慮すると割高な価格になるこ
となどの欠点を有している。
は高速演算装置に必須であるが、演算回路に比べ
て使用されるICの個数が非常に少ないこと（高
性能を要求されない場合は前述の従属接続が用い
られる）、他の用途への流用が困難なこと、従つ
て、管理費用等を考慮すると割高な価格になるこ
となどの欠点を有している。
本発明の目的は桁上げ制御入力を有するキヤリ
ー・ルツク・アヘツド回路を各演算回路に内蔵す
ることにより前記従来技術の欠点を除去したビツ
トスライス形演算回路を提供することにある。
ー・ルツク・アヘツド回路を各演算回路に内蔵す
ることにより前記従来技術の欠点を除去したビツ
トスライス形演算回路を提供することにある。
本発明のビツトスライス形演算回路は、キヤリ
ー・ルツク・アヘツド型演算装置用の単位演算回
路において、外部から与えられた入力データを外
部から与えられた演算制御信号に基づいて演算す
る入力段論理回路と、外部から与えられる桁上げ
制御信号が第１の論理状態のときに下位の演算回
路からの桁上げ信号とは独立に前記入力データの
みに基づいて桁上げ発生出力と桁上げ伝播出力と
を発生し前記桁上げ制御信号が第２の論理状態の
ときに前記入力段論理回路の出力信号と前記下位
の演算回路からの桁上げ信号とに基づいて桁上げ
発生出力と桁上げ伝播出力とを発生する手段とを
含んで構成される。
ー・ルツク・アヘツド型演算装置用の単位演算回
路において、外部から与えられた入力データを外
部から与えられた演算制御信号に基づいて演算す
る入力段論理回路と、外部から与えられる桁上げ
制御信号が第１の論理状態のときに下位の演算回
路からの桁上げ信号とは独立に前記入力データの
みに基づいて桁上げ発生出力と桁上げ伝播出力と
を発生し前記桁上げ制御信号が第２の論理状態の
ときに前記入力段論理回路の出力信号と前記下位
の演算回路からの桁上げ信号とに基づいて桁上げ
発生出力と桁上げ伝播出力とを発生する手段とを
含んで構成される。
次に本発明について図面を参照して詳細に説明
する。第５図に示す本発明のビツトスライス形演
算回路は、２つの入力データＡ＝A3，A2，A1お
よびA0、Ｂ＝B3，B2，B1およびB0に対し演算制
御信号S4，S3，S2，S1およびS0と桁上げ信号５０
により演算結果Ｆ＝F3，F2，F1およびF0と逐次
桁上げ出力Ｃo+4とが生成される。桁上げ信号５
０はG-1＋G-2・P-1＋G-3・P-2・P-3＋G-4・
P-3・P-2・P-1＋G-5・P-4・P-3・P-2・P-1なる
関係で入力信号G-1，G-2，G-3，G-4，G-5，、
P-1，P-2，P-2，P-3およびP-4に基づいて生成さ
れる。またこれらの入力とデータ入力ＡおよびＢ
は第１の桁上げ発生出力（以下、桁上げ発生出力
と称す）Ｇおよび第２の桁上げ発生出力（以下、
桁上げ伝播出力と称す）Ｐにも関与している。入
力段論理回路５１，５２，５３および５４は同一
の回路構成でその出力XiおよびYiは第１図の説
明で示したと同様の式で表わされる。内部桁上げ
発生回路５５，５６，５７および５８は算術演算
（S4＝１）のとき下位ビツトから上位ビツトへの
桁上げを発生する回路であり、論理演算（S4＝
０）のときは、その出力が論理“０”になるもの
である。論理演算の場合に出力Yiの内容が演算
結果Fiにそのまま出力される点に関しては第１
図の回路と同様である。内部桁上げ回路５５，５
６，５７および５８に与えられてる桁上げ信号５
０は、第１図の桁上げ入力ＣINに対応するもので
下位の演算回路から与えられる信号に基づいて形
成される桁上げ信号である。この桁上げ信号は従
来は第３図に示す先見桁上げ回路において発生し
ていたものであるが（最下位を除いて）、本発明
においてはキヤリー・ルツク・アヘツド回路を演
算回路の内部に組み込んだ構成としたため、最大
下位４つのグループの桁上げ発生出力と桁上げ伝
播出力およびさらに下位からの桁上げ信号が与え
られている。これらの入力はG-1，P-1、G-2，
P-2、G-3，P-3、G-4，P-4およびG-5であり、こ
れら入力と桁上げ信号５０との関係は第４図ａ図
および第４ｂ図を用いてした上述の説明の通りで
ある。この桁上げ信号５０は前記の式にもとづき
ゲート回路５９，６０，６１，６２，６３および
６４により生成される。
する。第５図に示す本発明のビツトスライス形演
算回路は、２つの入力データＡ＝A3，A2，A1お
よびA0、Ｂ＝B3，B2，B1およびB0に対し演算制
御信号S4，S3，S2，S1およびS0と桁上げ信号５０
により演算結果Ｆ＝F3，F2，F1およびF0と逐次
桁上げ出力Ｃo+4とが生成される。桁上げ信号５
０はG-1＋G-2・P-1＋G-3・P-2・P-3＋G-4・
P-3・P-2・P-1＋G-5・P-4・P-3・P-2・P-1なる
関係で入力信号G-1，G-2，G-3，G-4，G-5，、
P-1，P-2，P-2，P-3およびP-4に基づいて生成さ
れる。またこれらの入力とデータ入力ＡおよびＢ
は第１の桁上げ発生出力（以下、桁上げ発生出力
と称す）Ｇおよび第２の桁上げ発生出力（以下、
桁上げ伝播出力と称す）Ｐにも関与している。入
力段論理回路５１，５２，５３および５４は同一
の回路構成でその出力XiおよびYiは第１図の説
明で示したと同様の式で表わされる。内部桁上げ
発生回路５５，５６，５７および５８は算術演算
（S4＝１）のとき下位ビツトから上位ビツトへの
桁上げを発生する回路であり、論理演算（S4＝
０）のときは、その出力が論理“０”になるもの
である。論理演算の場合に出力Yiの内容が演算
結果Fiにそのまま出力される点に関しては第１
図の回路と同様である。内部桁上げ回路５５，５
６，５７および５８に与えられてる桁上げ信号５
０は、第１図の桁上げ入力ＣINに対応するもので
下位の演算回路から与えられる信号に基づいて形
成される桁上げ信号である。この桁上げ信号は従
来は第３図に示す先見桁上げ回路において発生し
ていたものであるが（最下位を除いて）、本発明
においてはキヤリー・ルツク・アヘツド回路を演
算回路の内部に組み込んだ構成としたため、最大
下位４つのグループの桁上げ発生出力と桁上げ伝
播出力およびさらに下位からの桁上げ信号が与え
られている。これらの入力はG-1，P-1、G-2，
P-2、G-3，P-3、G-4，P-4およびG-5であり、こ
れら入力と桁上げ信号５０との関係は第４図ａ図
および第４ｂ図を用いてした上述の説明の通りで
ある。この桁上げ信号５０は前記の式にもとづき
ゲート回路５９，６０，６１，６２，６３および
６４により生成される。
このようなキヤリー・ルツク・アヘツド回路を
演算回路に付加した場合、ビツト幅が小さければ
外付けのキヤリー・ルツク・アヘツド回路が不要
になるが、ビツト幅が大きいとき（例えば64ビツ
ト）には第６図に示すように外付けのキヤリー・
ルツク・アヘツド回路が不要になる。すなわち演
算回路６１−１から６１−８で構成される下位32
ビツトの演算装置８２と同様の回路構成の上位32
ビツトの演算装置８３においてそれぞれ４個の演
算回路からの桁上げ発生生力Ｇと桁上げ伝播出力
Ｐとをまとめるキヤリー・ルツク・アヘツド回路
８４，８５および８６と下位32ビツトの演算装置
８２から上位32ビツトの演算装置への桁上げを発
生するキヤリー・ルツク・アヘツド回路８７を必
要とする。これは従来のものに比べて外付けの桁
上げ回路がかなり減少しているが、まだ外付けの
回路量が多い。
演算回路に付加した場合、ビツト幅が小さければ
外付けのキヤリー・ルツク・アヘツド回路が不要
になるが、ビツト幅が大きいとき（例えば64ビツ
ト）には第６図に示すように外付けのキヤリー・
ルツク・アヘツド回路が不要になる。すなわち演
算回路６１−１から６１−８で構成される下位32
ビツトの演算装置８２と同様の回路構成の上位32
ビツトの演算装置８３においてそれぞれ４個の演
算回路からの桁上げ発生生力Ｇと桁上げ伝播出力
Ｐとをまとめるキヤリー・ルツク・アヘツド回路
８４，８５および８６と下位32ビツトの演算装置
８２から上位32ビツトの演算装置への桁上げを発
生するキヤリー・ルツク・アヘツド回路８７を必
要とする。これは従来のものに比べて外付けの桁
上げ回路がかなり減少しているが、まだ外付けの
回路量が多い。
このため第５図に示す本発明の一実施例はさら
に桁上げ制御信号Ｍを設けるとともにゲート回路
６５，６６，６７および６８を追加し、第６図に
おける外付けのキヤリー・ルツク・アヘツド回路
８４，８５および８６を不用としている。すなわ
ち、桁上げ制御信号Ｍが“０”のときゲート回路
６６の出力は論理“１”ゲート回路６８の出力は
論理“０”となつて桁上げ発生出力Ｇおよび桁上
げ伝播出力Ｐは入力データＡおよびＢからのみ決
定される。１方桁上げ制御信号が論理“１”のと
きG-1＋G-2・P-1＋G-3・P-2・P-3なる論理で決
定されるゲート回路６７の出力は下位３個の演算
回路から桁上げ発生があることを示し、桁上げ伝
播出力の論理積P-1・P-2・P-3で決定されるゲー
ト回路６６の出力は下位３個の演算回路が桁上げ
伝播条件にあることを示している。前記の桁上げ
発生信号はゲート６８においてこの演算回路自身
の桁上げ伝播条件と論理積がとられこの演算回路
を含めた４個の演算回路全体の桁上げ発生出力Ｇ
を生成している。またゲート回路６６の出力はこ
の演算回路自身の桁上げ伝播条件と合わせて全体
の桁上げ伝播出力Ｐを生成している。
に桁上げ制御信号Ｍを設けるとともにゲート回路
６５，６６，６７および６８を追加し、第６図に
おける外付けのキヤリー・ルツク・アヘツド回路
８４，８５および８６を不用としている。すなわ
ち、桁上げ制御信号Ｍが“０”のときゲート回路
６６の出力は論理“１”ゲート回路６８の出力は
論理“０”となつて桁上げ発生出力Ｇおよび桁上
げ伝播出力Ｐは入力データＡおよびＢからのみ決
定される。１方桁上げ制御信号が論理“１”のと
きG-1＋G-2・P-1＋G-3・P-2・P-3なる論理で決
定されるゲート回路６７の出力は下位３個の演算
回路から桁上げ発生があることを示し、桁上げ伝
播出力の論理積P-1・P-2・P-3で決定されるゲー
ト回路６６の出力は下位３個の演算回路が桁上げ
伝播条件にあることを示している。前記の桁上げ
発生信号はゲート６８においてこの演算回路自身
の桁上げ伝播条件と論理積がとられこの演算回路
を含めた４個の演算回路全体の桁上げ発生出力Ｇ
を生成している。またゲート回路６６の出力はこ
の演算回路自身の桁上げ伝播条件と合わせて全体
の桁上げ伝播出力Ｐを生成している。
第７図はこのような機能を有する演算回路を用
いて構成された64ビツトの演算装置を示す図であ
る。演算回路７１−１，７１−２，７１−３，７
１−４，７１−５，７１−６，７１−７および７
１−８から成る下位32ビツトの演算装置７２と、
同様の回路構成の上位32ビツト演算回路７２に対
し外付けの先見桁上げ回路７４とから構成されて
いる。演算回路７１−４からの出力信号７５は演
算回路７１−１，７１−２，７１−３および７１
−４のグループ全体からの桁上げ発生信号Ｇであ
り、出力信号７６は桁上げ伝播信号Ｐである。ま
た演算回路７１−８からの出力信号７７は演算回
路７１−５〜７１−８のグループ全体からの桁上
げ発生信号Ｇであり、出力信号７８は桁上げ伝播
信号Ｐである。それらの信号と装置全体に対する
桁上げ入力ＣIとがキヤリー・ルツク・アヘツド
回路７４に与えられて、上位32ビツトに対する桁
上げ入力７９が生成されている。第７図の例から
も明らかなように外付けのキヤリー・ルツク・ア
ヘツド回路は極くわずかとなつているので、従来
のように専用の集積回路を不要としている。ま
た、第７図は64ビツトの演算装置の例であるが、
32ビツトの場合には外付けのキヤリー・ルツク・
アヘツド回路が全く不要になることも明らかであ
る。
いて構成された64ビツトの演算装置を示す図であ
る。演算回路７１−１，７１−２，７１−３，７
１−４，７１−５，７１−６，７１−７および７
１−８から成る下位32ビツトの演算装置７２と、
同様の回路構成の上位32ビツト演算回路７２に対
し外付けの先見桁上げ回路７４とから構成されて
いる。演算回路７１−４からの出力信号７５は演
算回路７１−１，７１−２，７１−３および７１
−４のグループ全体からの桁上げ発生信号Ｇであ
り、出力信号７６は桁上げ伝播信号Ｐである。ま
た演算回路７１−８からの出力信号７７は演算回
路７１−５〜７１−８のグループ全体からの桁上
げ発生信号Ｇであり、出力信号７８は桁上げ伝播
信号Ｐである。それらの信号と装置全体に対する
桁上げ入力ＣIとがキヤリー・ルツク・アヘツド
回路７４に与えられて、上位32ビツトに対する桁
上げ入力７９が生成されている。第７図の例から
も明らかなように外付けのキヤリー・ルツク・ア
ヘツド回路は極くわずかとなつているので、従来
のように専用の集積回路を不要としている。ま
た、第７図は64ビツトの演算装置の例であるが、
32ビツトの場合には外付けのキヤリー・ルツク・
アヘツド回路が全く不要になることも明らかであ
る。
本発明には、キヤリー・ルツク・アヘツド回路
を内蔵し、制御入力によつて下位の演算回路も含
めた桁上げ発生出力と桁上げ伝播出力を生成でき
るようにすることにより外付けのキヤリー・ルツ
ク・アヘツド回路を少なくできるという効果があ
る。
を内蔵し、制御入力によつて下位の演算回路も含
めた桁上げ発生出力と桁上げ伝播出力を生成でき
るようにすることにより外付けのキヤリー・ルツ
ク・アヘツド回路を少なくできるという効果があ
る。
第１図は従来のビツトスライス形演算回路を示
す図、第２図は第１図の演算回路の動作を説明す
る図、第３図はキヤリー・ルツク・アヘツド回路
の図、第４ａ図および第４ｂ図は桁上げ信号に注
目した第１図の演算回路と第３図のキヤリー・ル
ツク・アヘツド回路の関係を示す図、第５図は本
発明の一実施例を示す図、第６図は制御入力を設
ける前の第５図の演算回路によつて64ビツトの演
算装置を構成した場合の桁上げ信号の関係を示す
図および第７図は本発明の演算回路により64ビツ
トの演算装置を構成した場合の桁上げ信号の関係
を示す図である。 第１図から第７図において、１１，１２，１
３，１４，５１，５２，５３，５４……入力段論
理回路、１５，１６，１７，１８，５５，５６，
５７，５８……内部桁上げ発生回路、２１，２
２，２３，２４，３１−１〜３１−４，３２−１
〜３２−４，３３−１〜３３−４，３４−１〜３
４−４，６１−１〜６１−８，７１−１〜７１−
８……ビツトスライス形演算回路、２５，３５，
３６，３７，３８，３９，８４，８５，８６，８
７，７４……外付け先見桁上げ回路、A0，A1，
A2，A3，B0，B1，B2，B3……データ入力、F0，
F1，F2，F3……演算結果出力、S0，S1，S2，
S3，S4……演算制御入力、Ｍ……桁上げ制御入
力、Ｇ，G-1，G-2，G-3，G-4，G-5……桁上げ発
生信号、Ｐ，P-1，P-2，P-3，P-4……桁上げ伝播
信号。
す図、第２図は第１図の演算回路の動作を説明す
る図、第３図はキヤリー・ルツク・アヘツド回路
の図、第４ａ図および第４ｂ図は桁上げ信号に注
目した第１図の演算回路と第３図のキヤリー・ル
ツク・アヘツド回路の関係を示す図、第５図は本
発明の一実施例を示す図、第６図は制御入力を設
ける前の第５図の演算回路によつて64ビツトの演
算装置を構成した場合の桁上げ信号の関係を示す
図および第７図は本発明の演算回路により64ビツ
トの演算装置を構成した場合の桁上げ信号の関係
を示す図である。 第１図から第７図において、１１，１２，１
３，１４，５１，５２，５３，５４……入力段論
理回路、１５，１６，１７，１８，５５，５６，
５７，５８……内部桁上げ発生回路、２１，２
２，２３，２４，３１−１〜３１−４，３２−１
〜３２−４，３３−１〜３３−４，３４−１〜３
４−４，６１−１〜６１−８，７１−１〜７１−
８……ビツトスライス形演算回路、２５，３５，
３６，３７，３８，３９，８４，８５，８６，８
７，７４……外付け先見桁上げ回路、A0，A1，
A2，A3，B0，B1，B2，B3……データ入力、F0，
F1，F2，F3……演算結果出力、S0，S1，S2，
S3，S4……演算制御入力、Ｍ……桁上げ制御入
力、Ｇ，G-1，G-2，G-3，G-4，G-5……桁上げ発
生信号、Ｐ，P-1，P-2，P-3，P-4……桁上げ伝播
信号。
Claims (1)
- 【特許請求の範囲】 １ キヤリー・ルツク・アヘツド型演算装置用の
単位演算回路において、 外部から与えられた入力データを外部から与え
られた演算制御信号に基づいて演算する入力段論
理回路と、 外部から与えられる桁上げ制御信号が第１の論
理状態のときに下位の演算回路からの桁上げ信号
とは独立に前記入力データのみに基づいて桁上げ
発生出力と桁上げ伝播出力とを発生し前記桁上げ
制御信号が第２の論理状態のときに前記入力段論
理回路の出力信号と前記下位の演算回路からの桁
上げ信号とに基づいて桁上げ発生出力と桁上げ伝
播出力とを発生する手段とを含むことを特徴とす
るビツトスライス形演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8957778A JPS5515583A (en) | 1978-07-21 | 1978-07-21 | Bit slice type arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8957778A JPS5515583A (en) | 1978-07-21 | 1978-07-21 | Bit slice type arithmetic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5515583A JPS5515583A (en) | 1980-02-02 |
| JPS6129018B2 true JPS6129018B2 (ja) | 1986-07-03 |
Family
ID=13974646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8957778A Granted JPS5515583A (en) | 1978-07-21 | 1978-07-21 | Bit slice type arithmetic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5515583A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848142A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | 高速加算回路 |
-
1978
- 1978-07-21 JP JP8957778A patent/JPS5515583A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5515583A (en) | 1980-02-02 |
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