JPS5848142A - 高速加算回路 - Google Patents
高速加算回路Info
- Publication number
- JPS5848142A JPS5848142A JP56146549A JP14654981A JPS5848142A JP S5848142 A JPS5848142 A JP S5848142A JP 56146549 A JP56146549 A JP 56146549A JP 14654981 A JP14654981 A JP 14654981A JP S5848142 A JPS5848142 A JP S5848142A
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- JP
- Japan
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- output
- bit
- circuit
- carry
- adder
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル１路に用いられる高速加算回路に関す
る。
る。
デシタル回路に用いられる加算回路には種々の構成のも
のが知られているが、それぞれ一長一短がある。たとえ
ば順次桁上げ回路は、回路素子数が少なくて済むが、演
算ピットが１ビット増える毎に１回路分づつ桁上ｄ時間
゛が遅くなる。これに対して演算時間の高速化が図られ
ている従来の加算回路は、桁上げ回路のための回路素子
数が多くなう、を喪演算ピット数が増えていくに従って
桁上げ回路が複雑になり、Ｌ８１（大規模集積回路）化
に際して回等の繰シ返しノ譬ターンを形成できない等の
欠点があり、ＬＳＩ化には不適であつ九。
のが知られているが、それぞれ一長一短がある。たとえ
ば順次桁上げ回路は、回路素子数が少なくて済むが、演
算ピットが１ビット増える毎に１回路分づつ桁上ｄ時間
゛が遅くなる。これに対して演算時間の高速化が図られ
ている従来の加算回路は、桁上げ回路のための回路素子
数が多くなう、を喪演算ピット数が増えていくに従って
桁上げ回路が複雑になり、Ｌ８１（大規模集積回路）化
に際して回等の繰シ返しノ譬ターンを形成できない等の
欠点があり、ＬＳＩ化には不適であつ九。
本発明は上述し九欠点を除去すべくなされたもので、回
路素子数が少なくて演算速度が速く、ＬＳＩ化に好適な
高速演算回路を提供するものである。
路素子数が少なくて演算速度が速く、ＬＳＩ化に好適な
高速演算回路を提供するものである。
゛以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は九とえばそれぞれ８ピツトｘ・〜Ｘ’１ｔＹ０
〜Ｙ、０２進数入力を加算する高速加算回路でＴｏり、
４個の第１加算回路１１〜１４．３個の第２加算回路１
５〜１１．１個の第３加算回路１８よシなる。上記第１
．第２加算回路１１〜１７は、それぞれ２ピツトの２人
′力を加算し、第３加算回路１８はそれぞれ１ピツトの
２人力を加算するものである。
〜Ｙ、０２進数入力を加算する高速加算回路でＴｏり、
４個の第１加算回路１１〜１４．３個の第２加算回路１
５〜１１．１個の第３加算回路１８よシなる。上記第１
．第２加算回路１１〜１７は、それぞれ２ピツトの２人
′力を加算し、第３加算回路１８はそれぞれ１ピツトの
２人力を加算するものである。
進数人力（ｘｏ ＊Ｘｌ ） ｓ ＣＹＯ＋Ｙ１
）と桁上げ入力ｃｏとを加算し、１種のサブキャリで
ある２ビツト出力（Ｐｏ ＊ Ｑａ ）および２桁の
演算出力Ｓ０．、Ｓ、を出力する。
）と桁上げ入力ｃｏとを加算し、１種のサブキャリで
ある２ビツト出力（Ｐｏ ＊ Ｑａ ）および２桁の
演算出力Ｓ０．、Ｓ、を出力する。
同様に第１加算回路１２は、２進数入力（Ｘ！。
Ｘ３ ）、（Ｙ、、Ｙ、）と第２加算回路１５からの桁
上げ人力Ｃ１と全加算し、２ビツト出力（ｐｔ 、Ｑ
ｌ ）および２桁の演算出力８１＊８１を出力する。
上げ人力Ｃ１と全加算し、２ビツト出力（ｐｔ 、Ｑ
ｌ ）および２桁の演算出力８１＊８１を出力する。
同様に第１加算回路ＩＳは、２進数入力（Ｘ４゜Ｘｓ
） ＊ （Ｙａ ＊ Ｙｓ ）と第２加算回路１１
からの桁上げ人力Ｃ４とを加算し、２ビツト出力（Ｐｏ
’ ＋ Ｑｏ’ ）および演算出力８．．８．を出力す
る。
） ＊ （Ｙａ ＊ Ｙｓ ）と第２加算回路１１
からの桁上げ人力Ｃ４とを加算し、２ビツト出力（Ｐｏ
’ ＋ Ｑｏ’ ）および演算出力８．．８．を出力す
る。
同様に第１加算回路１４は、２進数入力（Ｘ、。
（
Ｘｔ ）＊ （Ｙａ ＊Ｙ？ ）と第２加算回路１ｃ
からの桁上げ人力Ｃ６とを加算し、２ビツト出力（Ｐ＋
’ ｔ Ｑｔ’ ）および演算出力ｓａ ｓ’８ｖ
を出力する。
からの桁上げ人力Ｃ６とを加算し、２ビツト出力（Ｐ＋
’ ｔ Ｑｔ’ ）および演算出力ｓａ ｓ’８ｖ
を出力する。
一方、前記第２加算回路１５は、前記第１加算回路１１
．１２からのサブキャリ（Ｐ（１、ＱＯ）。
．１２からのサブキャリ（Ｐ（１、ＱＯ）。
（ｐｔ ｔＱｔ ）と桁上げ人力Ｃ・とを加算し、
１種のすゾキャリである２ピツト出方（Ｐ、。
１種のすゾキャリである２ピツト出方（Ｐ、。
Ｑ鵞 ）および桁上げ信号Ｃ８を出力＋る。
同様に第２加算回路１１は、第２加算回路ＩＩ、１６か
らのサブキャリ（Ｐｇ ｔＱ雪 ）。
らのサブキャリ（Ｐｇ ｔＱ雪 ）。
（Ｐｇ’ ｔ Ｑ＊’ ）と桁上げ入力Ｃ，と全加算し
、１種のｔｆキャリである２ピツト出方（Ｐ島 。
、１種のｔｆキャリである２ピツト出方（Ｐ島 。
Ｑｌ ）および桁上げ信号Ｃ１を出力する。
そして第２加算回路１６は、第１加算回路１３．３４か
らのサブキャリ（Ｐｏ’ ｅ Ｑａ’ ） ｅ（Ｐｚ’
ｅ Ｑ＋’ ）と第２加算回路１１からの桁上げ人力
Ｃ１とを加算し、２ピツト出方（Ｐ！’＊Ｑ！′）およ
び桁上げ信号Ｃ・を出力する。
らのサブキャリ（Ｐｏ’ ｅ Ｑａ’ ） ｅ（Ｐｚ’
ｅ Ｑ＋’ ）と第２加算回路１１からの桁上げ人力
Ｃ１とを加算し、２ピツト出方（Ｐ！’＊Ｑ！′）およ
び桁上げ信号Ｃ・を出力する。
さらに、第３加算回路１ｇは、第２加′算回路１１から
の２ビツト出力Ｐｓ ｓＱｓと桁上げ人力Ｃ０とを加
算し、最終的な桁上は信号Ｃ・を出力する。
の２ビツト出力Ｐｓ ｓＱｓと桁上げ人力Ｃ０とを加
算し、最終的な桁上は信号Ｃ・を出力する。
而して、上記第１加算回路１１〜１４．第２加算回路１
５〜１１は、２桁の２個の２進数入力および桁上げ入力
を加算し、その出力が下記表に示すような真理値を有す
る出力Ｐ ｔ Ｑ ｔ−発生する。ここでＰ＝″″０”
、Ｑ＝″″０１のときは桁上げ出力が“０″でアシ、Ｐ
−＠１”、Ｑ−′″１２のときは桁上げ出力が＠１”で
あり、Ｐ−″０”、Ｑ＝＠ｌ”のときまたはＰ＝″″１
’、Ｑ−″０ｍのときは下位桁からの桁上は入力の状態
によシ桁上げ出力の状態が定まるようになっている。
５〜１１は、２桁の２個の２進数入力および桁上げ入力
を加算し、その出力が下記表に示すような真理値を有す
る出力Ｐ ｔ Ｑ ｔ−発生する。ここでＰ＝″″０”
、Ｑ＝″″０１のときは桁上げ出力が“０″でアシ、Ｐ
−＠１”、Ｑ−′″１２のときは桁上げ出力が＠１”で
あり、Ｐ−″０”、Ｑ＝＠ｌ”のときまたはＰ＝″″１
’、Ｑ−″０ｍのときは下位桁からの桁上は入力の状態
によシ桁上げ出力の状態が定まるようになっている。
すなわち、第１加算回路１１〜Ｊ４は、それぞれ第２図
に示すように第１〜第３論理回路３１〜３３よシなシ、
その−具体例として各論理回路の一部を共有するように
した回゛路図を第３図に示す。また第２加算回路１５〜
１１は、それぞれ第４図に示すように第４．第５の論理
回路５１〜ｊ２よりなる。ここで第４論理回路１１は前
記第１論理回路３１と同様な構成であり、第５論ｊＪ１
回路５１の一へ体例を＃１５図に示す。まえ、第３加算
回路１８は上記第５論理回路５．２と同様な構成である
。
に示すように第１〜第３論理回路３１〜３３よシなシ、
その−具体例として各論理回路の一部を共有するように
した回゛路図を第３図に示す。また第２加算回路１５〜
１１は、それぞれ第４図に示すように第４．第５の論理
回路５１〜ｊ２よりなる。ここで第４論理回路１１は前
記第１論理回路３１と同様な構成であり、第５論ｊＪ１
回路５１の一へ体例を＃１５図に示す。まえ、第３加算
回路１８は上記第５論理回路５．２と同様な構成である
。
ところで、第２図において、第１論理回路Ｊ１は２ピッ
１人力（ｘｌ＊ Ｘ１４−１ ） ｙ （Ｙｔｅ Ｙｓ
＋ｔ）Ｋ基いｆｚビット出３ｊｐ、ｑを出力する。まえ
、第２論理回路Ｊ２は、１ビツトの２人力ｘｌ Ｉ ｙ
ｌ訃よび桁上げ人力Ｃｉに基いて１ビツトの演算出力８
鳳を出力する。まえ、第３論理回路３１は、２ビツト入
力（Ｘ負 ｙ Ｘｓ＋ｔ ） ＊ （Ｙｓ ＊ Ｙｔ＋
ｔ ）訃よび桁上げ入力Ｐｌに基いて１ビツトの演算出
力Ｊ＋１を出力する。
１人力（ｘｌ＊ Ｘ１４−１ ） ｙ （Ｙｔｅ Ｙｓ
＋ｔ）Ｋ基いｆｚビット出３ｊｐ、ｑを出力する。まえ
、第２論理回路Ｊ２は、１ビツトの２人力ｘｌ Ｉ ｙ
ｌ訃よび桁上げ人力Ｃｉに基いて１ビツトの演算出力８
鳳を出力する。まえ、第３論理回路３１は、２ビツト入
力（Ｘ負 ｙ Ｘｓ＋ｔ ） ＊ （Ｙｓ ＊ Ｙｔ＋
ｔ ）訃よび桁上げ入力Ｐｌに基いて１ビツトの演算出
力Ｊ＋１を出力する。
なお、第３図においては、Ｇｌは正論理のナンＩ’ｒ−
）ｆｉえは負論理のノアダート、Ｇ、は正論理のノアｒ
−）オたは負論理のナンドダート、Ｇｌはエクスクルー
ジ！オアｒ−ト、Ｉはインノ々−夕である。
）ｆｉえは負論理のノアダート、Ｇ、は正論理のノアｒ
−）オたは負論理のナンドダート、Ｇｌはエクスクルー
ジ！オアｒ−ト、Ｉはインノ々−夕である。
２ピツトの桁上げ入力（ｐＨ，ｐＨ十喘）−（ＱｔｔＱ
ｓ＋ｔ ）に基いて２ぎット出カＰｌ＋２１ Ｑｌｅｔ
を出力する。また、第５論理回路５２は、１ビツトの２
人力ｐｌ ｔ Ｑｌおよび桁上げ入力ｃ１に基いて桁上
げ信号Ｃ１＋２ を出力する。なお、第５図において
、Ｇ１は正論理の２人カナンドｒ−）。
ｓ＋ｔ ）に基いて２ぎット出カＰｌ＋２１ Ｑｌｅｔ
を出力する。また、第５論理回路５２は、１ビツトの２
人力ｐｌ ｔ Ｑｌおよび桁上げ入力ｃ１に基いて桁上
げ信号Ｃ１＋２ を出力する。なお、第５図において
、Ｇ１は正論理の２人カナンドｒ−）。
Ｇ４は３人力ナンドダートである。
次に第１図の動作を説明する。第１の加算サイクルでは
、第１加算回路１１の出力が得られる。、第２の加算サ
イクルでは、上記第１加算回路１１の出力を入力とする
第２加算回路１５の出力が得られる。第３の加算サイク
ルでは、上記第２加算回路１５からの桁上げ出力を入力
とする第１加算回路１２および第２加算回路１１の出力
が得られる。
、第１加算回路１１の出力が得られる。、第２の加算サ
イクルでは、上記第１加算回路１１の出力を入力とする
第２加算回路１５の出力が得られる。第３の加算サイク
ルでは、上記第２加算回路１５からの桁上げ出力を入力
とする第１加算回路１２および第２加算回路１１の出力
が得られる。
次に第４加算サイクルでは、上記第２加算回路１１から
の桁上げ出力を入力とする第１加“算回路１３および第
２加算回路１６の出方が得られる。第５加算サイクルで
杜、上記第２加算回路ＩＣからの桁上げ出力を入力とす
る第１加算回路１４の出力が得られ、これによって第３
加算−路１１から最終的な桁上げ出力が確定する。
の桁上げ出力を入力とする第１加“算回路１３および第
２加算回路１６の出方が得られる。第５加算サイクルで
杜、上記第２加算回路ＩＣからの桁上げ出力を入力とす
る第１加算回路１４の出力が得られ、これによって第３
加算−路１１から最終的な桁上げ出力が確定する。
したがって、第１図の高速加算動作紘、従来の順次桁上
げ四路において８段の回路により順次桁上げ処理する場
合に比べて加算サイクル数が少なくてすみ、高速加算動
作が可能である。
げ四路において８段の回路により順次桁上げ処理する場
合に比べて加算サイクル数が少なくてすみ、高速加算動
作が可能である。
を九、各加算回路の回路素子数は少なく、はぼ同様構成
の第１加算回路、第２加算回路が規則的に繰）返し接続
されているので、ツヤターンレイアウトの効率が良いた
めＬＳＩ化に好適である。
の第１加算回路、第２加算回路が規則的に繰）返し接続
されているので、ツヤターンレイアウトの効率が良いた
めＬＳＩ化に好適である。
なお１．上記実施例は、８ビツト加算回路を示し九が、
本発明は上記例に限らず１６ピツト。
本発明は上記例に限らず１６ピツト。
３２ピツト・・・のような９ ｎ （ｎ＝１．２ 、３
−）ビット加算回路に適用可能である。すなわち、演算
入力データをＩＩＩ加算回路に入紙２個の第１加算回路
の出力を第２加算回路に入れるブロックを単位として演
算ビット数の増大に応じて積み重ねる（繰り返し接続す
る）ことによって構成すればよい。仁のように、演算ピ
ット数が大キくなっても！ロック単位の・譬ターンを繰
力返し使用、できる。また、桁上げ時間は、演算ビット
が倍になって１段増えるだけであ〉、高速加算が可能で
ある。したがって、本発明め高速加算回路はＩＣ，ＬＳ
ＩのＡＬＵ（演算回路）等に最適である。
−）ビット加算回路に適用可能である。すなわち、演算
入力データをＩＩＩ加算回路に入紙２個の第１加算回路
の出力を第２加算回路に入れるブロックを単位として演
算ビット数の増大に応じて積み重ねる（繰り返し接続す
る）ことによって構成すればよい。仁のように、演算ピ
ット数が大キくなっても！ロック単位の・譬ターンを繰
力返し使用、できる。また、桁上げ時間は、演算ビット
が倍になって１段増えるだけであ〉、高速加算が可能で
ある。したがって、本発明め高速加算回路はＩＣ，ＬＳ
ＩのＡＬＵ（演算回路）等に最適である。
なお、順次加算回路の伝搬時間ｔは、ｎビット入力の場
合にｉ ｏＣｎである。これに対して本発明の高速加算
回路においてはｔズ（（Ｌｏ口ｍ）＋１）で済む。但し
く−）はＸを超えない最大の整数。
合にｉ ｏＣｎである。これに対して本発明の高速加算
回路においてはｔズ（（Ｌｏ口ｍ）＋１）で済む。但し
く−）はＸを超えない最大の整数。
したがって、本発明の加算回路はピット数１が大きいと
きに大きな効果を発揮する。
きに大きな効果を発揮する。
上述し九ように、本発明の高速加算回路はそれぞれ８ｍ
（ｎ＝１．２・・・）ビットの２進数の２人力における
最下位桁から最上位桁まで２ピツトづつを単位として各
単位毎の２人力を加算すると共に１ビツトの桁上げ入力
を加算し、２ピツトの演算出力を発生すると共に２ピツ
トのサシキャリ信号を出力する複数個の第１加算回路と
、この複数個の第１加算回路のうち前記２進数入力の最
下位桁側から最上位桁側までの２備の第１加算回路を単
位として各単位においてそれぞれ２個づつ得られる２ビ
ツトの前記サブキャリ信号および１ビツトの桁上げ入力
を加算し、１ビツトの桁上げ信号および２ビツトのサブ
キャリ信号を出力する複数個の第２加算回路と、この複
数個の第２加算回路のうち前記２進数入力の最下位桁側
から最上位桁側までの２個の第２加算回路を単位として
各単位においてそれぞれ２個づつ得られる２ビツトの前
記サブキャリ信号および１ビツトの桁上げ入力を加算し
て１ビツトの桁上げ信号及び２ビツトのサブキャリ信号
を出力し、前記第２加算回路と同様構成であって最終的
な２ビツトのサブキャリ信号が得られるまで繰夛返し接
続される１個もしくは複数個の加算回路と、この加算回
路からの最終的な２ビツトのサブキャリ信号および１ビ
ツトの桁上げ信号を加算し、最終的な１ビツトの桁上げ
信号を出力する第３加算回路とを具備し数が少なくて、
しかも演算速度が速く、ＬＩＩＩ化に好適である。
（ｎ＝１．２・・・）ビットの２進数の２人力における
最下位桁から最上位桁まで２ピツトづつを単位として各
単位毎の２人力を加算すると共に１ビツトの桁上げ入力
を加算し、２ピツトの演算出力を発生すると共に２ピツ
トのサシキャリ信号を出力する複数個の第１加算回路と
、この複数個の第１加算回路のうち前記２進数入力の最
下位桁側から最上位桁側までの２備の第１加算回路を単
位として各単位においてそれぞれ２個づつ得られる２ビ
ツトの前記サブキャリ信号および１ビツトの桁上げ入力
を加算し、１ビツトの桁上げ信号および２ビツトのサブ
キャリ信号を出力する複数個の第２加算回路と、この複
数個の第２加算回路のうち前記２進数入力の最下位桁側
から最上位桁側までの２個の第２加算回路を単位として
各単位においてそれぞれ２個づつ得られる２ビツトの前
記サブキャリ信号および１ビツトの桁上げ入力を加算し
て１ビツトの桁上げ信号及び２ビツトのサブキャリ信号
を出力し、前記第２加算回路と同様構成であって最終的
な２ビツトのサブキャリ信号が得られるまで繰夛返し接
続される１個もしくは複数個の加算回路と、この加算回
路からの最終的な２ビツトのサブキャリ信号および１ビ
ツトの桁上げ信号を加算し、最終的な１ビツトの桁上げ
信号を出力する第３加算回路とを具備し数が少なくて、
しかも演算速度が速く、ＬＩＩＩ化に好適である。
第１図は本発明に係る高速加算回路の一実施例を示すブ
ロック図、第２図線第１図の第１加算回路を取り出して
示すブロック図、第３図は第２図の一具体例を示す回路
図、第４図は第１図の第２加算回路を取り出して示すブ
ロック図、第５図は第４図の第５論理回路の一具体例を
示す回路図である。 １１〜１４・・・第１の加算回路、１５〜１１・・・第
２の加算回路、１８・・・第３の加算回路。 出願人代理人 弁理土鈴 江 武 彦
ロック図、第２図線第１図の第１加算回路を取り出して
示すブロック図、第３図は第２図の一具体例を示す回路
図、第４図は第１図の第２加算回路を取り出して示すブ
ロック図、第５図は第４図の第５論理回路の一具体例を
示す回路図である。 １１〜１４・・・第１の加算回路、１５〜１１・・・第
２の加算回路、１８・・・第３の加算回路。 出願人代理人 弁理土鈴 江 武 彦
Claims (1)
- それぞれ８ ｍ （＊ ＝１ ＊ ２・・・）ピットの
２進数の２人力における最下位桁から最上位桁まで２ビ
ツトづつを単位として各単位毎の２人力を加算すると共
に１ビツトの桁上げ入力を加算し、２ビツトの演算出力
を発生すると共に２ビツトのサブキャリ信号を出力する
複数個の第１加算回路と、この複数個の第１加算回路の
うち前記２進数入力の最下位桁側から最上位桁側までの
２個の第１加算回路を単位として各単位においてそれぞ
れ２個づつ得られる２ビツトの前記サブキャリ信号およ
び１ビツトの桁上は入力を加算し、１ビツトの桁上げ信
号および２ビツトのサブキャリ信号を出力する複数個の
第２加算回路と、この複数個の第２加算回路のうち前記
２進数入力の最下位桁側から最上位桁側までの２個の第
２加算回路を単位として各単位においてそれぞれ２傭づ
つ得られる２ビツトの前記サブキャリ信号および１ビツ
トの桁上げ入力を加算して１ビツトの桁上は信号及び２
ビツトのすブキャリ信号を出力し、前記第２加算回路と
同様構成であって最終的な２ビツトのサブキャリ信号が
得られるまで繰プ返し接続される１個もしくは複数個の
加算回路と、この加算回路からの最終的な２ビツトのサ
ブキャリ信号および１ビツトの桁上げ信号を加算し、最
終的な１ビツトの桁上げ信号を出力する第３加算回路と
を具備することを特徴とする高速加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146549A JPS5848142A (ja) | 1981-09-17 | 1981-09-17 | 高速加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146549A JPS5848142A (ja) | 1981-09-17 | 1981-09-17 | 高速加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848142A true JPS5848142A (ja) | 1983-03-22 |
Family
ID=15410167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146549A Pending JPS5848142A (ja) | 1981-09-17 | 1981-09-17 | 高速加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848142A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240330A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 加算回路 |
| JPH06282417A (ja) * | 1993-03-30 | 1994-10-07 | Nec Corp | 加算回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515583A (en) * | 1978-07-21 | 1980-02-02 | Nec Corp | Bit slice type arithmetic circuit |
-
1981
- 1981-09-17 JP JP56146549A patent/JPS5848142A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515583A (en) * | 1978-07-21 | 1980-02-02 | Nec Corp | Bit slice type arithmetic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240330A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 加算回路 |
| JPH06282417A (ja) * | 1993-03-30 | 1994-10-07 | Nec Corp | 加算回路 |
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