JPH06282417A - 加算回路 - Google Patents
加算回路Info
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- JPH06282417A JPH06282417A JP7140693A JP7140693A JPH06282417A JP H06282417 A JPH06282417 A JP H06282417A JP 7140693 A JP7140693 A JP 7140693A JP 7140693 A JP7140693 A JP 7140693A JP H06282417 A JPH06282417 A JP H06282417A
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Abstract
(57)【要約】
【目的】従来よりも高速な加算回路を提供する。
【構成】第１，第２階層のＣＬＡセル４００Ａ〜４０２
Ａおよび５００Ａ〜５１５Ａは、桁上げ入力Ｃｉｎの伝
播経路の遅延時間が第３階層のＣＬＡセル３００の上記
遅延時間よりも小さい論理素子Ｅ２５，Ｅ２７、Ｅ２
６，Ｅ２８、Ｅ８，Ｅ１２から成る２入力ＮＡＮＤゲー
トの２段構成の論理回路を備える。
Ａおよび５００Ａ〜５１５Ａは、桁上げ入力Ｃｉｎの伝
播経路の遅延時間が第３階層のＣＬＡセル３００の上記
遅延時間よりも小さい論理素子Ｅ２５，Ｅ２７、Ｅ２
６，Ｅ２８、Ｅ８，Ｅ１２から成る２入力ＮＡＮＤゲー
トの２段構成の論理回路を備える。
Description
【０００１】
【産業上の利用分野】本発明は加算回路に関し、特に多
ビットの演算を４または８ビットのブロックに分割しこ
の４または８ビット単位のＣＬＡ（桁上げ先見）セルを
複数個縦続接続して加算の高速化を図った加算回路に関
する。
ビットの演算を４または８ビットのブロックに分割しこ
の４または８ビット単位のＣＬＡ（桁上げ先見）セルを
複数個縦続接続して加算の高速化を図った加算回路に関
する。
【０００２】
【従来の技術】ＣＬＡ加算器は、演算すべきｎ桁のそれ
ぞれの桁毎に、その桁より下位の桁から別に求めた桁上
げを用いて演算する方式であり、加算全体の演算時間を
決定する桁上げ伝播時間が全加算器を用いる場合に比較
して短縮されるので、高速化の手法として広く使われて
いる。多ビットの演算の場合、４または８ビットのブロ
ックに分割しこの４または８ビット単位のＣＬＡ加算器
（ＣＬＡセル）を複数個縦続接続して所要ビットの加算
回路を構成することが多い。
ぞれの桁毎に、その桁より下位の桁から別に求めた桁上
げを用いて演算する方式であり、加算全体の演算時間を
決定する桁上げ伝播時間が全加算器を用いる場合に比較
して短縮されるので、高速化の手法として広く使われて
いる。多ビットの演算の場合、４または８ビットのブロ
ックに分割しこの４または８ビット単位のＣＬＡ加算器
（ＣＬＡセル）を複数個縦続接続して所要ビットの加算
回路を構成することが多い。
【０００３】４ビットのＣＬＡセルを用いたブロック構
成の従来のこの種の６４ビットの加算回路の一例を示す
図３を参照すると、この従来の加算回路は、それぞれ６
４ビットの入力ＡとＢとから桁上げ発生関数Ｇと桁上げ
伝播関数Ｐとを生成する第１階層の桁上げ関数生成器１
と、第２階層，第３階層のそれぞれのブロック桁上げ関
数生成器１００〜１１５，２００〜２０３と、第３階層
の４ビットのＣＬＡセル３００と、各々が４ビットの第
２階層，第１階層のＣＬＡセル４００〜４０３，５００
〜５１５と、ＣＬＡセル５００〜５１５の出力から和Ｓ
を生成する和生成器２とを備える。
成の従来のこの種の６４ビットの加算回路の一例を示す
図３を参照すると、この従来の加算回路は、それぞれ６
４ビットの入力ＡとＢとから桁上げ発生関数Ｇと桁上げ
伝播関数Ｐとを生成する第１階層の桁上げ関数生成器１
と、第２階層，第３階層のそれぞれのブロック桁上げ関
数生成器１００〜１１５，２００〜２０３と、第３階層
の４ビットのＣＬＡセル３００と、各々が４ビットの第
２階層，第１階層のＣＬＡセル４００〜４０３，５００
〜５１５と、ＣＬＡセル５００〜５１５の出力から和Ｓ
を生成する和生成器２とを備える。
【０００４】桁上げ関数生成器１が入力Ａ，Ｂから生成
する桁上げ発生関数Ｇの各々のビットＧｉは、Ａの各々
のビットＡｉとＢの各々のビットＢｉとから次式で求め
られる。
する桁上げ発生関数Ｇの各々のビットＧｉは、Ａの各々
のビットＡｉとＢの各々のビットＢｉとから次式で求め
られる。
【０００５】
【０００６】Ｇｉは、ＡとＢとの加算において第ｉ番目
のビットで桁上げが発生するとき真である。また、桁上
げ伝播関数Ｐの各々のビットＰｉは、Ａの各々のビット
ＡｉとＢの各々のビットＢｉとから次式で求められる。
のビットで桁上げが発生するとき真である。また、桁上
げ伝播関数Ｐの各々のビットＰｉは、Ａの各々のビット
ＡｉとＢの各々のビットＢｉとから次式で求められる。
【０００７】
【０００８】Ｇｉは、ＡとＢとの加算において第ｉ番目
のビットで桁上げが伝播するとき真である。
のビットで桁上げが伝播するとき真である。
【０００９】桁上げ発生関数Ｇと桁上げ伝播関数Ｐとの
供給を受け、第２階層のブロック桁上げ関数生成器１０
０〜１１５が、これら関数Ｇ，Ｐを４ビット単位のブロ
ックにまとめてブロック桁上げ発生関数ＧＧとブロック
桁上げ伝播関数ＰＰとを出力する。ここでブロック桁上
げ発生関数ＧＧは次式で定義される。
供給を受け、第２階層のブロック桁上げ関数生成器１０
０〜１１５が、これら関数Ｇ，Ｐを４ビット単位のブロ
ックにまとめてブロック桁上げ発生関数ＧＧとブロック
桁上げ伝播関数ＰＰとを出力する。ここでブロック桁上
げ発生関数ＧＧは次式で定義される。
【００１０】
【００１１】ＧＧｉは、第ｉ〜第ｉ＋３ビットを一まと
めにした１つのブロックとみなし、このブロック内から
上位（第ｉ−１ビット）ブロックへの桁上げが発生する
とき真となる。また、ブロック桁上げ伝播関数ＰＰは次
式で定義される。
めにした１つのブロックとみなし、このブロック内から
上位（第ｉ−１ビット）ブロックへの桁上げが発生する
とき真となる。また、ブロック桁上げ伝播関数ＰＰは次
式で定義される。
【００１２】
【００１３】ＰＰｉは、ＧＧｉと同様、第ｉ〜第ｉ＋３
ビットから成るブロックの最下位（第ｉ＋３ビット）へ
入力された桁上げがそのままブロック内を伝播して上位
ブロックへ伝播するとき真となる。なお、今後便宜上こ
れら関数ＧＧとＰＰをそれぞれ第２階層のブロック桁上
げ発生関数、第２階層のブロック桁上げ伝播関数と呼
ぶ。
ビットから成るブロックの最下位（第ｉ＋３ビット）へ
入力された桁上げがそのままブロック内を伝播して上位
ブロックへ伝播するとき真となる。なお、今後便宜上こ
れら関数ＧＧとＰＰをそれぞれ第２階層のブロック桁上
げ発生関数、第２階層のブロック桁上げ伝播関数と呼
ぶ。
【００１４】さらに、桁上げ発生関数ＧＧと桁上げ伝播
関数ＰＰとの供給を受け、第３階層のブロック桁上げ関
数生成器２００〜２０３が、これら関数ＧＧとＰＰとを
４ビットずつブロック化してブロック桁上げ発生関数Ｇ
ＧＧとブロック桁上げ伝播関数ＰＰＰとを出力する。こ
こでこれら関数ＧＧＧおよびＰＰＰは次式で定義され
る。
関数ＰＰとの供給を受け、第３階層のブロック桁上げ関
数生成器２００〜２０３が、これら関数ＧＧとＰＰとを
４ビットずつブロック化してブロック桁上げ発生関数Ｇ
ＧＧとブロック桁上げ伝播関数ＰＰＰとを出力する。こ
こでこれら関数ＧＧＧおよびＰＰＰは次式で定義され
る。
【００１５】
【００１６】ＧＧＧｉは、第ｉ〜第ｉ＋１５ビットを１
つのブロックとみなし、このブロック内から上位ブロッ
クへの桁上げが発生するとき真となる。ＰＰＰｉは、同
様に、第ｉ〜第ｉ＋１５ビットから成るブロックの最下
位（第ｉ＋１５ビット）へ入力された桁上げがそのまま
ブロック内を伝播して上位ブロックへ伝播するとき真と
なる。なお、今後これら関数ＧＧＧとＰＰＰをそれぞれ
第３階層のブロック桁上げ発生関数、第３階層のブロッ
ク桁上げ伝播関数と呼ぶ。
つのブロックとみなし、このブロック内から上位ブロッ
クへの桁上げが発生するとき真となる。ＰＰＰｉは、同
様に、第ｉ〜第ｉ＋１５ビットから成るブロックの最下
位（第ｉ＋１５ビット）へ入力された桁上げがそのまま
ブロック内を伝播して上位ブロックへ伝播するとき真と
なる。なお、今後これら関数ＧＧＧとＰＰＰをそれぞれ
第３階層のブロック桁上げ発生関数、第３階層のブロッ
ク桁上げ伝播関数と呼ぶ。
【００１７】上述のようにして求められたこれら第３階
層のブロック桁上げ発生／伝播関数ＧＧＧ，ＰＰＰと、
最下位ビットに対する桁上げ入力Ｃｉｎとの供給を受
け、第３階層のＣＬＡセル３００が第１６，３２，４８
ビットのそれぞれからの次式で示す桁上げＣ１６，Ｃ３
２，Ｃ４８を算出する。
層のブロック桁上げ発生／伝播関数ＧＧＧ，ＰＰＰと、
最下位ビットに対する桁上げ入力Ｃｉｎとの供給を受
け、第３階層のＣＬＡセル３００が第１６，３２，４８
ビットのそれぞれからの次式で示す桁上げＣ１６，Ｃ３
２，Ｃ４８を算出する。
【００１８】
【００１９】式（４）の計算を実現する第１型のＣＬＡ
セルの回路図である図４を参照すると、この第１型のＣ
ＬＡセルは、関数Ｐ０〜Ｐ２と桁上げ入力Ｃｉｎとの否
定論理積をとり論理値Ｆ１を出力する４入力ＮＡＮＤゲ
ートである論理素子Ｅ１と、関数Ｐ０，Ｐ１，Ｇ２の否
定論理積をとり論理値Ｆ２を出力する３入力ＮＡＮＤゲ
ートである論理素子Ｅ２と、関数Ｐ０，Ｇ１の否定論理
積をとり論理値Ｆ３を出力する２入力ＮＡＮＤゲートで
ある論理素子Ｅ３と、関数Ｇ０を反転し論理値Ｆ４を出
力するインバータである論理素子Ｅ４と、関数Ｐ１，Ｐ
２と桁上げ入力Ｃｉｎとの否定論理積をとり論理値Ｆ５
を出力する３入力ＮＡＮＤゲートである論理素子Ｅ５
と、関数Ｐ１，Ｇ２の否定論理積をとり論理値Ｆ６を出
力する２入力ＮＡＮＤゲートである論理素子Ｅ６と、関
数Ｇ１を反転し論理値Ｆ７を出力するインバータである
論理素子Ｅ７と、関数Ｐ２と桁上げ入力Ｃｉｎとの否定
論理積をとり論理値Ｆ８を出力する２入力ＮＡＮＤゲー
トである論理素子Ｅ８と、関数Ｇ２を反転し論理値Ｆ９
を出力するインバータである論理素子Ｅ９と、論理値Ｆ
１〜Ｆ４の否定論理積をとり論理値Ｃ０を出力する４入
力ＮＡＮＤゲートである論理素子Ｅ１０と、論理値Ｆ５
〜Ｆ７の否定論理積をとり論理値Ｃ１を出力する３入力
ＮＡＮＤゲートである論理素子Ｅ１１と、論理値Ｆ８，
Ｆ９の否定論理積をとり論理値Ｃ２を出力する２入力Ｎ
ＡＮＤゲートである論理素子Ｅ１２とを備える。
セルの回路図である図４を参照すると、この第１型のＣ
ＬＡセルは、関数Ｐ０〜Ｐ２と桁上げ入力Ｃｉｎとの否
定論理積をとり論理値Ｆ１を出力する４入力ＮＡＮＤゲ
ートである論理素子Ｅ１と、関数Ｐ０，Ｐ１，Ｇ２の否
定論理積をとり論理値Ｆ２を出力する３入力ＮＡＮＤゲ
ートである論理素子Ｅ２と、関数Ｐ０，Ｇ１の否定論理
積をとり論理値Ｆ３を出力する２入力ＮＡＮＤゲートで
ある論理素子Ｅ３と、関数Ｇ０を反転し論理値Ｆ４を出
力するインバータである論理素子Ｅ４と、関数Ｐ１，Ｐ
２と桁上げ入力Ｃｉｎとの否定論理積をとり論理値Ｆ５
を出力する３入力ＮＡＮＤゲートである論理素子Ｅ５
と、関数Ｐ１，Ｇ２の否定論理積をとり論理値Ｆ６を出
力する２入力ＮＡＮＤゲートである論理素子Ｅ６と、関
数Ｇ１を反転し論理値Ｆ７を出力するインバータである
論理素子Ｅ７と、関数Ｐ２と桁上げ入力Ｃｉｎとの否定
論理積をとり論理値Ｆ８を出力する２入力ＮＡＮＤゲー
トである論理素子Ｅ８と、関数Ｇ２を反転し論理値Ｆ９
を出力するインバータである論理素子Ｅ９と、論理値Ｆ
１〜Ｆ４の否定論理積をとり論理値Ｃ０を出力する４入
力ＮＡＮＤゲートである論理素子Ｅ１０と、論理値Ｆ５
〜Ｆ７の否定論理積をとり論理値Ｃ１を出力する３入力
ＮＡＮＤゲートである論理素子Ｅ１１と、論理値Ｆ８，
Ｆ９の否定論理積をとり論理値Ｃ２を出力する２入力Ｎ
ＡＮＤゲートである論理素子Ｅ１２とを備える。
【００２０】図４において、関数Ｐ０が第３階層のブロ
ック桁上げ伝播関数ＰＰＰ１６に、Ｐ１がＰＰＰ３２
に、Ｐ２がＰＰＰ４８に、関数Ｇ０が第３階層のブロッ
ク桁上げ発生関数ＧＧＧ１６に、Ｇ１がＧＧＧ３２に、
Ｇ２がＧＧＧ４８にそれぞれ対応している。
ック桁上げ伝播関数ＰＰＰ１６に、Ｐ１がＰＰＰ３２
に、Ｐ２がＰＰＰ４８に、関数Ｇ０が第３階層のブロッ
ク桁上げ発生関数ＧＧＧ１６に、Ｇ１がＧＧＧ３２に、
Ｇ２がＧＧＧ４８にそれぞれ対応している。
【００２１】次に、ＣＬＡセル３００から供給される桁
上げＣ１６と関数ＧＧ４，ＰＰ４，ＧＧ８，ＰＰ８，Ｇ
Ｇ１２，およびＰＰ１２とを用いて、第２階層のＣＬＡ
セル４００が桁上げＣ４，Ｃ８，Ｃ１２を計算する。同
様に、ＣＬＡセル４０１が桁上げＣ３２と関数ＧＧ２
０，ＰＰ２０，ＧＧ２４，ＰＰ２４，ＧＧ２８，および
ＰＰ２８とを用いて桁上げＣ２０，Ｃ２４，Ｃ２８を計
算する。同様に、ＣＬＡセル４０２が桁上げＣ４８と関
数ＧＧ３６，ＰＰ３６，ＧＧ４０，ＰＰ４０，ＧＧ４
４，およびＰＰ４４とを用いて桁上げＣ３６，Ｃ４０，
Ｃ４４を計算する。同様に、ＣＬＡセル４０３が桁上げ
入力Ｃｉｎと関数ＧＧ５２，ＰＰ５２，ＧＧ５６，ＰＰ
５６，ＧＧ６０，およびＰＰ６０とを用いて桁上げＣ５
２，Ｃ５６，Ｃ６０を計算する。ここで、各々の桁上げ
Ｃｉの計算式は式（４）と同一の形であるので、これら
ＣＬＡセル４００〜４０１は、ＣＬＡセル３００と同様
の第１型のＣＬＡセルを用いる。
上げＣ１６と関数ＧＧ４，ＰＰ４，ＧＧ８，ＰＰ８，Ｇ
Ｇ１２，およびＰＰ１２とを用いて、第２階層のＣＬＡ
セル４００が桁上げＣ４，Ｃ８，Ｃ１２を計算する。同
様に、ＣＬＡセル４０１が桁上げＣ３２と関数ＧＧ２
０，ＰＰ２０，ＧＧ２４，ＰＰ２４，ＧＧ２８，および
ＰＰ２８とを用いて桁上げＣ２０，Ｃ２４，Ｃ２８を計
算する。同様に、ＣＬＡセル４０２が桁上げＣ４８と関
数ＧＧ３６，ＰＰ３６，ＧＧ４０，ＰＰ４０，ＧＧ４
４，およびＰＰ４４とを用いて桁上げＣ３６，Ｃ４０，
Ｃ４４を計算する。同様に、ＣＬＡセル４０３が桁上げ
入力Ｃｉｎと関数ＧＧ５２，ＰＰ５２，ＧＧ５６，ＰＰ
５６，ＧＧ６０，およびＰＰ６０とを用いて桁上げＣ５
２，Ｃ５６，Ｃ６０を計算する。ここで、各々の桁上げ
Ｃｉの計算式は式（４）と同一の形であるので、これら
ＣＬＡセル４００〜４０１は、ＣＬＡセル３００と同様
の第１型のＣＬＡセルを用いる。
【００２２】次に、第２階層のＣＬＡセル４００〜４０
３から供給される桁上げＣ４，Ｃ８，Ｃ１２，Ｃ１６，
Ｃ２０，Ｃ２４，Ｃ３６，Ｃ４０，Ｃ４４，Ｃ５２，Ｃ
５６，Ｃ６０と関数Ｇ，Ｐと桁上げ入力Ｃｉｎとをを用
いて、第１階層のＣＬＡセル５００〜５１５が桁上げＣ
０，Ｃ１，Ｃ２，…を計算する。これらＣＬＡセル５０
０〜５１５も、同様に第１型のＣＬＡセルを用いる。
３から供給される桁上げＣ４，Ｃ８，Ｃ１２，Ｃ１６，
Ｃ２０，Ｃ２４，Ｃ３６，Ｃ４０，Ｃ４４，Ｃ５２，Ｃ
５６，Ｃ６０と関数Ｇ，Ｐと桁上げ入力Ｃｉｎとをを用
いて、第１階層のＣＬＡセル５００〜５１５が桁上げＣ
０，Ｃ１，Ｃ２，…を計算する。これらＣＬＡセル５０
０〜５１５も、同様に第１型のＣＬＡセルを用いる。
【００２３】上述のように、得られた全部の桁上げＣ０
〜Ｃ６３から、和生成器２は最後に和Ｓを算出する。こ
の和Ｓの各々のビットＳｉは次式で表される。
〜Ｃ６３から、和生成器２は最後に和Ｓを算出する。こ
の和Ｓの各々のビットＳｉは次式で表される。
【００２４】
【００２５】上述のように、ＣＬＡセル３００は第３階
層のブロック桁上げ発生／伝播関数ＧＧＧ，ＰＰＰの供
給を受け、桁上げＣ１６，Ｃ３２，Ｃ４８を計算し、第
２階層のＣＬＡセル４００〜４０３に供給する。このと
き、これら第１型のＣＬＡセル４００〜４０２の内部に
おいて、それぞれ入力された桁上げＣ１６，Ｃ３２，Ｃ
４８が４入力ＮＡＮＤゲートである論理素子Ｅ１および
Ｅ１０を経由するパスが最も遅延時間が大きいクリティ
カルパスである。また、上述の計算結果である桁上げ
は、次の第１階層のＣＬＡセル５００〜５１５の桁上げ
入力となり、同様に、ＣＬＡセル５００〜５１５の各々
の内部の４入力ＮＡＮＤゲート論理素子Ｅ１，Ｅ１０を
経由して桁上げが計算される。
層のブロック桁上げ発生／伝播関数ＧＧＧ，ＰＰＰの供
給を受け、桁上げＣ１６，Ｃ３２，Ｃ４８を計算し、第
２階層のＣＬＡセル４００〜４０３に供給する。このと
き、これら第１型のＣＬＡセル４００〜４０２の内部に
おいて、それぞれ入力された桁上げＣ１６，Ｃ３２，Ｃ
４８が４入力ＮＡＮＤゲートである論理素子Ｅ１および
Ｅ１０を経由するパスが最も遅延時間が大きいクリティ
カルパスである。また、上述の計算結果である桁上げ
は、次の第１階層のＣＬＡセル５００〜５１５の桁上げ
入力となり、同様に、ＣＬＡセル５００〜５１５の各々
の内部の４入力ＮＡＮＤゲート論理素子Ｅ１，Ｅ１０を
経由して桁上げが計算される。
【００２６】
【発明が解決しようとする課題】上述した従来の加算回
路は、縦続接続された２段の４入力ＮＡＮＤゲートを有
する第１型のＣＬＡセルをさらに縦続接続して全体の桁
上げを計算しているので、上記桁上げが伝播するクリテ
ィカルパスは少なくとも４段の４入力ＮＡＮＤゲートを
含むため遅延時間が大きくなり、高速化の阻害要因とな
るという欠点があった。
路は、縦続接続された２段の４入力ＮＡＮＤゲートを有
する第１型のＣＬＡセルをさらに縦続接続して全体の桁
上げを計算しているので、上記桁上げが伝播するクリテ
ィカルパスは少なくとも４段の４入力ＮＡＮＤゲートを
含むため遅延時間が大きくなり、高速化の阻害要因とな
るという欠点があった。
【００２７】
【課題を解決するための手段】本発明の加算回路は、そ
れぞれｍ×ｎ（ｍ，ｎは整数）ビットの加数と被加数と
から第１階層の桁上げ発生関数および桁上げ伝播関数と
を生成する第１階層の桁上げ関数生成手段と、前記第１
階層の桁上げ発生関数と桁上げ伝播関数との供給を受け
これら第１階層の桁上げ発生関数と桁上げ伝播関数とを
ｍビット毎にブロック化した第２階層のブロック桁上げ
発生関数とブロック桁上げ伝播関数とを生成するｎ個の
第２階層のブロック桁上げ関数生成手段と、前記第２階
層の桁上げ発生関数と桁上げ伝播関数との供給を受けこ
れら第２階層の桁上げ発生関数と桁上げ伝播関数とをｍ
ビット毎にブロック化した第３階層のブロック桁上げ発
生関数とブロック桁上げ伝播関数とを生成するｎ／ｍ個
の第３階層のブロック桁上げ関数生成手段と、前記第３
階層のブロック桁上げ発生関数とブロック桁上げ伝播関
数と最下位ビットに対する桁上げ入力である最下位桁上
げ入力との供給を受けｍ−１個の予め定めた第１のビッ
ト番号の桁の桁上げである第１の桁上げ出力を算出する
第３階層の第１の桁上げ先見（ＣＬＡ）セルと、前記第
１の桁上げ出力と前記第２階層の桁上げ発生関数と桁上
げ伝播関数と前記最下位桁上げとの供給を受けそれぞれ
ｍ−１個の予め定めたビット番号の桁の桁上げである第
２の桁上げ出力を算出するｎ／ｍ個の第２階層の第２の
ＣＬＡセルと、前記第２の桁上げ出力と前記第１階層の
桁上げ発生関数と桁上げ伝播関数と前記最下位桁上げ入
力との供給を受け全ての桁の桁上げである第３の桁上げ
出力を算出するｎ個の第１階層の第３のＣＬＡセルと、
前記第３の桁上げ出力の供給を受け和を生成する和生成
器とを備える加算回路において、前記第２，第３のＣＬ
Ａセルが前記最下位桁上げ入力を伝播する最下位桁上げ
伝播経路の遅延時間を前記第１のＣＬＡセルの前記遅延
時間よりも小さくする構成の論理回路を備えて構成され
ている。
れぞれｍ×ｎ（ｍ，ｎは整数）ビットの加数と被加数と
から第１階層の桁上げ発生関数および桁上げ伝播関数と
を生成する第１階層の桁上げ関数生成手段と、前記第１
階層の桁上げ発生関数と桁上げ伝播関数との供給を受け
これら第１階層の桁上げ発生関数と桁上げ伝播関数とを
ｍビット毎にブロック化した第２階層のブロック桁上げ
発生関数とブロック桁上げ伝播関数とを生成するｎ個の
第２階層のブロック桁上げ関数生成手段と、前記第２階
層の桁上げ発生関数と桁上げ伝播関数との供給を受けこ
れら第２階層の桁上げ発生関数と桁上げ伝播関数とをｍ
ビット毎にブロック化した第３階層のブロック桁上げ発
生関数とブロック桁上げ伝播関数とを生成するｎ／ｍ個
の第３階層のブロック桁上げ関数生成手段と、前記第３
階層のブロック桁上げ発生関数とブロック桁上げ伝播関
数と最下位ビットに対する桁上げ入力である最下位桁上
げ入力との供給を受けｍ−１個の予め定めた第１のビッ
ト番号の桁の桁上げである第１の桁上げ出力を算出する
第３階層の第１の桁上げ先見（ＣＬＡ）セルと、前記第
１の桁上げ出力と前記第２階層の桁上げ発生関数と桁上
げ伝播関数と前記最下位桁上げとの供給を受けそれぞれ
ｍ−１個の予め定めたビット番号の桁の桁上げである第
２の桁上げ出力を算出するｎ／ｍ個の第２階層の第２の
ＣＬＡセルと、前記第２の桁上げ出力と前記第１階層の
桁上げ発生関数と桁上げ伝播関数と前記最下位桁上げ入
力との供給を受け全ての桁の桁上げである第３の桁上げ
出力を算出するｎ個の第１階層の第３のＣＬＡセルと、
前記第３の桁上げ出力の供給を受け和を生成する和生成
器とを備える加算回路において、前記第２，第３のＣＬ
Ａセルが前記最下位桁上げ入力を伝播する最下位桁上げ
伝播経路の遅延時間を前記第１のＣＬＡセルの前記遅延
時間よりも小さくする構成の論理回路を備えて構成され
ている。
【００２８】
【実施例】本発明の加算回路の一実施例を示す図１を参
照すると、この図に示す本実施例の加算回路は、従来例
と同様の４ビットのＣＬＡ加算器を用いたブロック構成
の６４ビットの加算回路であり、従来と同様の第１階層
の桁上げ関数生成器１と、第２階層，第３階層のそれぞ
れのブロック桁上げ関数生成器１００〜１１５，２００
〜２０３と、第３階層のＣＬＡセル３００と、和生成器
２とに加えて、第２階層のＣＬＡセル４００〜４０３，
および第１階層のＣＬＡセル５００〜５１５の代りに、
それぞれ後述の第２型のＣＬＡセルであるＣＬＡセル４
００Ａ〜４０３Ａ，および５００Ａ〜５１５Ａとを備え
る。
照すると、この図に示す本実施例の加算回路は、従来例
と同様の４ビットのＣＬＡ加算器を用いたブロック構成
の６４ビットの加算回路であり、従来と同様の第１階層
の桁上げ関数生成器１と、第２階層，第３階層のそれぞ
れのブロック桁上げ関数生成器１００〜１１５，２００
〜２０３と、第３階層のＣＬＡセル３００と、和生成器
２とに加えて、第２階層のＣＬＡセル４００〜４０３，
および第１階層のＣＬＡセル５００〜５１５の代りに、
それぞれ後述の第２型のＣＬＡセルであるＣＬＡセル４
００Ａ〜４０３Ａ，および５００Ａ〜５１５Ａとを備え
る。
【００２９】この発明を特徴ずける上記第２型のＣＬＡ
セルの回路図を示す図２を参照すると、この第２型のＣ
ＬＡセルは、上述の第１型のＣＬＡセルの論理素子Ｅ
２，Ｅ３，Ｅ４，Ｅ６，Ｅ７，Ｅ８，Ｅ９，およびＥ１
２に加えて、論理素子Ｅ１，Ｅ５，Ｅ１０，およびＥ１
１の代りに、関数Ｐ０〜Ｐ２の否定論理積をとり論理値
Ｆ２１を出力する３入力ＮＡＮＤゲートである論理素子
Ｅ２１と、関数Ｐ１，Ｐ２の否定論理積をとり論理値Ｆ
２２を出力する２入力ＮＡＮＤゲートである論理素子Ｅ
２２と、論理値Ｆ２１，Ｆ２，Ｆ３の否定論理積をとり
論理値Ｆ２３を出力する３入力ＮＡＮＤゲートである論
理素子Ｅ２３と、論理値Ｆ２２，Ｆ６の否定論理積をと
り論理値Ｆ２４を出力する２入力ＮＡＮＤゲートである
論理素子Ｅ２４と、論理値Ｆ２３と桁上げ入力Ｃｉｎと
の否定論理積をとり論理値Ｆ２５を出力する２入力ＮＡ
ＮＤゲートである論理素子Ｅ２５と、論理値Ｆ２４と桁
上げ入力Ｃｉｎとの否定論理積をとり論理値Ｆ２６を出
力する２入力ＮＡＮＤゲートである論理素子Ｅ２６と、
論理値Ｆ２５，Ｆ４の否定論理積をとり論理値Ｃ０を出
力する２入力ＮＡＮＤゲートである論理素子Ｅ２７と、
論理値Ｆ２６，Ｆ７の否定論理積をとり論理値Ｃ１を出
力する２入力ＮＡＮＤゲートである論理素子Ｅ２８とを
備える。
セルの回路図を示す図２を参照すると、この第２型のＣ
ＬＡセルは、上述の第１型のＣＬＡセルの論理素子Ｅ
２，Ｅ３，Ｅ４，Ｅ６，Ｅ７，Ｅ８，Ｅ９，およびＥ１
２に加えて、論理素子Ｅ１，Ｅ５，Ｅ１０，およびＥ１
１の代りに、関数Ｐ０〜Ｐ２の否定論理積をとり論理値
Ｆ２１を出力する３入力ＮＡＮＤゲートである論理素子
Ｅ２１と、関数Ｐ１，Ｐ２の否定論理積をとり論理値Ｆ
２２を出力する２入力ＮＡＮＤゲートである論理素子Ｅ
２２と、論理値Ｆ２１，Ｆ２，Ｆ３の否定論理積をとり
論理値Ｆ２３を出力する３入力ＮＡＮＤゲートである論
理素子Ｅ２３と、論理値Ｆ２２，Ｆ６の否定論理積をと
り論理値Ｆ２４を出力する２入力ＮＡＮＤゲートである
論理素子Ｅ２４と、論理値Ｆ２３と桁上げ入力Ｃｉｎと
の否定論理積をとり論理値Ｆ２５を出力する２入力ＮＡ
ＮＤゲートである論理素子Ｅ２５と、論理値Ｆ２４と桁
上げ入力Ｃｉｎとの否定論理積をとり論理値Ｆ２６を出
力する２入力ＮＡＮＤゲートである論理素子Ｅ２６と、
論理値Ｆ２５，Ｆ４の否定論理積をとり論理値Ｃ０を出
力する２入力ＮＡＮＤゲートである論理素子Ｅ２７と、
論理値Ｆ２６，Ｆ７の否定論理積をとり論理値Ｃ１を出
力する２入力ＮＡＮＤゲートである論理素子Ｅ２８とを
備える。
【００３０】図２において、関数Ｐ０が第３階層のブロ
ック桁上げ伝播関数ＰＰＰ１６に、Ｐ１がＰＰＰ３２
に、Ｐ２がＰＰＰ４８に、関数Ｇ０が第３階層のブロッ
ク桁上げ発生関数ＧＧＧ１６に、Ｇ１がＧＧＧ３２に、
Ｇ２がＧＧＧ４８にそれぞれ対応している。
ック桁上げ伝播関数ＰＰＰ１６に、Ｐ１がＰＰＰ３２
に、Ｐ２がＰＰＰ４８に、関数Ｇ０が第３階層のブロッ
ク桁上げ発生関数ＧＧＧ１６に、Ｇ１がＧＧＧ３２に、
Ｇ２がＧＧＧ４８にそれぞれ対応している。
【００３１】次に、本実施例の動作について説明する。
【００３２】全体の加算回路の動作については、上述の
従来例と同様であり、本発明に直接間連するもの以外は
冗長とならないよう説明を省略する。
従来例と同様であり、本発明に直接間連するもの以外は
冗長とならないよう説明を省略する。
【００３３】まず、従来例で説明した式（１），
（２），（３），および（４）でそれぞれ示される計算
を実行し、第３階層のブロック桁上げ発生／伝播関数Ｇ
ＧＧ，ＰＰＰが算出され、これら関数ＧＧＧ，ＰＰＰと
桁上げＣｉｎの供給を受け、第３階層のＣＬＡセル３０
０が桁上げＣ１６，Ｃ３２，Ｃ４８を計算するまでは、
従来と同一である。
（２），（３），および（４）でそれぞれ示される計算
を実行し、第３階層のブロック桁上げ発生／伝播関数Ｇ
ＧＧ，ＰＰＰが算出され、これら関数ＧＧＧ，ＰＰＰと
桁上げＣｉｎの供給を受け、第３階層のＣＬＡセル３０
０が桁上げＣ１６，Ｃ３２，Ｃ４８を計算するまでは、
従来と同一である。
【００３４】次に、ＣＬＡセル３００から供給される桁
上げＣ１６と関数ＧＧ４，ＰＰ４，ＧＧ８，ＰＰ８，Ｇ
Ｇ１２，およびＰＰ１２とを用いて、第２階層のＣＬＡ
セル４００Ａが桁上げＣ４，Ｃ８，Ｃ１２を計算する。
同様に、ＣＬＡセル４０１Ａ〜４０３Ａが、それぞれ桁
上げＣ１６，Ｃ２０，Ｃ２４、Ｃ３６，Ｃ４０，Ｃ４
４、Ｃ５２，Ｃ５６，Ｃ６０を計算する。次に、第２階
層のＣＬＡセル４００Ａ〜４０３Ａから供給される桁上
げＣ４，Ｃ８，Ｃ１２，Ｃ１６，Ｃ２０，Ｃ２４，Ｃ３
６，Ｃ４０，Ｃ４４，Ｃ５２，Ｃ５６，Ｃ６０と関数
Ｇ，Ｐと桁上げ入力Ｃｉｎとをを用いて、第１階層のＣ
ＬＡセル５００Ａ〜５１５Ａが桁上げＣ０，Ｃ１，Ｃ
２，…を計算する。
上げＣ１６と関数ＧＧ４，ＰＰ４，ＧＧ８，ＰＰ８，Ｇ
Ｇ１２，およびＰＰ１２とを用いて、第２階層のＣＬＡ
セル４００Ａが桁上げＣ４，Ｃ８，Ｃ１２を計算する。
同様に、ＣＬＡセル４０１Ａ〜４０３Ａが、それぞれ桁
上げＣ１６，Ｃ２０，Ｃ２４、Ｃ３６，Ｃ４０，Ｃ４
４、Ｃ５２，Ｃ５６，Ｃ６０を計算する。次に、第２階
層のＣＬＡセル４００Ａ〜４０３Ａから供給される桁上
げＣ４，Ｃ８，Ｃ１２，Ｃ１６，Ｃ２０，Ｃ２４，Ｃ３
６，Ｃ４０，Ｃ４４，Ｃ５２，Ｃ５６，Ｃ６０と関数
Ｇ，Ｐと桁上げ入力Ｃｉｎとをを用いて、第１階層のＣ
ＬＡセル５００Ａ〜５１５Ａが桁上げＣ０，Ｃ１，Ｃ
２，…を計算する。
【００３５】これらＣＬＡセル４０１Ａ〜４０３Ａ、お
よびＣＬＡセルＣＬＡセル５００Ａ〜５１５Ａは、上述
のように、第２型のＣＬＡセルを用いる。この第２型の
ＣＬＡセルは、桁上げＣ０を算出する論理素子Ｅ２５，
Ｅ２７と、桁上げＣ１を算出する論理素子Ｅ２６，Ｅ２
８と、桁上げＣ２を算出する論理素子Ｅ８，Ｅ１２の各
々が２入力ＮＡＮＤゲートである。したがって、クリテ
ィカルパスとなる桁上げ入力Ｃｉｎの伝達パスに関して
は、ＣＬＡセルの各々毎に２入力ＮＡＮＤゲートの２段
構成となり、これが縦続接続されて全体の伝達パスは４
段の２入力ＮＡＮＤゲートの縦続接続となる。
よびＣＬＡセルＣＬＡセル５００Ａ〜５１５Ａは、上述
のように、第２型のＣＬＡセルを用いる。この第２型の
ＣＬＡセルは、桁上げＣ０を算出する論理素子Ｅ２５，
Ｅ２７と、桁上げＣ１を算出する論理素子Ｅ２６，Ｅ２
８と、桁上げＣ２を算出する論理素子Ｅ８，Ｅ１２の各
々が２入力ＮＡＮＤゲートである。したがって、クリテ
ィカルパスとなる桁上げ入力Ｃｉｎの伝達パスに関して
は、ＣＬＡセルの各々毎に２入力ＮＡＮＤゲートの２段
構成となり、これが縦続接続されて全体の伝達パスは４
段の２入力ＮＡＮＤゲートの縦続接続となる。
【００３６】ＣＬＡセルを用いたこの種のブロック構成
の加算回路は、下の階層すなわち第１および第２階層の
上記ＣＬＡセルでは、桁上げ発生関数やブロック桁上げ
発生関数、および桁上げ伝播関数やブロック桁上げ伝播
関数が入力される時刻よりも、ブロック最下位への桁上
げが入力される時刻の方が極めて遅くなる。一方、最上
位階層すなわち第３階層の上記ＣＬＡセルでは、桁上げ
入力Ｃｉｎが入力される時刻よりも、ブロック桁上げ発
生／伝播関数が入力される時刻の方が遅い。
の加算回路は、下の階層すなわち第１および第２階層の
上記ＣＬＡセルでは、桁上げ発生関数やブロック桁上げ
発生関数、および桁上げ伝播関数やブロック桁上げ伝播
関数が入力される時刻よりも、ブロック最下位への桁上
げが入力される時刻の方が極めて遅くなる。一方、最上
位階層すなわち第３階層の上記ＣＬＡセルでは、桁上げ
入力Ｃｉｎが入力される時刻よりも、ブロック桁上げ発
生／伝播関数が入力される時刻の方が遅い。
【００３７】一般に、ＣＭＯＳ論理回路におけるＮＡＮ
Ｄゲートは入力数に対応する数のトランジスタの直列接
続から構成されている。そのため、信号伝播時間につい
て同一素子を用いた同一回路方式の２入力ＮＡＮＤゲー
トと４入力ＮＡＮＤゲートとを比較すると、前者の方が
高速であり、したがって、下位からの桁上げ入力Ｃｉｎ
が入力されてから上位への桁上げ出力が得られるまでの
遅延時間は、４入力ＮＡＮＤゲートを用いた第１型のＣ
ＬＡセルよりも、２入力ＮＡＮＤゲートを用いた第２型
のＣＬＡセルの方が小さくより高速である。したがっ
て、第１，第２階層において、第２型のＣＬＡセルを用
いることによりブロック最下位への桁上げ入力の遅延を
低減でき高速化が図れる。一方、第３階層については、
ブロック桁上げ発生／伝播関数に対してゲート段数が少
ない第１型のＣＬＡセルの方が高速化できる。（ＣＭＯ
Ｓ論理回路を構成する直列および並列トランジスタ接続
における遅延時間については、例えば、ニール・ＨＥ・
ウェステ他，ＣＭＯＳ ＶＬＳＩ設計の原理，丸善株式
会社，昭和６３年，第１５４〜１５５頁（文献１）に記
載されている。）例えば、０．８μｍＣＭＯＳプロセス
の場合、フアンアウト１のとき４入力ＮＡＮＤゲートお
よび２入力ＮＡＮＤゲートの各々の遅延時間は０．３５
ｎＳ，０．２５ｎＳである。また、フアンアウト３のと
き４入力ＮＡＮＤゲートおよび２入力ＮＡＮＤゲートの
各々の遅延時間は０．５０ｎＳ，０．３５ｎＳである。
すなわち後者が前者に比し遅延時間が約３０％小さいと
される。したがって、本実施例では、第２型のＣＬＡセ
ルを用いた２力ＮＡＮＤゲート４段の縦続接続により、
クリティカルパスである桁上げ入力Ｃｉｎの遅延時間を
約０．５ｎＳ低減、すなわち、約３０％低減できる。
Ｄゲートは入力数に対応する数のトランジスタの直列接
続から構成されている。そのため、信号伝播時間につい
て同一素子を用いた同一回路方式の２入力ＮＡＮＤゲー
トと４入力ＮＡＮＤゲートとを比較すると、前者の方が
高速であり、したがって、下位からの桁上げ入力Ｃｉｎ
が入力されてから上位への桁上げ出力が得られるまでの
遅延時間は、４入力ＮＡＮＤゲートを用いた第１型のＣ
ＬＡセルよりも、２入力ＮＡＮＤゲートを用いた第２型
のＣＬＡセルの方が小さくより高速である。したがっ
て、第１，第２階層において、第２型のＣＬＡセルを用
いることによりブロック最下位への桁上げ入力の遅延を
低減でき高速化が図れる。一方、第３階層については、
ブロック桁上げ発生／伝播関数に対してゲート段数が少
ない第１型のＣＬＡセルの方が高速化できる。（ＣＭＯ
Ｓ論理回路を構成する直列および並列トランジスタ接続
における遅延時間については、例えば、ニール・ＨＥ・
ウェステ他，ＣＭＯＳ ＶＬＳＩ設計の原理，丸善株式
会社，昭和６３年，第１５４〜１５５頁（文献１）に記
載されている。）例えば、０．８μｍＣＭＯＳプロセス
の場合、フアンアウト１のとき４入力ＮＡＮＤゲートお
よび２入力ＮＡＮＤゲートの各々の遅延時間は０．３５
ｎＳ，０．２５ｎＳである。また、フアンアウト３のと
き４入力ＮＡＮＤゲートおよび２入力ＮＡＮＤゲートの
各々の遅延時間は０．５０ｎＳ，０．３５ｎＳである。
すなわち後者が前者に比し遅延時間が約３０％小さいと
される。したがって、本実施例では、第２型のＣＬＡセ
ルを用いた２力ＮＡＮＤゲート４段の縦続接続により、
クリティカルパスである桁上げ入力Ｃｉｎの遅延時間を
約０．５ｎＳ低減、すなわち、約３０％低減できる。
【００３８】
【発明の効果】以上説明したように、本発明の加算回路
は、第１，第２階層のＣＬＡセルの最下位桁上げ伝播経
路の遅延時間が第３階層のＣＬＡセルの上記遅延時間よ
りも小さくする構成の論理回路を備えることにより、上
記桁上げが伝播するクリティカルパスの遅延時間を低減
し、演算の高速化が可能となるという効果がある。
は、第１，第２階層のＣＬＡセルの最下位桁上げ伝播経
路の遅延時間が第３階層のＣＬＡセルの上記遅延時間よ
りも小さくする構成の論理回路を備えることにより、上
記桁上げが伝播するクリティカルパスの遅延時間を低減
し、演算の高速化が可能となるという効果がある。
【図１】本発明の加算回路の一実施例を示すブロック図
である。
である。
【図２】本実施例の加算回路における第２型のＣＬＡセ
ルの回路図である。
ルの回路図である。
【図３】従来の加算回路の一例を示すブロック図であ
る。
る。
【図４】第１型のＣＬＡセルの回路図である。
１ 桁上げ関数生成器 ２ 和生成器 １００〜１１５，２００〜２０３ ブロック桁上げ関
数生成器 ３００，４００〜４０３，５００〜５１５，３００Ａ，
４００Ａ〜４０３Ａ，５００Ａ〜５１５Ａ ＣＬＡセ
ル Ｅ１〜Ｅ１２，Ｅ２１〜Ｅ２８ 論理素子
数生成器 ３００，４００〜４０３，５００〜５１５，３００Ａ，
４００Ａ〜４０３Ａ，５００Ａ〜５１５Ａ ＣＬＡセ
ル Ｅ１〜Ｅ１２，Ｅ２１〜Ｅ２８ 論理素子
Claims (3)
- 【請求項１】 それぞれｍ×ｎ（ｍ，ｎは整数）ビット
の加数と被加数とから第１階層の桁上げ発生関数および
桁上げ伝播関数とを生成する第１階層の桁上げ関数生成
手段と、 前記第１階層の桁上げ発生関数と桁上げ伝播関数との供
給を受けこれら第１階層の桁上げ発生関数と桁上げ伝播
関数とをｍビット毎にブロック化した第２階層のブロッ
ク桁上げ発生関数とブロック桁上げ伝播関数とを生成す
るｎ個の第２階層のブロック桁上げ関数生成手段と、 前記第２階層の桁上げ発生関数と桁上げ伝播関数との供
給を受けこれら第２階層の桁上げ発生関数と桁上げ伝播
関数とをｍビット毎にブロック化した第３階層のブロッ
ク桁上げ発生関数とブロック桁上げ伝播関数とを生成す
るｎ／ｍ個の第３階層のブロック桁上げ関数生成手段
と、 前記第３階層のブロック桁上げ発生関数とブロック桁上
げ伝播関数と最下位ビットに対する桁上げ入力である最
下位桁上げ入力との供給を受けｍ−１個の予め定めた第
１のビット番号の桁の桁上げである第１の桁上げ出力を
算出する第３階層の第１の桁上げ先見（ＣＬＡ）セル
と、 前記第１の桁上げと前記第２階層の桁上げ発生関数と桁
上げ伝播関数と前記最下位桁上げとの供給を受けそれぞ
れｍ−１個の予め定めたビット番号の桁の桁上げである
第２の桁上げ出力を算出するｎ／ｍ個の第２階層の第２
のＣＬＡセルと、 前記第２の桁上げ出力と前記第１階層の桁上げ発生関数
と桁上げ伝播関数と前記最下位桁上げ入力との供給を受
け全ての桁の桁上げである第３の桁上げ出力を算出する
ｎ個の第１階層の第３のＣＬＡセルと、 前記第３の桁上げ出力の供給を受け和を生成する和生成
器とを備える加算回路において、 前記第２，第３のＣＬＡセルが前記最下位桁上げ入力を
伝播する最下位桁上げ伝播経路の遅延時間を前記第１の
ＣＬＡセルの前記遅延時間よりも小さくする構成の論理
回路を備えることを特徴とする加算回路。 - 【請求項２】 前記論理回路の前記最下位桁上げ伝播経
路が縦続接続された２段の２入力ＮＡＮＤ回路から成る
ことを特徴とする請求項１記載の加算回路。 - 【請求項３】 前記第２および第３のＣＬＡセルが、 第１，第２および第３の桁上げ伝播関数の否定論理積を
とり第１の論理値を出力する３入力ＮＡＮＤゲートであ
る第１の論理素子と、 前記第１および第２の桁上げ伝播関数と第３の桁上げ発
生関数との否定論理積をとり第２の論理値を出力する３
入力ＮＡＮＤゲートである第２の論理素子と、 前記第１の桁上げ伝播関数と第２の桁上げ発生関数との
否定論理積をとり第３の論理値を出力する２入力ＮＡＮ
Ｄゲートである第３の論理素子と、 第１の桁上げ発生関数を反転し第４の論理値を出力する
インバータである第４の論理素子と、 前記第１および第２の桁上げ伝播関数の否定論理積をと
り第５の論理値を出力する２入力ＮＡＮＤゲートである
第５の論理素子と、 前記第２の桁上げ伝播関数と前記第３の桁上げ発生関数
との否定論理積をとり第６の論理値Ｆ６を出力する２入
力ＮＡＮＤゲートである第６の論理素子と、 前記第２の桁上げ発生関数を反転し第７の論理値を出力
するインバータである第７の論理素子と、 前記第３の桁上げ伝播関数Ｐ２と最下位桁上げ入力との
否定論理積をとり第８の論理値を出力する２入力ＮＡＮ
Ｄゲートである第８の論理素子と、 前記第３の桁上げ発生関数を反転し第９の論理値Ｆ９を
出力するインバータである第９の論理素子と、 前記第１，第２および第３の論理値の否定論理積をとり
第１０の論理値を出力する３入力ＮＡＮＤゲートである
第１０の論理素子と、 前記第１０および第６の論理値の否定論理積をとり第１
１の論理値を出力する２入力ＮＡＮＤゲートである第１
１の論理素子と、 前記第１０の論理値と前記最下位桁上げ入力との否定論
理積をとり第１２の論理値を出力する２入力ＮＡＮＤゲ
ートである第１２の論理素子と、 前記１１の論理値と前記最下位桁上げ入力との否定論理
積をとり第１３の論理値を出力する２入力ＮＡＮＤゲー
トである第１３の論理素子と、 前記第４および第１１の論理値の否定論理積をとり第１
の桁上げ出力を出力する２入力ＮＡＮＤゲートである第
１４の論理素子と、 前記第７および第１３の論理値の否定論理積をとり第２
の桁上げ出力を出力する２入力ＮＡＮＤゲートである第
１５の論理素と、 前記第８および第９の論理値の否定論理積をとり第３の
桁上げ出力を出力する２入力ＮＡＮＤゲートである第１
６の論理素子とを備えることを特徴とする請求項１記載
の加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071406A JPH07104776B2 (ja) | 1993-03-30 | 1993-03-30 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071406A JPH07104776B2 (ja) | 1993-03-30 | 1993-03-30 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06282417A true JPH06282417A (ja) | 1994-10-07 |
| JPH07104776B2 JPH07104776B2 (ja) | 1995-11-13 |
Family
ID=13459607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071406A Expired - Fee Related JPH07104776B2 (ja) | 1993-03-30 | 1993-03-30 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104776B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6990510B2 (en) | 2002-01-22 | 2006-01-24 | International Business Machines Corporation | Wide adder with critical path of three gates |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848142A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | 高速加算回路 |
| JPS61240330A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 加算回路 |
-
1993
- 1993-03-30 JP JP5071406A patent/JPH07104776B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848142A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | 高速加算回路 |
| JPS61240330A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 加算回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6990510B2 (en) | 2002-01-22 | 2006-01-24 | International Business Machines Corporation | Wide adder with critical path of three gates |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104776B2 (ja) | 1995-11-13 |
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