JPS63245517A - デジタル加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は３つの２進数を加算するデジタル加算回路に
関する。

（従来の技術） ２進数を扱うデジタル回路においては、３つの２進数を
加算する必要がある場合がある。この３つの２進数を加
算する場合、従来は、人力加算器を直列に２つ並べ、先
ず、２つの２進数を加算し、次に、その加算結果に残り
の２進数を加算するようになっていた。

しかし、このような構成では、最終的な加算結果を得る
まで時間がかかり、パイプライン等の処理ができないル
ープ理路等において、高速演算処理が必要となる場合、
アナログ加算で対応しなければならなくなることがある
という問題があった。

また、２つの２進数の加算段を２つ用意する必要がある
ため、回路規模が大きくなるという問題があった。

（発明が解決しようとする問題点） 以上述べたように、３つの２進数を加算するデジタル加
算回路においては、従来、時間が長いという問題と、回
路規模が大きいという問題があった。

そこで、この発明は、３つの２進数の加算を短時間で、
かつ、小回路規模で行なうことが可能なデジタル加算回
路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するためにこの発明は、桁上げ先見型２
人力加算において、処理時間（ｔｐｄ）が長いのは上位
ビットへの桁上げであり、かつ、これは高ビットになる
ほど長くなる点に着目し、予め３つの２進数を対応する
ビ・シトごとに加算することにより、各ビットの３つの
データを加算出力と桁上げ出力との２つのデータに変換
し、これらを桁上げ先見型２人力加算するようにしたも
のである。

（作用） 上記構成によれば、桁上げ先見型２人力加算における最
上位ビットからの桁上げに要する時間で、３個の２進数
の加算を終えることができるので、従来構成に比べ、加
算時間を大幅に短縮することができる。

また、回路的には、３つの２進数を各ビットごとに加算
する段と桁上げ先見型２人力加算を行なう段の２段で済
むので、２つの２進数を加算する場合と略同じ回路規模
で済み、従来構成に比べ、回路規模の大幅な縮小を図る
ことができる。

（実施例） 以下、図面を参照して、この発明の一実施例を詳細に説
明する。

第１図は発明の一実施例の構成を示す回路図である。図
において、１１１〜１１　　は、Ｎ＋１Ｎ＋１ ビット（但し、Ｎ−０，１，２，・・・　）の３つの　
、２進数Ａ、Ｂ、Ｃの対応するビットのデータを加算す
る全加算器である。１２は、各全加算器１１１〜１１　
　の加算出力Ｑｏ＝ＱＮと桁上げＮ＋１ 出力Ｒ８−Ｒを桁上げ先見型２人力加算するＮｉ１ 桁上げ先見型２人力加算器である。この桁上げ先見型２
人力加算器１２は、各全加算器１１１〜１１　　に対応
して設けられた全加算器１２１〜Ｎ＋１ １２　　と半加算器１つ　　を有する。全加算器Ｎ＋１
　　　　　　　　　　　　　　　Ｎ＋２１２１〜１２　
　は、それぞれ対応する全加算器１１１〜１１　　の加
算出力ＱＯ−ＱＮと１ピツＮ十ｌ ト下位の各全加算器１１１〜１１Ｎの桁上げ出力Ｒ１〜
ＲＮ　％それに、桁上げ先見型２人力加算器１２１〜１
２Ｎの桁上げ出力に１〜Ｋ　Ｎとを加算し、１ビツトの
加算出力８１〜ＳＮを得る。全加算器１２□は対応する
全加算器１１１の加算出力とそれより下位からの桁上げ
出力Ｒ８とを加算し、最下位ビットの加算出力Ｓｏを得
る。半加算器１つ　　は、全加算器１１　　．１２　　
　の桁上−Ｎ＋２　　　　　　　　　Ｎｉｌ　　　　Ｎ
ｉ１げ出力を加算し、２ビツトの桁上げ出力ＣＯ１゜Ｃ
Ｏ□を得る。

上記構成において、Ｎ＋１ビツトの３つの２進数Ａ、Ｂ
、Ｃは、先ず、全加算器　１１１〜１１　　によって、
各ビットごとに加算され、加Ｎ＋１ 算出力Ｑと桁上げ出力Ｒの２つのデータに変換される。

そして、この２つのデータＱ、Ｒは、桁上げ先見型２人
力加算され、Ｎ＋１ビツトの加算出力Ｓと２ビツトの桁
−ヒげ出力ＣＯに変換される。

この加算出力Ｓとの桁、ヒげ出力ＣＯが３つの２進数Ａ
、Ｂ、Ｃの加算結果となる。

次に、第２図を参照しながら、一実施例の構成及び動作
をさらに詳細に説明する。なお、第２図は、第１図の回
路の具体的構成の一例を示す回路図である。

ここで、３つの２進数Ａ、Ｂ、Ｃを以下のように定義す
る。

Ａ＝ＡＨ２Ｎ＋　　・−＋Ａｎ　２ｎ＋　　−十Ａ１２
１　＋Ａ、２’　　・　（１）Ｂ＝ＢＮ２Ｎ＋　　・”
　　＋ＢｒＬ２ｒＬ＋　　−＋Ｂ１２１＋Ｂｏ　２’　
　・＝　　（２）Ｃ＝ＣＨ２Ｎ＋　　−＋Ｃｎ　２ｎ＋
　　−＋ＣＩ　２’　＋Ｃｏ　２０−　　（３）また、
加算出力Ｑ及び桁上げ出力Ｒも同様の形で定義すると、
桁上げ先見型加算におけるビット加算による桁上げＫｒ
Ｌ＋１は ・・・（４） 但し、Ｇｎ　−Ｑｎ　ＲｒＬ−（５） Ｐ　ｎ　＝　Ｑ　ｎ　＋　Ｒｎ　　　　　　　　−（６
）ＳｒＬ−（Ｇｙ＋　Ｐｙ）■　Ｋ　ｒＬ−（７１とな
る。ここで、 Ｒ＝ＡａＢ□　、「「て□　・Ｃ「下π　　・・・（８
）Ｑｎ　　＝　　（ＡｒＬ■Ｂ　ｎ　）　（ｊ）　Ｃｎ
　　　　　　　　　”１９）Ｃ０１＝　ＲＮ＋ｌ　（ｊ
）ＫＨ可　　　　　　　　−（１１）Ｓｕ　　”Ｑｏ　
■Ｒｏ　　　　　　　　　　　　　　　　−（１２）で
ある。

第２図の回路は以上の式に基づいて構成されたものであ
る。なお、図においては、２進数Ａ、Ｂ。

ＣのビットＮ＋１が４である場合の構成を代表として示
す。

この第２図において、加算出力５ｏ−ｓ３のうち、例え
ば３ビツト！」の加算出力Ｓ２を代表として説明すると
、このＳ２は次のようにして得られる。すなわち、ナン
ド回路２１より２ビツト目の３人力加算の桁上げ出力Ｒ
２が得られる。また、インクルーシブノア回路２２より
、３ビツト目の３人力加算出力Ｑ２が得られる。そして
、これら２つの出力Ｒ２，Ｇ２をナンド回路２３に通す
ことにより、Ｇ２が得られ、これをインバータ２４に通
すことにより、Ｇ２（式（５）参照）が得られる。また
、出力Ｒ２，Ｇ２をノア回路２５に通すことにより、Ｐ
ｌが得られ、これをインバータ２６に通すことにより、
Ｐｌ　（式（６）参照）が得られる。

インバータ２４から得られるＧ２とノア回路２５から得
られるＰｌとを、ノア回路２７に通すことにより、（Ｇ
２　十Ｆ、、）（式（７）参照）が得られる。

式（７）のもう１つの要ｇ　Ｋ　２は、式（４）に従え
ば、１丁−Ｐｌ　・　１　・　□　　　　・・・（１３
）となる。これは、次のようにして得られる。ナンド回
路回路２８よりＲ１が得られ、インクルーシブノア回路
２９よりＱｌが得られる。これらをノア回路３０に通し
た後、インバータ３１に通すことにより、Ｐｌが得られ
る。そして、これらをナンド回路３２に通すことにより
、Ｇ１が得られる。

また、インクルーシブノア回路３３から得られるＱｏと
Ｒ，とをナンド回路３４に通すことにより、Ｋ、が得ら
れる。このπニーと先のＧ、−をナンド回路３６に通す
ことにより、７が得られる。

このＵ、−’Ｊ、と先のＰ、をナンド回路３７に通すこ
とにより、先の式（１３）に示すに２が得られる。

このに２と先のノア回路２７から得られるＧ２＋Ｐ２を
ノア回路３８に通すことにより、先の式（７）％式％ 力過程については、説明しないが、第２図の回路によれ
ば、これらも、先の式（４）〜（１２）に従１て求まる
ようになっている。

以上詳述したように、この実施例は、３個の２進数Ａ、
Ｂ、Ｃを予め対応するビットごとに加算することにより
、３ビツトの３つの２進数Ａ、Ｂ。

Ｃを加算出力Ｑと桁上げ出力の２つのデータに変換し、
これらを桁上げ先見型２人力加算するようにしたもので
ある。

このような構成によれば、桁上げ先見型２人力加算にお
ける最上位ビットからの桁上げ出力Ｃ０を得るに要する
時間で、３つの２進数Ａ、Ｂ、Ｃの加算を終えることが
できるので、従来構成に比べて、加算時間を大幅に短縮
することができる。

また、回路的には、３つの２進数Ａ、Ｂ、Ｃを各ビット
ごとに加算する段（全加算器１１１〜１１　　から成る
段）と桁上げ先見型２人力加算Ｎ＋１ を行なう段（桁上げ先見２人力加算器１２の段）の２段
で済むので、２つの２進数Ａ、Ｂを加算する場合と、略
同じ回路規模で済み、従来構成に比べ回路規模の大幅な
縮小を図ることができる。

次表は、ビット数が９，４の場合について、この実施例
の回路と従来回路との加算速度及びゲート数を比較した
ものである。

なお、先の実施例では、２の補数表示を含まない場合を
説明したが、２の補数表示を含む場合には、第３図乃至
第５図のような構成にすればよい。

ここで、第３図乃至第５図に示す回路は、それぞれ次の
ような加算を行なう。

（ＳｔＢ）＋　（ＳｔＢ）＋　（２’　５Ｃ）−（２’
　　ＳＣ）　　　・・・（１５）（Ｓ　ｔ　Ｂ）＋　（
２’　ＳＣ）＋　（２’　　５Ｃ）−（２’　　ＳＣ”
）　　　　・・・（ＩＢ）（２’　ＳＣ）＋　（２’　
ＳＣ）＋　（２’　　５Ｃ）−（２’　ＳＣ）　　　　
・・・（１７）ここで、ＳｔＢはストレートバイナリで
あり、２’ＳＣは２の補数表現を現わしている。

また、先の実施例では、桁上げ先見型２人力加算器１２
の最下位ビットへ桁上げ出力Ｒ６を与える場合を説明し
たが、与えないようにしてもよいことは勿論である。

さらに、この発明は、例えば先の実施例のような回路を
展開することにより、４つ以上の２進数の加算にも適用
できることは勿論である。

この他にも、発明の要旨を逸脱しない範囲で種々の変形
を実施可能なことは勿論である。

［発明の効果］ 以上述べたように、この発明によれば、３つの２進数を
短時間で、かつ、小回路規模で加算することができ、パ
イプライン等の処理ができないループ回路における高速
演算処理に寄与することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図に示す回路の具体的構成の一例を示す回路図
、第３図乃至第５図はそれぞれこの発明の他の実施例の
構成を示す回路図である。 １１１〜１１　　．１２．〜１２　　・・・全加算Ｎ＋
Ｉ　　　　　　　　　　　　　　　　Ｎｉ１器、　１２
・・・桁上げ先見型２人力加算器、１２　　・・・半加
算器。 Ｎ＋２

Claims (1)

1. 【特許請求の範囲】 ３つの２進数を対応するビットごとに加算する３入力加
   算手段と、 この３入力加算手段の加算出力と桁上げ出力とを桁上げ
   先見型加算する桁上げ先見型２入力加算手段とを具備し
   たことを特徴とするデジタル加算回路。