JPS6116329A - キヤリ先見演算器 - Google Patents
キヤリ先見演算器Info
- Publication number
- JPS6116329A JPS6116329A JP13750384A JP13750384A JPS6116329A JP S6116329 A JPS6116329 A JP S6116329A JP 13750384 A JP13750384 A JP 13750384A JP 13750384 A JP13750384 A JP 13750384A JP S6116329 A JPS6116329 A JP S6116329A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- carry
- arithmetic unit
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はキャリ先見演算器に関するものである。
ビット並列の形の２つのディジタル数の加算を実行する
とき、その演算速度を向上するためキャリ先見回路を用
いることはよく知られている。
とき、その演算速度を向上するためキャリ先見回路を用
いることはよく知られている。
第１図は３ビツト用のキャリ先見回路付演算器の構成の
一例を示す接続図で、図において（Ｉａ）。
一例を示す接続図で、図において（Ｉａ）。
（ｌｂ）、（ｌｃ）はそれぞれエクスクル−シブオアゲ
ートを縦続して構成される和回路（以下ＡＤと略記する
）、（２）はキャリ先見回路、（３）は最下位ビットへ
のキャリ入力線、＋４１Ｈ出力線である。キャリ先見回
路は図に示すとおりのアンドゲート及びオアゲートから
構成され、Ｃは最下位ビットへのキャリ入力端子、Ｃ１
ＶｉＡＤ （ｌｂ） へのキャリ出力端子、Ｃ２はＡ
Ｄ（ｌｃ）へのキャリ出力端子、Ｃ３は上位桁へのキャ
リ出力端子、Ａ、２ 、 ＡＩ ＋ Ａｏは加数の３ビ
ツト（ＡｏをＬＳＢとする）の入力端子、Ｂ２． Ｂｌ
ＴＢｏ は被加数の３ビツト（Ｂｏ をＬＳＢとする
）の入力端子、Ｓ２．Ｓｌ、Ｓｏ は和の３ビツト（
ＳｏをＬＳＢとする）を示す。Ｃｏ、Ａ２．Ａ、 、Ａ
ｏ、 Ｂ２．’Ｂ１． 、Ｂｏの論理が定まれば、Ｃ’
１ 、 Ｃ２、Ｃ３の゛論理も一意的に定まり、したが
ってＳ。、 Ｓｌ、 Ｓ２の論理も一意的定まる。
ートを縦続して構成される和回路（以下ＡＤと略記する
）、（２）はキャリ先見回路、（３）は最下位ビットへ
のキャリ入力線、＋４１Ｈ出力線である。キャリ先見回
路は図に示すとおりのアンドゲート及びオアゲートから
構成され、Ｃは最下位ビットへのキャリ入力端子、Ｃ１
ＶｉＡＤ （ｌｂ） へのキャリ出力端子、Ｃ２はＡ
Ｄ（ｌｃ）へのキャリ出力端子、Ｃ３は上位桁へのキャ
リ出力端子、Ａ、２ 、 ＡＩ ＋ Ａｏは加数の３ビ
ツト（ＡｏをＬＳＢとする）の入力端子、Ｂ２． Ｂｌ
ＴＢｏ は被加数の３ビツト（Ｂｏ をＬＳＢとする
）の入力端子、Ｓ２．Ｓｌ、Ｓｏ は和の３ビツト（
ＳｏをＬＳＢとする）を示す。Ｃｏ、Ａ２．Ａ、 、Ａ
ｏ、 Ｂ２．’Ｂ１． 、Ｂｏの論理が定まれば、Ｃ’
１ 、 Ｃ２、Ｃ３の゛論理も一意的に定まり、したが
ってＳ。、 Ｓｌ、 Ｓ２の論理も一意的定まる。
ところで、加数及び被加数のビット数が多くなると、キ
ャリ先見回路が複雑になって実用的でなくなるので、３
ビツト（第１図に示す例）か４ビット程度のものが用い
られている。
ャリ先見回路が複雑になって実用的でなくなるので、３
ビツト（第１図に示す例）か４ビット程度のものが用い
られている。
第２図は従来の回路の一例を示すブロック図で、第１図
と同一符号は同−又は相当部分を示し、（ｌｄ）、（ｌ
ｅ）、（Ｉｆ）、（Ｉｇ）はそれぞれ（１ａ）と同様な
沖、（２ａ）、（２ｂ）、（２ｃ）はそれぞれ第１図の
（２）と同様なキャリー先見回路、Ｓａ ｒ Ｓ４＋
Ｓ５ ＋ Ｓ６はそれぞれ和信号である。７ビツトの並
列加算に対し３ビ・ノド用キャリ先見回路）２）３個を
使用した例全示し、但し回路（２ｂ）は入力端子Ａ。＋
ＢＯ＋ ＣＯ及び出力端子Ｃ□だけが用、いられて１
ビツト用キャリ先見回路として使用されている例を示し
ている。
と同一符号は同−又は相当部分を示し、（ｌｄ）、（ｌ
ｅ）、（Ｉｆ）、（Ｉｇ）はそれぞれ（１ａ）と同様な
沖、（２ａ）、（２ｂ）、（２ｃ）はそれぞれ第１図の
（２）と同様なキャリー先見回路、Ｓａ ｒ Ｓ４＋
Ｓ５ ＋ Ｓ６はそれぞれ和信号である。７ビツトの並
列加算に対し３ビ・ノド用キャリ先見回路）２）３個を
使用した例全示し、但し回路（２ｂ）は入力端子Ａ。＋
ＢＯ＋ ＣＯ及び出力端子Ｃ□だけが用、いられて１
ビツト用キャリ先見回路として使用されている例を示し
ている。
第２図に示す回路では、回路（２ａ）の端子Ｃ３から信
号が出て回路（２ｂ）の端子Ｃｏに入力され、これによ
って、回路（２ｂ）の端子Ｃ１から信号が出て回路（２
Ｃ）の端子Ｃ８に入力されるので、信号の遅延が犬きく
なり、量感の場合キャリは３つのキャリ先見回路（２ａ
）、（２ｂ）、（２ｃ） を通ることが必要となると
いう欠点があった。
号が出て回路（２ｂ）の端子Ｃｏに入力され、これによ
って、回路（２ｂ）の端子Ｃ１から信号が出て回路（２
Ｃ）の端子Ｃ８に入力されるので、信号の遅延が犬きく
なり、量感の場合キャリは３つのキャリ先見回路（２ａ
）、（２ｂ）、（２ｃ） を通ることが必要となると
いう欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では（ｎ−ｍ）ピッ）（
ｎ及びｍは共に任意の正の整数）の演算に対し下位ｍビ
ットの演ｎ、’ｉ行う第１の演算器と、下位からのキャ
リの論理か「０」であると仮定して上位ｎビットの演算
を行う第２の演算器と、下位からのキャリの論理が「１
」であ−ると仮定して上位ｎビットの演算を行う第３の
演算器とを設け、第１の演算器の桁上げキャリの出力に
よって第２の演算器の出力か第３の演算器の出力かのい
ずれかを選択出力して高速に演算を実行したものである
。
めになされたもので、この発明では（ｎ−ｍ）ピッ）（
ｎ及びｍは共に任意の正の整数）の演算に対し下位ｍビ
ットの演ｎ、’ｉ行う第１の演算器と、下位からのキャ
リの論理か「０」であると仮定して上位ｎビットの演算
を行う第２の演算器と、下位からのキャリの論理が「１
」であ−ると仮定して上位ｎビットの演算を行う第３の
演算器とを設け、第１の演算器の桁上げキャリの出力に
よって第２の演算器の出力か第３の演算器の出力かのい
ずれかを選択出力して高速に演算を実行したものである
。
以丁この発明の実施例を図面について説明する。
第３図はこの発明の一実施例を示すブロック図で、第２
図と同一符号は同−又は相当部分を示し、（ｌｄｌ）、
（１ｄ２）； （ｌｅｌ）、（１ｅ２）； （ｌｆｌ）
、（１ｆ２）； （Ｉｇｌ）。
図と同一符号は同−又は相当部分を示し、（ｌｄｌ）、
（１ｄ２）； （ｌｅｌ）、（１ｅ２）； （ｌｆｌ）
、（１ｆ２）； （Ｉｇｌ）。
（１ｇ２）はそれぞれ（ｌｄ）、（ｌｅ）、（Ｉｆ）、
（Ｉｇ）に相当するＡＤ 、 （２ｄ）は第２のキャ
リ先見回路、（２ｅ）は第３のキャリ先見回路、（４０
）、（４１）、（４２） はそれぞれ出力線、（５）
はセレクタである。また回路（２ａ）を第１のキャリ先
見回路と称し、（ｌａ）、（ｌｂ）、（ｌｃ）。
（Ｉｇ）に相当するＡＤ 、 （２ｄ）は第２のキャ
リ先見回路、（２ｅ）は第３のキャリ先見回路、（４０
）、（４１）、（４２） はそれぞれ出力線、（５）
はセレクタである。また回路（２ａ）を第１のキャリ先
見回路と称し、（ｌａ）、（ｌｂ）、（ｌｃ）。
（２ａ）で構成する回路を第１の演算器、（ｌｄｌ）。
（ｌｅｌ）、（ｌｆｌ）、（Ｉｇｌ）、（２ｄ）で構成
する回路を第２の演算器、（１ｄ２）’、（１ｅ２）、
（１ｆ２）、（１ｇ２）、（２ｅ）で構成する回路を第
３の演算器という。
する回路を第２の演算器、（１ｄ２）’、（１ｅ２）、
（１ｆ２）、（１ｇ２）、（２ｅ）で構成する回路を第
３の演算器という。
回路（２ｄ）の端子Ｃ６Ｋは論理「０」の信号が加えら
れ、回路（２ｅ）の端子Ｃ８には論理「１」の信号が加
えられているので、第２、第３の演算器はいずれも回路
（２ａ）の端子Ｃ３からの信号を待つ必要なく演算を完
了し、和信号Ｓ６． Ｓ５． Ｓ４１ ｓ３をそれぞれ
の信号線（４１）、（４２）上に出力する。
れ、回路（２ｅ）の端子Ｃ８には論理「１」の信号が加
えられているので、第２、第３の演算器はいずれも回路
（２ａ）の端子Ｃ３からの信号を待つ必要なく演算を完
了し、和信号Ｓ６． Ｓ５． Ｓ４１ ｓ３をそれぞれ
の信号線（４１）、（４２）上に出力する。
これらの信号はセレクタ（５）に入力されており、回路
（２ａ）の端子Ｃ３からの信号が出力された時点で直ち
に信号線（４１）又は（４２）の信号が信号線（４０）
上に出力され信号線（４）上の信号Ｓ２ ｒ ｓｉ ＋
Ｓｏ と共に加算結果を得る。すなわち、従来のも
の比し、回路（２ａ）の端子Ｃ３のキャリイ百号が、上
位ビットのキャリ先見回路に入力されて処理される時間
遅れが省略できるので、演ｎを高速に行うことができる
。
（２ａ）の端子Ｃ３からの信号が出力された時点で直ち
に信号線（４１）又は（４２）の信号が信号線（４０）
上に出力され信号線（４）上の信号Ｓ２ ｒ ｓｉ ＋
Ｓｏ と共に加算結果を得る。すなわち、従来のも
の比し、回路（２ａ）の端子Ｃ３のキャリイ百号が、上
位ビットのキャリ先見回路に入力されて処理される時間
遅れが省略できるので、演ｎを高速に行うことができる
。
なお、第３図にはｎ ＝ ４ 、 ｍ ＝ ３の例を示
したが、キャリ先見回路か実用的に構成できる範囲内に
おいて、ｎ、ｍ−を任意に選ぶことができる。
したが、キャリ先見回路か実用的に構成できる範囲内に
おいて、ｎ、ｍ−を任意に選ぶことができる。
以上のようにこの発明によれは、飴長の長い演算器にお
いても高速に演算を行うことができる。
いても高速に演算を行うことができる。
第１図はキャリ先見回路付演算器の構成の一例を示す接
続図、第２図は従来の回路の一例を示すブロック図、第
３図はこの発明の一実施例を示すブロック図である。 （ｌａ）、（ｌｂ）、（ｌｃ）、（２ａ）−第１の演算
器、（２ａ ）−・・第１のキャリ先見回路、（ｌｄｌ
） 、 （ｌｅｌ） 、 （ｌｆｌ）。 （Ｉｇｌ） 、 （２ｄ） ・・・第２の演算器、（
２ｄ）・・・第２のキャリ先見回路、（１ｄ２）、（１
ｅ２）、（１ｆ２）、（１ｇ２）、（２ｅ）・・・第３
の演算器、（２ｅ）・・・第３のキャリ先見回路、（５
）・・・セレクタ。 尚、各図中同一符号は同−又は相当部分を示す。
続図、第２図は従来の回路の一例を示すブロック図、第
３図はこの発明の一実施例を示すブロック図である。 （ｌａ）、（ｌｂ）、（ｌｃ）、（２ａ）−第１の演算
器、（２ａ ）−・・第１のキャリ先見回路、（ｌｄｌ
） 、 （ｌｅｌ） 、 （ｌｆｌ）。 （Ｉｇｌ） 、 （２ｄ） ・・・第２の演算器、（
２ｄ）・・・第２のキャリ先見回路、（１ｄ２）、（１
ｅ２）、（１ｆ２）、（１ｇ２）、（２ｅ）・・・第３
の演算器、（２ｅ）・・・第３のキャリ先見回路、（５
）・・・セレクタ。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 ビット並列の形のディジタル数の演算をキャリ先見回路
を用いて実行するキャリ先見演算器において、 上位ｎビット（ｎは任意の正の整数）の部分と下位ｍビ
ット（ｍは任意の正の整数）の部分とに分ち、上記下位
ｍビットの部分の演算を第１のキャリ先見回路を用いて
実行する第１の演算器、この第１の演算器からのキャリ
の論理が「０」であると仮定して上記上位ｎビットの部
分の演算を第２のキャリ先見回路を用いて実行する第２
の演算器、 上記第１の演算器からのキャリの論理が「１」であると
仮定して上記上位ｎビットの部分の演算を上記第２のキ
ャリ先見回路と同様な第３のキャリ先見回路を用いて実
行する第３の演算器、上記第１の演算器からのキャリの
論理が「０」のときは上記第２の演算器の出力を選び、
上記第１の演算器からのキャリの論理が「１」のときは
上記第３の演算器の出力を選んでこれを上位ビットとし
、上記第１の演算器の出力を下位ビットとして連結して
演算結果を得る手段を備えたことを特徴とするキャリ先
見演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750384A JPS6116329A (ja) | 1984-07-03 | 1984-07-03 | キヤリ先見演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750384A JPS6116329A (ja) | 1984-07-03 | 1984-07-03 | キヤリ先見演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116329A true JPS6116329A (ja) | 1986-01-24 |
Family
ID=15200184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13750384A Pending JPS6116329A (ja) | 1984-07-03 | 1984-07-03 | キヤリ先見演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376843A (ja) * | 1986-09-19 | 1988-04-07 | Hitachi Metals Ltd | 鋼管圧延用ロ−ル |
| JPH0374766A (ja) * | 1989-08-16 | 1991-03-29 | Fuji Photo Film Co Ltd | 累積演算装置 |
-
1984
- 1984-07-03 JP JP13750384A patent/JPS6116329A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376843A (ja) * | 1986-09-19 | 1988-04-07 | Hitachi Metals Ltd | 鋼管圧延用ロ−ル |
| JPH0374766A (ja) * | 1989-08-16 | 1991-03-29 | Fuji Photo Film Co Ltd | 累積演算装置 |
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