JPH0353652B2 - - Google Patents
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- JPH0353652B2 JPH0353652B2 JP60080817A JP8081785A JPH0353652B2 JP H0353652 B2 JPH0353652 B2 JP H0353652B2 JP 60080817 A JP60080817 A JP 60080817A JP 8081785 A JP8081785 A JP 8081785A JP H0353652 B2 JPH0353652 B2 JP H0353652B2
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- 238000001514 detection method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/3816—Accepting numbers of variable word length
-
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-
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- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オーバフロー検出方式、特に、固定
値部分とこの固定値部分より下位の可変値部分と
に排他的に分割され、かつ固定値部分と可変値部
分の割合が様々な第１データと可変値部分のみか
らなる第２データとの演算を行う演算ユニツトに
おけるオーバフロー検出方式に関する。この種の
演算ユニツトとしては、固定小数点演算、浮動小
数点演算、仮想記憶方式を採用したコンピユータ
における論理番地演算等のすべてを行うものが考
えられる。
値部分とこの固定値部分より下位の可変値部分と
に排他的に分割され、かつ固定値部分と可変値部
分の割合が様々な第１データと可変値部分のみか
らなる第２データとの演算を行う演算ユニツトに
おけるオーバフロー検出方式に関する。この種の
演算ユニツトとしては、固定小数点演算、浮動小
数点演算、仮想記憶方式を採用したコンピユータ
における論理番地演算等のすべてを行うものが考
えられる。
このような演算においては、データの属性によ
り予め定まつた可変値部分の演算結果によつて生
じたオーバフローが、他の可変値部分や固定値部
分に影響しないように、キヤリ信号を切断しつゝ
これを検出する必要がある。
り予め定まつた可変値部分の演算結果によつて生
じたオーバフローが、他の可変値部分や固定値部
分に影響しないように、キヤリ信号を切断しつゝ
これを検出する必要がある。
従来のこの種の演算ユニツトの一例を第３図に
示す。第３図を参照すると、本例はモードレジス
タ１と、２つの入力レジスタ２０および３０と、
出力レジスタ４０と、３つの加算器５０，５１お
よび５２と、３つの切替器６０，６１および７０
と、２つのキヤリ切断回路１００および１０１と
から構成されている。
示す。第３図を参照すると、本例はモードレジス
タ１と、２つの入力レジスタ２０および３０と、
出力レジスタ４０と、３つの加算器５０，５１お
よび５２と、３つの切替器６０，６１および７０
と、２つのキヤリ切断回路１００および１０１と
から構成されている。
本演算ユニツトが取り扱う第１データは、ビツ
ト幅が全幅で32ビツトとし、固定値幅が８ビツト
で可変値幅が24ビツトであるようなデータ（モー
ド１の場合）、固定値幅および可変値幅がともに
16ビツトであるようなデータ（モード２の場合）、
そして固定値幅は無く可変値幅が32ビツトである
ようなデータ（モード３の場合）の３種類であ
り、第２データは第１データの可変値幅だけの可
変値部分からなるものとして、以下に本例の動作
を説明する。
ト幅が全幅で32ビツトとし、固定値幅が８ビツト
で可変値幅が24ビツトであるようなデータ（モー
ド１の場合）、固定値幅および可変値幅がともに
16ビツトであるようなデータ（モード２の場合）、
そして固定値幅は無く可変値幅が32ビツトである
ようなデータ（モード３の場合）の３種類であ
り、第２データは第１データの可変値幅だけの可
変値部分からなるものとして、以下に本例の動作
を説明する。
第３図において、入力レジスタ２０と入力レジ
スタ３０が保持するそれぞれ第１データＡと第２
データＢを３つの部分Ａ１，Ａ２，Ａ３とＢ１，
Ｂ２，Ｂ３に分割して出力できる。参照記号Ａ１
とＢ１はそれぞれ入力レジスタ２０と３０が保持
するデータのうちの上位８ビツト、Ａ２とＢ２は
同じく中位８ビツトそしてＡ３とＢ３は同じく下
位16ビツトである。また、参照記号Ｃ１，Ｃ２お
よびＣ３は、それぞれ加算器５０，５１および５
２からキヤリ信号を表わす。
スタ３０が保持するそれぞれ第１データＡと第２
データＢを３つの部分Ａ１，Ａ２，Ａ３とＢ１，
Ｂ２，Ｂ３に分割して出力できる。参照記号Ａ１
とＢ１はそれぞれ入力レジスタ２０と３０が保持
するデータのうちの上位８ビツト、Ａ２とＢ２は
同じく中位８ビツトそしてＡ３とＢ３は同じく下
位16ビツトである。また、参照記号Ｃ１，Ｃ２お
よびＣ３は、それぞれ加算器５０，５１および５
２からキヤリ信号を表わす。
切替器６０，６１および７０は、モードレジス
タ１０に外部から入力したモード情報に応答し
て、それぞれ“０”（モード１およびモード２の
とき）またはＢ１（モード３のとき）、“０”（モ
ード２）またはＢ２（モード１およびモード３）、
Ｃ１（モード３）またはＣ２（モード１）または
Ｃ３（モード２）を受け入れる。
タ１０に外部から入力したモード情報に応答し
て、それぞれ“０”（モード１およびモード２の
とき）またはＢ１（モード３のとき）、“０”（モ
ード２）またはＢ２（モード１およびモード３）、
Ｃ１（モード３）またはＣ２（モード１）または
Ｃ３（モード２）を受け入れる。
また、キヤリ切断回路１００は、モード１のと
きにはキヤリ信号Ｃ２を切断して加算器５１にお
ける加算結果によるキヤリ信号Ｃ２が加算器５０
に伝らないようにし、キヤリ切断回路１０１は、
モード２のときにキヤリ信号Ｃ３を切断して加算
器５２における加算結果によるキヤリ信号Ｃ３が
加算器５１に伝らないようにしている。
きにはキヤリ信号Ｃ２を切断して加算器５１にお
ける加算結果によるキヤリ信号Ｃ２が加算器５０
に伝らないようにし、キヤリ切断回路１０１は、
モード２のときにキヤリ信号Ｃ３を切断して加算
器５２における加算結果によるキヤリ信号Ｃ３が
加算器５１に伝らないようにしている。
このような結果により、モード１、モード２お
よびモード３に応じて、第２−１図、第２−２図
および第２−３図に示したように、それぞれ可変
値幅24ビツト、16ビツト、32ビツトの加算が正し
く行えることになるのである。なお、第２−１
図、第２−２図および第２−３図において、参照
記号Ｓは、Ａ１，Ａ２およびＡ３からなるデータ
Ａと、Ｂ１，Ｂ２およびＢ３からなるデータＢと
の加算結果であり、各データのうちで斜線を施し
た部分は固定値を示す。
よびモード３に応じて、第２−１図、第２−２図
および第２−３図に示したように、それぞれ可変
値幅24ビツト、16ビツト、32ビツトの加算が正し
く行えることになるのである。なお、第２−１
図、第２−２図および第２−３図において、参照
記号Ｓは、Ａ１，Ａ２およびＡ３からなるデータ
Ａと、Ｂ１，Ｂ２およびＢ３からなるデータＢと
の加算結果であり、各データのうちで斜線を施し
た部分は固定値を示す。
このような従来構成においては、固定値幅と可
変値幅が様々な各種のデータに対応するべく、不
規則なあるいは短いビツト幅の加算器を複数個連
結する必要があるため、汎用の演算器が使用でき
ず、キヤリ先取り制御にあたつては多くのキヤリ
の伝搬を待合せる必要があつてキヤリ遅延時間が
大きくなり、キヤリ切断回路が必要になるととも
にそのためにキヤリ遅延時間がさらに大きくなる
という問題点がある。
変値幅が様々な各種のデータに対応するべく、不
規則なあるいは短いビツト幅の加算器を複数個連
結する必要があるため、汎用の演算器が使用でき
ず、キヤリ先取り制御にあたつては多くのキヤリ
の伝搬を待合せる必要があつてキヤリ遅延時間が
大きくなり、キヤリ切断回路が必要になるととも
にそのためにキヤリ遅延時間がさらに大きくなる
という問題点がある。
したがつて、本発明の目的は、汎用演算器の使
用を可能にし、キヤリ切断回路の不要化により、
ハードウエアの単純化とキヤリ遅延時間の短縮
化、ひいては装置性能の向上を図つたオーバフロ
ー検出方式を提供することにある。
用を可能にし、キヤリ切断回路の不要化により、
ハードウエアの単純化とキヤリ遅延時間の短縮
化、ひいては装置性能の向上を図つたオーバフロ
ー検出方式を提供することにある。
本発明では、固定値部分と可変値部分とを有す
るデータについても全幅にわたつて演算する演算
器と、この演算器出力のうちの固定値部分と演算
器へ入力する第１データの固定値部分とを比較す
る比較器とを設け、可変値部分の演算結果にオー
バフローがあれば演算器出力のうちの固定値部分
が増減する作用を介して、比較器における不一致
結果によつてオーバフローを検出し、また、第１
データの固定値部分と可変値部分の演算結果とを
連鎖することによつて、オーバフローの影響を受
けていない正視の演算結果を得るようにしてい
る。
るデータについても全幅にわたつて演算する演算
器と、この演算器出力のうちの固定値部分と演算
器へ入力する第１データの固定値部分とを比較す
る比較器とを設け、可変値部分の演算結果にオー
バフローがあれば演算器出力のうちの固定値部分
が増減する作用を介して、比較器における不一致
結果によつてオーバフローを検出し、また、第１
データの固定値部分と可変値部分の演算結果とを
連鎖することによつて、オーバフローの影響を受
けていない正視の演算結果を得るようにしてい
る。
そのために、本発明のオーバフロー検出方式
は、固定値部分と該固定値部分より下位の可変値
部分とに排他的に分割され、かつ両部分の割合が
様々な第１データと可変値部分のみからなる第２
データとの演算を行う演算ユニツトにおけるオー
バフロー検出方式において、 外部から予め供給されるモード情報を格納する
ためのレジスタと、 前記第１データと第２データとを全幅にわたつ
て演算する演算器と、 前記第１データと該演算器の出力それぞれの固
定値幅と可変値幅を前記レジスタが保持するモー
ド情報に応答して変更する複数個の切替器と、 該切替え後の前記第１データと前記演算器出力
の各固定値部分を比較する比較器と、 前記第１データの固定値部分と前記演算器出力
の可変値部分とを連鎖して演算結果とする出力回
路 とを設けている。
は、固定値部分と該固定値部分より下位の可変値
部分とに排他的に分割され、かつ両部分の割合が
様々な第１データと可変値部分のみからなる第２
データとの演算を行う演算ユニツトにおけるオー
バフロー検出方式において、 外部から予め供給されるモード情報を格納する
ためのレジスタと、 前記第１データと第２データとを全幅にわたつ
て演算する演算器と、 前記第１データと該演算器の出力それぞれの固
定値幅と可変値幅を前記レジスタが保持するモー
ド情報に応答して変更する複数個の切替器と、 該切替え後の前記第１データと前記演算器出力
の各固定値部分を比較する比較器と、 前記第１データの固定値部分と前記演算器出力
の可変値部分とを連鎖して演算結果とする出力回
路 とを設けている。
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図は本発明の一実施例を示すブロツク図で
ある。第１図を参照すると、本実施例はモードレ
ジスタ１と、２つの入力レジスタ２および３と、
出力レジスタ４と、加算器５と、４つの切替器
６，７，８および９と比較器１０とから構成され
ている。
ある。第１図を参照すると、本実施例はモードレ
ジスタ１と、２つの入力レジスタ２および３と、
出力レジスタ４と、加算器５と、４つの切替器
６，７，８および９と比較器１０とから構成され
ている。
モードレジスタ１には、加算開始にあたつて外
部から予め供給されるモード情報を格納する。こ
のモード情報は、加算対象となるデータの属性に
よつて定まるものであり、具体的には、前述した
ようなモード１、モード２あるいはモード３を指
定するような内容を有する。
部から予め供給されるモード情報を格納する。こ
のモード情報は、加算対象となるデータの属性に
よつて定まるものであり、具体的には、前述した
ようなモード１、モード２あるいはモード３を指
定するような内容を有する。
入力レジスタ２と入力レジスタ３は、外部から
供給されるそれぞれ前述のような第１データＡと
第２データＢを格納する。加算器５は、これらの
第１データＡと第２データＢを全幅にわたつて加
算する。
供給されるそれぞれ前述のような第１データＡと
第２データＢを格納する。加算器５は、これらの
第１データＡと第２データＢを全幅にわたつて加
算する。
切替器６は、モード１のときには入力レジスタ
２が保持する第１データＡのうちの上位８ビツト
Ａ１を受け入れ、また、モード２のときには第１
データＡの上位16ビツト（Ａ１＋Ａ２）を受け入
れるように切り替わる。切替器７は、モード１の
ときには加算器５における加算結果Ｋのうちの上
位８ビツトＫ１を受け入れ、また、モード２のと
きは加算結果Ｋのうちの上位16ビツト（Ｋ１＋Ｋ
２）を受け入れる。切替器８は、モード１のとき
には加算結果Ｋのうちの下位24ビツト（Ｋ−Ｋ
１）を、モード２のときには加算結果Ｋの下位16
ビツト（Ｋ−Ｋ１−Ｋ２）を、モード３のときに
は加算結果Ｋを受け入れる。切替器９は、モード
１あるいはモード２のときには比較器１０からの
出力を受け入れ、モード３のときには加算器５か
らのキヤリ信号Ｃを受け入れる。
２が保持する第１データＡのうちの上位８ビツト
Ａ１を受け入れ、また、モード２のときには第１
データＡの上位16ビツト（Ａ１＋Ａ２）を受け入
れるように切り替わる。切替器７は、モード１の
ときには加算器５における加算結果Ｋのうちの上
位８ビツトＫ１を受け入れ、また、モード２のと
きは加算結果Ｋのうちの上位16ビツト（Ｋ１＋Ｋ
２）を受け入れる。切替器８は、モード１のとき
には加算結果Ｋのうちの下位24ビツト（Ｋ−Ｋ
１）を、モード２のときには加算結果Ｋの下位16
ビツト（Ｋ−Ｋ１−Ｋ２）を、モード３のときに
は加算結果Ｋを受け入れる。切替器９は、モード
１あるいはモード２のときには比較器１０からの
出力を受け入れ、モード３のときには加算器５か
らのキヤリ信号Ｃを受け入れる。
比較器１０は切替器６と切替器７の各出力を比
較するが、両切替器の機能は前述したとおりであ
るから、比較器１０は、モード１とモード２に応
答して変化する第１データＡの固定値部分と加算
結果Ｋの固定値部分とを比較していることにな
る。そして、加算結果Ｋの固定値部分は、前述し
たように、第１データＡと第２データＢの各可変
値部分の加算結果にオーバフローがあれば第１デ
ータＡの固定値部分とは相違するので、これによ
つてオーバフローを検出できるのである。
較するが、両切替器の機能は前述したとおりであ
るから、比較器１０は、モード１とモード２に応
答して変化する第１データＡの固定値部分と加算
結果Ｋの固定値部分とを比較していることにな
る。そして、加算結果Ｋの固定値部分は、前述し
たように、第１データＡと第２データＢの各可変
値部分の加算結果にオーバフローがあれば第１デ
ータＡの固定値部分とは相違するので、これによ
つてオーバフローを検出できるのである。
出力レジスタ４は、切替器６の出力と切替器８
の出力を排他的に加えることによつて連鎖し、正
規の演算結果Ｓを得るようにしている。
の出力を排他的に加えることによつて連鎖し、正
規の演算結果Ｓを得るようにしている。
次に、モード１、モード２およびモード３のそ
れぞれについて本実施例の動作を説明する。
れぞれについて本実施例の動作を説明する。
(1) モード１の場合
第１データＡの固定値部分は上位８ビツトのＡ
１、可変値部分は下位の24ビツトであり、第２デ
ータＢ（常に可変値部分のみ）は24ビツトである
ようなモードである。
１、可変値部分は下位の24ビツトであり、第２デ
ータＢ（常に可変値部分のみ）は24ビツトである
ようなモードである。
このときには、比較器１０には第１データＡの
上位８ビツトＡ１と加算結果Ｋの上位８ビツトＫ
１とが入力する。ところが、第２データＢには番
１データＡの上位８ビツトＡ１（固定値部分）に
相当するビツトは無いので、第１データＡと第２
データＢの各可変値部分同士の加算結果にオーバ
フローが無ければＡ１とＫ１は等しい筈である。
もし、オーバフローがあれば、比較器１０からは
不一致信号が発生し、切替器９を経て外部へ出力
される。
上位８ビツトＡ１と加算結果Ｋの上位８ビツトＫ
１とが入力する。ところが、第２データＢには番
１データＡの上位８ビツトＡ１（固定値部分）に
相当するビツトは無いので、第１データＡと第２
データＢの各可変値部分同士の加算結果にオーバ
フローが無ければＡ１とＫ１は等しい筈である。
もし、オーバフローがあれば、比較器１０からは
不一致信号が発生し、切替器９を経て外部へ出力
される。
出力レジスタ４には、第１データＡの上位８ビ
ツトＡ１と加算結果Ｋの下位24ビツト（Ｋ−Ｋ
１）とが排他的に入力し、この結果、第２−１図
に示したように正規の加算結果Ｓが得られるよう
になる。
ツトＡ１と加算結果Ｋの下位24ビツト（Ｋ−Ｋ
１）とが排他的に入力し、この結果、第２−１図
に示したように正規の加算結果Ｓが得られるよう
になる。
(2) モード２の場合
第１データＡの固定値部分は上位16ビツト（Ａ
１＋Ａ２）、可変値部分は下位16ビツト（Ａ−Ａ
１−Ａ２＝Ａ３）であり、第２データＢの可変値
部分は16ビツトであるようなモードである。
１＋Ａ２）、可変値部分は下位16ビツト（Ａ−Ａ
１−Ａ２＝Ａ３）であり、第２データＢの可変値
部分は16ビツトであるようなモードである。
比較器１０には第１データＡの上位16ビツト
（Ａ１＋Ａ２）と加算結果Ｓの上位16ビツト（Ｋ
１＋Ｋ２）とが入力する。この場合にも、モード
１の場合に述べたのと同様な理由で、第１データ
Ａと第２データＢの各可変値部分同士の加算結果
に基づくオーバフローを比較器１０からの不一致
信号によつて検出することができる。
（Ａ１＋Ａ２）と加算結果Ｓの上位16ビツト（Ｋ
１＋Ｋ２）とが入力する。この場合にも、モード
１の場合に述べたのと同様な理由で、第１データ
Ａと第２データＢの各可変値部分同士の加算結果
に基づくオーバフローを比較器１０からの不一致
信号によつて検出することができる。
出力レジスタ４には、第１データＡの上位16ビ
ツト（Ａ１＋Ａ２）と加算結果Ｋの上位16ビツト
（Ｋ１＋Ｋ２）とが拝他的に入力し、この結果、
第２−２図に示したような正規の加算結果Ｓが得
られるようになる。
ツト（Ａ１＋Ａ２）と加算結果Ｋの上位16ビツト
（Ｋ１＋Ｋ２）とが拝他的に入力し、この結果、
第２−２図に示したような正規の加算結果Ｓが得
られるようになる。
(3) モード３の場合
第１データＡの固定値部分が無く、第２データ
Ｂともども全幅（32ビツト）が可変値部分である
ようなモードである。
Ｂともども全幅（32ビツト）が可変値部分である
ようなモードである。
この場合には、比較器１０の出力は切替器１０
に受け入れられず、加算器５からのキヤリ信号Ｃ
がオーバフロー信号として外部に取り出される
が、このことは、上述したモード３の定義から自
明のことである。また、出力レジスタ４には加算
結果Ｋ（32ビツト幅）がそのまゝ入力し、したが
つて、第２−３図に示したような正規の加算結果
Ｓが得られる。
に受け入れられず、加算器５からのキヤリ信号Ｃ
がオーバフロー信号として外部に取り出される
が、このことは、上述したモード３の定義から自
明のことである。また、出力レジスタ４には加算
結果Ｋ（32ビツト幅）がそのまゝ入力し、したが
つて、第２−３図に示したような正規の加算結果
Ｓが得られる。
本発明によれば、以上に詳述したように、全幅
にわたつて演算する演算器の使用とキヤリ切断回
路の排除とが可能になるため、ハードウエアを単
純化・低コスト化するることが可能であり、また
キヤリ先取り制御のビツト幅が広くとれるように
なるので一段とキヤリ遅延時間が短縮化し、ひい
ては装置の高性能化に寄与することができるよう
になる。
にわたつて演算する演算器の使用とキヤリ切断回
路の排除とが可能になるため、ハードウエアを単
純化・低コスト化するることが可能であり、また
キヤリ先取り制御のビツト幅が広くとれるように
なるので一段とキヤリ遅延時間が短縮化し、ひい
ては装置の高性能化に寄与することができるよう
になる。
第１図は本発明の一実施例、第３図は従来例を
それぞれ示し、第２図はこれらの実施例および従
来例の説明に使用する図である。 １……モードレジスタ、２，３，２０，３０…
…入力レジスタ、４，４０……出力レジスタ、
５，５０，５１，５２……加算器、６，７，８，
９，６０，６１，７０……切替器、１０……比較
器。
それぞれ示し、第２図はこれらの実施例および従
来例の説明に使用する図である。 １……モードレジスタ、２，３，２０，３０…
…入力レジスタ、４，４０……出力レジスタ、
５，５０，５１，５２……加算器、６，７，８，
９，６０，６１，７０……切替器、１０……比較
器。
Claims (1)
- 【特許請求の範囲】 １ 固定値部分と該固定値部分より下位の可変値
部分とに排他的に分割され、かつ両部分の割合が
様々な第１データと可変値部分のみからなる第２
データとの演算を行う演算ユニツトにおけるオー
バフロー検出方式において、 外部から予め供給されるモード情報を格納する
ためのレジスタと、 前記第１データと第２データとを全幅にわたつ
て演算する演算器と、 前記第１データと該演算器の出力それぞれの固
定値幅と可変値幅を前記レジスタが保持するモー
ド情報に応答して変更する複数個の切替器と、 該切替え後の前記第１データと前記演算器出力
の各固定値部分を比較する比較器と、 前記第１データの固定値部分と前記演算器出力
の可変値部分とを連鎖して演算結果とする出力回
路 とを設け、前記比較器における不一致結果によつ
て前記可変値部分の演算結果に対するオーバフロ
ーを検出するようにしたことを特徴とするオーバ
フロー検出方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080817A JPS61239327A (ja) | 1985-04-16 | 1985-04-16 | オ−バフロ−検出方式 |
| DE86105173T DE3688802T2 (de) | 1985-04-16 | 1986-04-15 | Arithmetische Einheit mit einfachem Überlaufdetektionssystem. |
| US06/852,278 US4768160A (en) | 1985-04-16 | 1986-04-15 | Arithmetic unit with simple overflow detection system |
| EP86105173A EP0198470B1 (en) | 1985-04-16 | 1986-04-15 | Arithmetic unit with simple overflow detection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080817A JPS61239327A (ja) | 1985-04-16 | 1985-04-16 | オ−バフロ−検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239327A JPS61239327A (ja) | 1986-10-24 |
| JPH0353652B2 true JPH0353652B2 (ja) | 1991-08-15 |
Family
ID=13729000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080817A Granted JPS61239327A (ja) | 1985-04-16 | 1985-04-16 | オ−バフロ−検出方式 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPS61239327A (ja) |
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- 1986-04-15 DE DE86105173T patent/DE3688802T2/de not_active Expired - Fee Related
- 1986-04-15 US US06/852,278 patent/US4768160A/en not_active Expired - Fee Related
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