JPH06309147A - 演算回路 - Google Patents
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- JPH06309147A JPH06309147A JP5094737A JP9473793A JPH06309147A JP H06309147 A JPH06309147 A JP H06309147A JP 5094737 A JP5094737 A JP 5094737A JP 9473793 A JP9473793 A JP 9473793A JP H06309147 A JPH06309147 A JP H06309147A
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Abstract
(57)【要約】
【目的】画像処理用のビット長の異なるデータの処理が
混在する演算回路を論理的に分割することにより、演算
回路のビット幅を効率よくする。 【構成】本演算回路は、処理データの桁上げ信号（以後
キャリー信号と呼ぶ）または桁借り信号（以下ボロー信
号と呼ぶ）を入力すると共に、隣接する上位のビットへ
のキャリー信号またはボロー信号の伝搬を制御する信号
をＣＮＴ端子から入力し、論理分割時の下位側のキャリ
ー信号またはボロー信号を出力する。さらに各々の演算
回路ユニット内部には、ＣＮＴ端子から入力されたユニ
ット番号を識別するための比較回路（２０）および論理
分割時に、入力されるキャリー信号またはボロー信号を
選択するための選択回路２３を有している。
混在する演算回路を論理的に分割することにより、演算
回路のビット幅を効率よくする。 【構成】本演算回路は、処理データの桁上げ信号（以後
キャリー信号と呼ぶ）または桁借り信号（以下ボロー信
号と呼ぶ）を入力すると共に、隣接する上位のビットへ
のキャリー信号またはボロー信号の伝搬を制御する信号
をＣＮＴ端子から入力し、論理分割時の下位側のキャリ
ー信号またはボロー信号を出力する。さらに各々の演算
回路ユニット内部には、ＣＮＴ端子から入力されたユニ
ット番号を識別するための比較回路（２０）および論理
分割時に、入力されるキャリー信号またはボロー信号を
選択するための選択回路２３を有している。
Description
【０００１】
【産業上の利用分野】本発明は任意のビット長のデータ
の演算を行う演算回路に関し、特に任意のビットにおい
て隣接する上位ビットへのキャリー信号またはボロー信
号の伝搬を制御することにより論理的な分割の可能な演
算回路に関する。
の演算を行う演算回路に関し、特に任意のビットにおい
て隣接する上位ビットへのキャリー信号またはボロー信
号の伝搬を制御することにより論理的な分割の可能な演
算回路に関する。
【０００２】
【従来の技術】従来の演算回路の例を示す図７を参照す
ると、この従来の演算回路は、画像処理用のビット長の
異るデータの処理が混在する分野の演算回路であって、
２ビット幅で２分割可能な４ビットの加算回路を備え
る。
ると、この従来の演算回路は、画像処理用のビット長の
異るデータの処理が混在する分野の演算回路であって、
２ビット幅で２分割可能な４ビットの加算回路を備え
る。
【０００３】上記加算回路は、従属接続された１ビット
分の演算を行う演算（加算）回路ユニット７０〜７３の
ほかに演算（加算）回路ユニット７１のキャリー信号の
伝搬を制御するためのＮＭＯＳトランスファーゲート７
４および７５と、ＣＭＯＳトランスファーゲート７６お
よび７７、さらにインバータ７８とモードレジスタ７９
ならびに演算（加算）回路ユニット７１のキャリー信号
を出力させるための端子ＣＯＵＴを有している。
分の演算を行う演算（加算）回路ユニット７０〜７３の
ほかに演算（加算）回路ユニット７１のキャリー信号の
伝搬を制御するためのＮＭＯＳトランスファーゲート７
４および７５と、ＣＭＯＳトランスファーゲート７６お
よび７７、さらにインバータ７８とモードレジスタ７９
ならびに演算（加算）回路ユニット７１のキャリー信号
を出力させるための端子ＣＯＵＴを有している。
【０００４】通常、加算回路を論理的に分割せずに使用
する場合は、モードレジスタ７９に低論理レベルを設定
する。
する場合は、モードレジスタ７９に低論理レベルを設定
する。
【０００５】このときインバータ７８の出力は高論理レ
ベルになり、ＮＭＯＳトランスファーゲート７４および
７５とＣＭＯＳトランスファーゲート７６および７７は
それぞれ非導通、導通、導通および非導通状態となり、
演算（加算）回路ユニット７１のキャリー出力信号ＣＯ
はＣＭＯＳトランスファーゲート７６を通じて演算（加
算）回路ユニット７２の端子ＣＩに入力され、端子ＣＯ
ＵＴからは低論理レベルが出力される。
ベルになり、ＮＭＯＳトランスファーゲート７４および
７５とＣＭＯＳトランスファーゲート７６および７７は
それぞれ非導通、導通、導通および非導通状態となり、
演算（加算）回路ユニット７１のキャリー出力信号ＣＯ
はＣＭＯＳトランスファーゲート７６を通じて演算（加
算）回路ユニット７２の端子ＣＩに入力され、端子ＣＯ
ＵＴからは低論理レベルが出力される。
【０００６】一方、加算回路を論理的に分割して使用す
る場合は、モードレジスタ７９に高論理レベルを設定す
る。
る場合は、モードレジスタ７９に高論理レベルを設定す
る。
【０００７】このときインバータ７８の出力は低論理レ
ベルになり、ＮＭＯＳトランススァーゲート７４および
７５とＣＭＯＳトランスファーゲート７６および７７は
それぞれ導通、非導通、非導通および導通状態となり、
演算（加算）回路ユニット７１のキャリー出力信号ＣＯ
はＣＭＯＳトランスファーゲート７７を通じて端子ＣＯ
ＵＴに出力され、演算（加算）回路ユニット７２の端子
ＣＩには低論理レベルが入力される。
ベルになり、ＮＭＯＳトランススァーゲート７４および
７５とＣＭＯＳトランスファーゲート７６および７７は
それぞれ導通、非導通、非導通および導通状態となり、
演算（加算）回路ユニット７１のキャリー出力信号ＣＯ
はＣＭＯＳトランスファーゲート７７を通じて端子ＣＯ
ＵＴに出力され、演算（加算）回路ユニット７２の端子
ＣＩには低論理レベルが入力される。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の演算回路は、論理的な分割のために必要なキャ
リー信号またはボロー信号の伝搬を制御する回路を外付
け回路で実現しており、ハードウェア自体で論理的に分
割するビット長を決めてしまっているため１度作成した
演算回路のハードウェアの構成を論理的に分割するビッ
トの位置が異なる構成としようとすると、データ再設計
になってしまい設計の流用性の面で乏しい問題点があっ
た。
た従来の演算回路は、論理的な分割のために必要なキャ
リー信号またはボロー信号の伝搬を制御する回路を外付
け回路で実現しており、ハードウェア自体で論理的に分
割するビット長を決めてしまっているため１度作成した
演算回路のハードウェアの構成を論理的に分割するビッ
トの位置が異なる構成としようとすると、データ再設計
になってしまい設計の流用性の面で乏しい問題点があっ
た。
【０００９】したがって、本発明の目的は、論理的な分
割のためのキャリー信号またはボロー信号の伝搬を制御
する回路を外付けで実現せず、論理的に分割したい演算
ユニットの番号指定をソフトウェアのみで制御可能とす
る演算回路を提供することにある。
割のためのキャリー信号またはボロー信号の伝搬を制御
する回路を外付けで実現せず、論理的に分割したい演算
ユニットの番号指定をソフトウェアのみで制御可能とす
る演算回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の演算回路は、任
意のビット長のデータの演算を行う演算回路において、
任意のビットに対して隣接する上位のビットへの桁上げ
信号（以後キャリー信号と呼ぶ）または桁借り信号（以
後ボロー信号と呼ぶ）の伝搬を無効または有効にするた
めの伝搬制御手段と、前記任意ビットのキャリー信号ま
たはボロー信号を外部に出力する出力手段と、任意ビッ
トに対して外部からのキャリー信号またはボロー信号を
入力するための入力手段と、前記伝搬制御手段および前
記出力手段および前記入力手段のそれぞれの処理を適用
させるビットを選択するための選択手段とを有する構成
である。
意のビット長のデータの演算を行う演算回路において、
任意のビットに対して隣接する上位のビットへの桁上げ
信号（以後キャリー信号と呼ぶ）または桁借り信号（以
後ボロー信号と呼ぶ）の伝搬を無効または有効にするた
めの伝搬制御手段と、前記任意ビットのキャリー信号ま
たはボロー信号を外部に出力する出力手段と、任意ビッ
トに対して外部からのキャリー信号またはボロー信号を
入力するための入力手段と、前記伝搬制御手段および前
記出力手段および前記入力手段のそれぞれの処理を適用
させるビットを選択するための選択手段とを有する構成
である。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例の演算回路の
ブロック図であり、２ビット幅で２分割可能な４ビット
構成の加算回路である。
ブロック図であり、２ビット幅で２分割可能な４ビット
構成の加算回路である。
【００１３】演算（加算）回路ユニットのブロック図を
示す図２および演算（加算）回路ユニットの回路例を示
す図３を参照すると、本発明の第１の実施例の演算回路
は、演算（加算）回路ユニット１０，１１，１２および
１３を有し、演算（加算）回路ユニット１０，１１，１
２および１３はそれぞれ図２に示すようにキャリー信号
伝搬制御部２０、キャリー信号生成部２１、和信号生成
部２２およびキャリー信号選択部２３の４つのブロック
から構成され、１つのユニットで各々１ビットの演算
（加算）を行う。
示す図２および演算（加算）回路ユニットの回路例を示
す図３を参照すると、本発明の第１の実施例の演算回路
は、演算（加算）回路ユニット１０，１１，１２および
１３を有し、演算（加算）回路ユニット１０，１１，１
２および１３はそれぞれ図２に示すようにキャリー信号
伝搬制御部２０、キャリー信号生成部２１、和信号生成
部２２およびキャリー信号選択部２３の４つのブロック
から構成され、１つのユニットで各々１ビットの演算
（加算）を行う。
【００１４】それぞれの演算（加算）回路ユニット１０
〜１３の端子Ａおよび端子Ｂに演算データを、端子ＣＩ
および端子ＣＩＮには外部のキャリーフラグレジスタ１
５の情報を、また端子ＣＮＴには外部のモードレジスタ
１４の情報を与えることにより、最上位のビットのキャ
リー信号ＣＯ、論理分割時の下位側のキャリー信号ＣＯ
ＵＴおよび和信号Ｓを得ることができる。
〜１３の端子Ａおよび端子Ｂに演算データを、端子ＣＩ
および端子ＣＩＮには外部のキャリーフラグレジスタ１
５の情報を、また端子ＣＮＴには外部のモードレジスタ
１４の情報を与えることにより、最上位のビットのキャ
リー信号ＣＯ、論理分割時の下位側のキャリー信号ＣＯ
ＵＴおよび和信号Ｓを得ることができる。
【００１５】信号ＣＮＴは隣接する上位のビットへのキ
ャリー信号の伝搬を制御するための信号で、本実施例で
は３ビット長となっており、その最上位ビットで信号Ｃ
ＮＴが有効か無効かを決定し、残りの２ビットでキャリ
ー信号の伝搬を無効にしたい演算（加算）回路ユニット
の番号を指定するようになっている。
ャリー信号の伝搬を制御するための信号で、本実施例で
は３ビット長となっており、その最上位ビットで信号Ｃ
ＮＴが有効か無効かを決定し、残りの２ビットでキャリ
ー信号の伝搬を無効にしたい演算（加算）回路ユニット
の番号を指定するようになっている。
【００１６】また端子ＣＣＮＴ１は演算（加算）回路ユ
ニット内部において端子ＣＩ，信号ＣＩＮのどちらを演
算（加算）時のキャリー信号として用いるかを選択する
ための制御信号の入力端子で、隣接する下位の演算（加
算）回路ユニットの信号ＣＣＮＴＯが入力される。
ニット内部において端子ＣＩ，信号ＣＩＮのどちらを演
算（加算）時のキャリー信号として用いるかを選択する
ための制御信号の入力端子で、隣接する下位の演算（加
算）回路ユニットの信号ＣＣＮＴＯが入力される。
【００１７】通常、４ビット長のデータの演算（加算）
を行うときは信号ＣＮＴの最上位ビットを駆動するモー
ドレジスタ１４の最上位部には低論理レベルが入力され
ており、残り２ビット部の値に関わりなく図３に示すＮ
ＯＲゲート３２８の出力は低論理レベルに、インバータ
３２３および３２４の出力はそれぞれ高論理レベルに、
またＮＭＯＳトランスファーゲート３１１の出力は低論
理レベルになる結果、キャリー出力信号は端子ＣＯから
出力され、信号ＣＯＵＴは低論理レベルが出力される。
さらに、信号ＣＣＮＴＯも低論理レベルになるため、隣
接する上位の演算（加算）回路ユニットにおいては演算
（加算）時のキャリー信号として信号ＣＩが選択され
る。
を行うときは信号ＣＮＴの最上位ビットを駆動するモー
ドレジスタ１４の最上位部には低論理レベルが入力され
ており、残り２ビット部の値に関わりなく図３に示すＮ
ＯＲゲート３２８の出力は低論理レベルに、インバータ
３２３および３２４の出力はそれぞれ高論理レベルに、
またＮＭＯＳトランスファーゲート３１１の出力は低論
理レベルになる結果、キャリー出力信号は端子ＣＯから
出力され、信号ＣＯＵＴは低論理レベルが出力される。
さらに、信号ＣＣＮＴＯも低論理レベルになるため、隣
接する上位の演算（加算）回路ユニットにおいては演算
（加算）時のキャリー信号として信号ＣＩが選択され
る。
【００１８】結果的に演算（加算）回路は論理的な分割
が行われず、通常の４ビット演算（加算）回路として動
作する。
が行われず、通常の４ビット演算（加算）回路として動
作する。
【００１９】一方、演算（加算）回路の論理的な分割を
行うときには、信号ＣＮＴの最上位ビットを駆動するモ
ードレジスタ１４の最上位部に高論理レベルを入力し、
なおかつ残り２ビット部に上位ビットへのキャリー信号
の伝搬を無効にしたい演算（加算）回路ユニットの番号
を設定すればよい。
行うときには、信号ＣＮＴの最上位ビットを駆動するモ
ードレジスタ１４の最上位部に高論理レベルを入力し、
なおかつ残り２ビット部に上位ビットへのキャリー信号
の伝搬を無効にしたい演算（加算）回路ユニットの番号
を設定すればよい。
【００２０】例えば、本実施例のように２ビット幅で２
分割してデータの演算（加算）を実行させる場合には、
演算（加算）回路ユニット１１から演算（加算）回路ユ
ニット１２へのキャリー信号の伝搬を無効にして、上位
側２ビットと下位側２ビットを論理的に分割してやれば
よく、このときにはモードレジスタの最上位以外のビッ
ト部に演算（加算）回路ユニット１１のユニット番号で
ある『０１』という信号を設定する。このとき、図３に
示す排他的論理和ゲート３２６および３２７の出力は低
論理レベルに、ＮＯＲゲート３２８の出力は高論理レベ
ルに、またインバータ３２３および３２の出力はそれぞ
れ低論理レベルになる結果、キャリー出力信号は端子Ｃ
ＯＵＴから出力され、端子ＣＯは高インピーダンス状態
となる。さらに信号ＣＣＮＴＯは高論理レベルになるた
め演算（加算）回路ユニット１１の端子ＣＯが接続され
ている端子ＣＩ側ではなく、外部のキャリーフラグレジ
スタ１５に接続されている端子ＣＩＮからのキャリー入
力信号が選択される。
分割してデータの演算（加算）を実行させる場合には、
演算（加算）回路ユニット１１から演算（加算）回路ユ
ニット１２へのキャリー信号の伝搬を無効にして、上位
側２ビットと下位側２ビットを論理的に分割してやれば
よく、このときにはモードレジスタの最上位以外のビッ
ト部に演算（加算）回路ユニット１１のユニット番号で
ある『０１』という信号を設定する。このとき、図３に
示す排他的論理和ゲート３２６および３２７の出力は低
論理レベルに、ＮＯＲゲート３２８の出力は高論理レベ
ルに、またインバータ３２３および３２の出力はそれぞ
れ低論理レベルになる結果、キャリー出力信号は端子Ｃ
ＯＵＴから出力され、端子ＣＯは高インピーダンス状態
となる。さらに信号ＣＣＮＴＯは高論理レベルになるた
め演算（加算）回路ユニット１１の端子ＣＯが接続され
ている端子ＣＩ側ではなく、外部のキャリーフラグレジ
スタ１５に接続されている端子ＣＩＮからのキャリー入
力信号が選択される。
【００２１】このように演算（加算）回路を論理的に分
割したうえで、同時に複数組のデータの演算（加算）さ
せることにより、演算（加算）回路のビット幅を有効に
活用することができ、実行時間が２演算サイクル以上必
要な複数組のデータの演算（加算）を１演算サイクルで
実行することが可能となる。
割したうえで、同時に複数組のデータの演算（加算）さ
せることにより、演算（加算）回路のビット幅を有効に
活用することができ、実行時間が２演算サイクル以上必
要な複数組のデータの演算（加算）を１演算サイクルで
実行することが可能となる。
【００２２】次に、本発明の第２の実施例の演算回路に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【００２３】図４は本発明の第２の実施例の演算回路の
ブロック図であり、２ビット幅で２分割可能な４ビット
構成の減算回路である。
ブロック図であり、２ビット幅で２分割可能な４ビット
構成の減算回路である。
【００２４】減算回路ユニットのブロックを示す図５お
よび減算回路ユニットの回路例を示す図６を参照して、
この実施例を説明すると、本発明の第２の実施例の演算
回路は、減算回路ユニット４０，４１，４２および４３
を有し、減算回路ユニット４０，４１，４２および４３
はそれぞれボロー信号伝搬制御部５０、ボロー信号生成
部５１、和信号生成部５２およびボロー信号選択部５３
の４つのブロックから構成され、１つのユニットで各々
１ビットの減算を行う。
よび減算回路ユニットの回路例を示す図６を参照して、
この実施例を説明すると、本発明の第２の実施例の演算
回路は、減算回路ユニット４０，４１，４２および４３
を有し、減算回路ユニット４０，４１，４２および４３
はそれぞれボロー信号伝搬制御部５０、ボロー信号生成
部５１、和信号生成部５２およびボロー信号選択部５３
の４つのブロックから構成され、１つのユニットで各々
１ビットの減算を行う。
【００２５】それぞれの減算回路ユニット４０〜４３の
端子ＡおよびＢに演算データを、端子ＢＩおよび端子Ｃ
ＮＴ（０）には外部のキャリーフラグレジスタ４５の情
報を、また端子ＣＮＴ（０）を除く端子ＣＮＴには外部
のモードレジスタ４４の情報を与えることにより、最上
位のビットのボロー信号ＢＯ、論理分割時の下位側のボ
ロー信号ＢＯＵＴおよび和信号Ｓを得ることができる。
端子ＡおよびＢに演算データを、端子ＢＩおよび端子Ｃ
ＮＴ（０）には外部のキャリーフラグレジスタ４５の情
報を、また端子ＣＮＴ（０）を除く端子ＣＮＴには外部
のモードレジスタ４４の情報を与えることにより、最上
位のビットのボロー信号ＢＯ、論理分割時の下位側のボ
ロー信号ＢＯＵＴおよび和信号Ｓを得ることができる。
【００２６】信号ＣＮＴは主に隣接する上位ビットへの
ボロー信号の伝搬を制御するための信号で、本実施例で
は４ビット長となっており、その最上位ビットで信号Ｃ
ＮＴが有効か無効かを決定し、最下位を除いた残りの２
ビットでボロー信号の伝搬を無効にしたい減算回路ユニ
ットの番号を指定するようになっている。なお最下位ビ
ットは本実施例の場合、外部のキャリーフラグレジスタ
４５の情報が入力されるようになっている。
ボロー信号の伝搬を制御するための信号で、本実施例で
は４ビット長となっており、その最上位ビットで信号Ｃ
ＮＴが有効か無効かを決定し、最下位を除いた残りの２
ビットでボロー信号の伝搬を無効にしたい減算回路ユニ
ットの番号を指定するようになっている。なお最下位ビ
ットは本実施例の場合、外部のキャリーフラグレジスタ
４５の情報が入力されるようになっている。
【００２７】また端子ＢＣＮＴ１は減算回路ユニット内
部において信号ＢＩ、信号ＣＮＴ（０）のどちらを減算
時のボロー信号として用いるかを選択するための制御信
号の入力端子で、隣接する下位の減算回路ユニットの信
号ＢＣＮＴＯが入力される。
部において信号ＢＩ、信号ＣＮＴ（０）のどちらを減算
時のボロー信号として用いるかを選択するための制御信
号の入力端子で、隣接する下位の減算回路ユニットの信
号ＢＣＮＴＯが入力される。
【００２８】通常、４ビット長のデータの減算を行うと
きは信号ＣＮＴの最上位ビットを駆動するモードレジス
タ４４の最上位部には低論理レベルが入力されており、
残り２ビット部の値に関わりなく図６に示すＮＯＲゲー
ト６２８の出力は低論理レベルに、インバータ６２３お
よび６２４の出力はそれぞれ高論理レベルに、またＮＭ
ＯＳトランスファーゲート６１１の出力は低論理レベル
になる結果、ボロー出力信号は端子ＢＯから出力され、
信号ＢＯＵＴは低論理レベルが出力される。
きは信号ＣＮＴの最上位ビットを駆動するモードレジス
タ４４の最上位部には低論理レベルが入力されており、
残り２ビット部の値に関わりなく図６に示すＮＯＲゲー
ト６２８の出力は低論理レベルに、インバータ６２３お
よび６２４の出力はそれぞれ高論理レベルに、またＮＭ
ＯＳトランスファーゲート６１１の出力は低論理レベル
になる結果、ボロー出力信号は端子ＢＯから出力され、
信号ＢＯＵＴは低論理レベルが出力される。
【００２９】さらに、信号ＢＣＮＴＯも低論理レベルに
なるため、隣接する上位の減算回路ユニットにおいては
減算時のキャリー信号として信号ＢＩが選択される。
なるため、隣接する上位の減算回路ユニットにおいては
減算時のキャリー信号として信号ＢＩが選択される。
【００３０】結果的に減算回路は論理的な分割が行われ
ず、通常の４ビット減算回路として動作する。
ず、通常の４ビット減算回路として動作する。
【００３１】一方、減算回路の論理的な分割を行うとき
には信号ＣＮＴの最上位ビットを駆動するモードレジス
タ４４の最上位部高論理レベルを入力し、なおかつ残り
２ビット部に上位ビットへのボロー信号の伝搬を無効に
したい減算回路ユニットの番号を指定すればよい。
には信号ＣＮＴの最上位ビットを駆動するモードレジス
タ４４の最上位部高論理レベルを入力し、なおかつ残り
２ビット部に上位ビットへのボロー信号の伝搬を無効に
したい減算回路ユニットの番号を指定すればよい。
【００３２】例えば、本実施例のように２ビット幅で２
分割してデータの減算を実行させる場合には、減算回路
ユニット４１から減算回路ユニット４２へのボロー信号
の伝搬を無効にして、上位側２ビットと下位側２ビット
を論理的に分割してやればよく、このときにはモードレ
ジスタの最上位以外のビット部に減算回路ユニット４１
のユニット番号である『０１』という信号を設定する。
分割してデータの減算を実行させる場合には、減算回路
ユニット４１から減算回路ユニット４２へのボロー信号
の伝搬を無効にして、上位側２ビットと下位側２ビット
を論理的に分割してやればよく、このときにはモードレ
ジスタの最上位以外のビット部に減算回路ユニット４１
のユニット番号である『０１』という信号を設定する。
【００３３】このとき、図６に示す排他的論理和ゲート
６２６および６２７の出力は低論理レベルに、ＮＯＲゲ
ート６２８の出力は高論理レベルに、またインバータ６
２３および６２４の出力はそれぞれ低論理レベルになる
結果、ボロー出力信号は端子ＢＯＵＴから出力され、端
子ＢＯは高インピーダンス状態となる。
６２６および６２７の出力は低論理レベルに、ＮＯＲゲ
ート６２８の出力は高論理レベルに、またインバータ６
２３および６２４の出力はそれぞれ低論理レベルになる
結果、ボロー出力信号は端子ＢＯＵＴから出力され、端
子ＢＯは高インピーダンス状態となる。
【００３４】さらに、信号ＢＣＮＴＯは高論理レベルに
なるため減算回路ユニット４２においては演算時のボロ
ー信号として減算回路ユニット４１の端子ＢＯが接続さ
れている端子ＢＩ側ではなく、外部のキャリーフラグレ
ジスタ４５に接続されている端子ＣＮＴ（０）からのボ
ロー入力信号が選択される。
なるため減算回路ユニット４２においては演算時のボロ
ー信号として減算回路ユニット４１の端子ＢＯが接続さ
れている端子ＢＩ側ではなく、外部のキャリーフラグレ
ジスタ４５に接続されている端子ＣＮＴ（０）からのボ
ロー入力信号が選択される。
【００３５】このように減算回路を論理的に分割したう
えで、同時に複数組のデータを減算させることにより、
減算回路のビット幅を有効に活用することができ、実行
時間が２演算サイクル以上必要な複数組のデータの減算
を１演算サイクルで実行することが可能となる。
えで、同時に複数組のデータを減算させることにより、
減算回路のビット幅を有効に活用することができ、実行
時間が２演算サイクル以上必要な複数組のデータの減算
を１演算サイクルで実行することが可能となる。
【００３６】上述の第１および第２の実施例の演算回路
を２ビット幅で２分割可能な４ビットの加算回路および
４ビットの減算回路で説明したが本発明の演算回路はこ
れら４ビット構成の演算回路に限らず他ビットの演算回
路にも適用できることは言うまでもない。
を２ビット幅で２分割可能な４ビットの加算回路および
４ビットの減算回路で説明したが本発明の演算回路はこ
れら４ビット構成の演算回路に限らず他ビットの演算回
路にも適用できることは言うまでもない。
【００３７】
【発明の効果】以上説明したように本発明は、論理的に
分割したい演算ユニットの番号指定をソフトウェアのみ
で制御可能となるように各々の演算回路ユニット内部に
比較回路を有することによって、論理的な分割のための
キャリー信号またはボロー信号の伝搬を制御する回路を
備えるので、本来２演算サイクル以上必要な複数組のデ
ータの演算を１演算サイクルで実行する機能を実現する
ことが可能となる。
分割したい演算ユニットの番号指定をソフトウェアのみ
で制御可能となるように各々の演算回路ユニット内部に
比較回路を有することによって、論理的な分割のための
キャリー信号またはボロー信号の伝搬を制御する回路を
備えるので、本来２演算サイクル以上必要な複数組のデ
ータの演算を１演算サイクルで実行する機能を実現する
ことが可能となる。
【図１】本発明の第１の実施例の演算回路のブロック図
であり、２ビット幅で２分割可能な４ビット構成の加算
回路の例である。
であり、２ビット幅で２分割可能な４ビット構成の加算
回路の例である。
【図２】図１に示す演算回路の演算（加算）回路ユニッ
トの構成を示すブロック図である。
トの構成を示すブロック図である。
【図３】図２に示す演算（加算）回路ユニットの回路例
である。
である。
【図４】本発明の第２の実施例の演算回路のブロック図
であり、２ビット幅で２分割可能な４ビット構成の減算
回路の例である。
であり、２ビット幅で２分割可能な４ビット構成の減算
回路の例である。
【図５】図４に示す演算回路の減算回路ユニットの構成
を示すブロック図である。
を示すブロック図である。
【図６】図５に示す減算回路ユニットの回路例である。
【図７】従来例の演算回路のブロック図であり、２ビッ
ト幅で２分割可能な４ビット構成の加算回路の例であ
る。
ト幅で２分割可能な４ビット構成の加算回路の例であ
る。
１０〜１３ 演算（加算）回路ユニット １４，４４，７９ モードレジスタ １５，４５ キャリーフラグレジスタ ２０ キャリー信号伝搬制御部 ２１ キャリー信号生成部 ２２，５２ 和信号生成部 ２３ キャリー信号選択部 ４０〜４３ 演算（減算）回路ユニット ５０ ボロー信号伝搬制御部 ５１ ボロー信号生成部 ５３ ボロー信号選択部 ７０〜７３ 演算（加算）回路ユニット ７４〜７５ ＮＭＯＳトランスファーゲート ７６〜７７ ＣＭＯＳトランスファーゲート ７８ インバータ ３０１〜３０６，６０１〜６０６ ＰＭＯＳトランス
ファーゲート ３０７〜３１１，６０７〜６１１ ＮＭＯＳトランス
ファーゲート ３１２〜３１７，６１２〜６１７ ＣＭＯＳトランス
ファーゲート ３１８〜３２４，６１８，〜６２４ インバータ ３２５，６２５ クロックドインバータ ３２６〜３２７，６２６〜６２７ 排他的論理和ゲー
ト ３２８，６２８ ＮＯＲゲート
ファーゲート ３０７〜３１１，６０７〜６１１ ＮＭＯＳトランス
ファーゲート ３１２〜３１７，６１２〜６１７ ＣＭＯＳトランス
ファーゲート ３１８〜３２４，６１８，〜６２４ インバータ ３２５，６２５ クロックドインバータ ３２６〜３２７，６２６〜６２７ 排他的論理和ゲー
ト ３２８，６２８ ＮＯＲゲート
Claims (1)
- 【請求項１】 任意のビット長のデータの演算を行う演
算回路において、任意のビットに対して隣接する上位の
ビットへの桁上げ信号（以後キャリー信号と呼ぶ）また
は桁借り信号（以後ボロー信号と呼ぶ）の伝搬を無効ま
たは有効にするための伝搬制御手段と、前記任意ビット
のキャリー信号またはボロー信号を外部に出力する出力
手段と、任意ビットに対して外部からのキャリー信号ま
たはボロー信号を入力するための入力手段と、前記伝搬
制御手段および前記出力手段および前記入力手段のそれ
ぞれの処理を適用させるビットを選択するための選択手
段とを有することを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094737A JPH06309147A (ja) | 1993-04-22 | 1993-04-22 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094737A JPH06309147A (ja) | 1993-04-22 | 1993-04-22 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309147A true JPH06309147A (ja) | 1994-11-04 |
Family
ID=14118433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5094737A Pending JPH06309147A (ja) | 1993-04-22 | 1993-04-22 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309147A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239327A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | オ−バフロ−検出方式 |
| JPH03139718A (ja) * | 1989-10-25 | 1991-06-13 | Nec Corp | Ｎビットの算術演算回路 |
| JPH0421125A (ja) * | 1990-05-16 | 1992-01-24 | Fujitsu Ltd | 演算処理装置 |
| JPH04245533A (ja) * | 1991-01-31 | 1992-09-02 | Sony Corp | 加算回路及びアキュムレータ |
| JPH052469A (ja) * | 1991-06-25 | 1993-01-08 | Oki Electric Ind Co Ltd | 可変長語長用演算回路 |
-
1993
- 1993-04-22 JP JP5094737A patent/JPH06309147A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239327A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | オ−バフロ−検出方式 |
| JPH03139718A (ja) * | 1989-10-25 | 1991-06-13 | Nec Corp | Ｎビットの算術演算回路 |
| JPH0421125A (ja) * | 1990-05-16 | 1992-01-24 | Fujitsu Ltd | 演算処理装置 |
| JPH04245533A (ja) * | 1991-01-31 | 1992-09-02 | Sony Corp | 加算回路及びアキュムレータ |
| JPH052469A (ja) * | 1991-06-25 | 1993-01-08 | Oki Electric Ind Co Ltd | 可変長語長用演算回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960521 |