JPH06348459A - 論理演算回路 - Google Patents
論理演算回路Info
- Publication number
- JPH06348459A JPH06348459A JP16048993A JP16048993A JPH06348459A JP H06348459 A JPH06348459 A JP H06348459A JP 16048993 A JP16048993 A JP 16048993A JP 16048993 A JP16048993 A JP 16048993A JP H06348459 A JPH06348459 A JP H06348459A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- carry
- signal
- group
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】 本発明の目的は、演算処理の高速化を図るこ
とにある。 【構成】 複数組の演算回路と、群キャリー伝播関数及
び群キャリー発生関数に基づいて各群のキャリー信号を
形成するための群キャリー発生回路と、キャリー信号に
基づいて演算回路の演算結果を選択するための選択回路
３０，４０，５０とを含んで論理演算回路が構成される
とき、複数のインバータ１Ａ，１Ｂ、１０Ａ，１０Ｂ、
２０Ａ，２０Ｂを設けることによって、群キャリー発生
回路におけるクリティカルパスと、選択回路へ選択信号
として伝達される信号の伝達経路とをそれぞれ別個に駆
動するようにして、クリティカルパスにおける負荷を低
減し、演算処理の高速化を図る。
とにある。 【構成】 複数組の演算回路と、群キャリー伝播関数及
び群キャリー発生関数に基づいて各群のキャリー信号を
形成するための群キャリー発生回路と、キャリー信号に
基づいて演算回路の演算結果を選択するための選択回路
３０，４０，５０とを含んで論理演算回路が構成される
とき、複数のインバータ１Ａ，１Ｂ、１０Ａ，１０Ｂ、
２０Ａ，２０Ｂを設けることによって、群キャリー発生
回路におけるクリティカルパスと、選択回路へ選択信号
として伝達される信号の伝達経路とをそれぞれ別個に駆
動するようにして、クリティカルパスにおける負荷を低
減し、演算処理の高速化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、論理演算回路に関する
もので、例えばＢＣＤ（Ｂｉｎａｒｙ Ｃｏｄｅｄ Ｄ
ｅｃｉｍａｌ：２進化１０進）コードとされた演算デー
タに対する加算機能を有し、かつ条件付加算（Ｃｏｎｄ
ｉｔｉｏｎａｌ Ｓｕｍ）方式を採る算術論理演算ユニ
ット等に適用して有効な技術に関する。
もので、例えばＢＣＤ（Ｂｉｎａｒｙ Ｃｏｄｅｄ Ｄ
ｅｃｉｍａｌ：２進化１０進）コードとされた演算デー
タに対する加算機能を有し、かつ条件付加算（Ｃｏｎｄ
ｉｔｉｏｎａｌ Ｓｕｍ）方式を採る算術論理演算ユニ
ット等に適用して有効な技術に関する。
【０００２】
【従来の技術】４ビットごとにＢＣＤコード化された演
算データに対する加減算機能を有する算術論理演算ユニ
ットがある。また、このような算術論理演算ユニットの
演算処理を高速化する一つの方法として、条件付加算方
式や、キャリールックアヘッド方式がある。そのような
高速化技術は、演算回路の途中結果や、キャリー伝搬生
成回路の途中の信号を選択信号として動作する回路を設
け、主演算については、キャリーの有無を前提とする回
路を２重化して持つことにより、演算処理を並列化さ
せ、結果として演算の高速化を達成している。
算データに対する加減算機能を有する算術論理演算ユニ
ットがある。また、このような算術論理演算ユニットの
演算処理を高速化する一つの方法として、条件付加算方
式や、キャリールックアヘッド方式がある。そのような
高速化技術は、演算回路の途中結果や、キャリー伝搬生
成回路の途中の信号を選択信号として動作する回路を設
け、主演算については、キャリーの有無を前提とする回
路を２重化して持つことにより、演算処理を並列化さ
せ、結果として演算の高速化を達成している。
【０００３】尚、条件付加算方式については、例えば、
１９７２年６月２０日、株式会社産報発行の『電子計算
機講座その４：電子計算機の方式設計』第９８頁〜第１
０８頁に記載されている。
１９７２年６月２０日、株式会社産報発行の『電子計算
機講座その４：電子計算機の方式設計』第９８頁〜第１
０８頁に記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、主演算
の選択用の信号として、キャリー伝搬回路や、キャリー
生成回路の演算途中結果がそのまま用いられているた
め、つまり、群キャリー発生回路におけるキャリー伝播
パスと、上記選択回路へ選択信号として伝達される信号
の伝達経路とが、共通のバッファアンプによって駆動さ
れていたため、演算器のクリティカルパスとなる部分の
負荷容量が増大し、その結果として、演算速度の高速化
が阻害されることが、本発明者によって見いだされた。
の選択用の信号として、キャリー伝搬回路や、キャリー
生成回路の演算途中結果がそのまま用いられているた
め、つまり、群キャリー発生回路におけるキャリー伝播
パスと、上記選択回路へ選択信号として伝達される信号
の伝達経路とが、共通のバッファアンプによって駆動さ
れていたため、演算器のクリティカルパスとなる部分の
負荷容量が増大し、その結果として、演算速度の高速化
が阻害されることが、本発明者によって見いだされた。
【０００５】本発明の目的は、演算処理の高速化を図っ
た論理演算回路を提供することにある。
た論理演算回路を提供することにある。
【０００６】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、入力信号の演算処理を行うため
の複数組の演算回路と、群キャリー伝播関数及び群キャ
リー発生関数に基づいて、各群のキャリー信号を形成す
るための群キャリー発生回路と、キャリー信号に基づい
て上記演算回路の演算結果を選択するための選択回路と
を含んで論理演算回路が構成されるとき、上記群キャリ
ー発生回路におけるキャリー伝播パスと、上記選択回路
へ選択信号として伝達される信号の伝達経路とをそれぞ
れ別個に駆動するための複数のバッファアンプを設ける
ものである。このとき、上記複数のバッファアンプの入
力端子が互いに共通接続されることによって、上記複数
のバッファアンプに同一信号が入力されるように構成す
ることができる。また、ＢＣＤコード化された演算デー
タに対する加算機能を有し、そのためのプラス６回路と
加算回路及びマイナス６回路とを具備し、かつ、上記マ
イナス６回路を包含する形で条件付加算方式を採るよう
に論理演算回路を構成することができる。
の複数組の演算回路と、群キャリー伝播関数及び群キャ
リー発生関数に基づいて、各群のキャリー信号を形成す
るための群キャリー発生回路と、キャリー信号に基づい
て上記演算回路の演算結果を選択するための選択回路と
を含んで論理演算回路が構成されるとき、上記群キャリ
ー発生回路におけるキャリー伝播パスと、上記選択回路
へ選択信号として伝達される信号の伝達経路とをそれぞ
れ別個に駆動するための複数のバッファアンプを設ける
ものである。このとき、上記複数のバッファアンプの入
力端子が互いに共通接続されることによって、上記複数
のバッファアンプに同一信号が入力されるように構成す
ることができる。また、ＢＣＤコード化された演算デー
タに対する加算機能を有し、そのためのプラス６回路と
加算回路及びマイナス６回路とを具備し、かつ、上記マ
イナス６回路を包含する形で条件付加算方式を採るよう
に論理演算回路を構成することができる。
【０００９】
【作用】上記した手段によれば、群キャリー発生回路に
おけるキャリー伝播パスなどのクリティカルパスと、演
算回路の演算結果を選択するための選択回路へ選択信号
として伝達される信号の伝達経路等の分岐パスとをそれ
ぞれ別個に駆動することは、クリティカルパスでの負荷
を低減するように作用し、このことが、演算処理の高速
化を達成する。
おけるキャリー伝播パスなどのクリティカルパスと、演
算回路の演算結果を選択するための選択回路へ選択信号
として伝達される信号の伝達経路等の分岐パスとをそれ
ぞれ別個に駆動することは、クリティカルパスでの負荷
を低減するように作用し、このことが、演算処理の高速
化を達成する。
【００１０】
【実施例】図４には、この発明が適用された算術論理演
算ユニットＡＬＵの一実施例のブロック図が示されてい
る。
算ユニットＡＬＵの一実施例のブロック図が示されてい
る。
【００１１】この実施例の算術論理演算ユニットＡＬＵ
は、特に制限されないが、１チップ型のマイクロコンピ
ュータに内蔵され、後述するように、４ビットの演算デ
ータに対応して設けられる１６組の単位加算回路を含
む。図４には、このうち最上位の演算データＸ０〜Ｘ３
及びＹ０〜Ｙ３に対応して設けられる１組の単位加算回
路が、例示的に示されている。以下の説明は、この単位
加算回路を例として行うため、演算データＸ４〜Ｘ６３
及びＹ４〜Ｙ６３に対応して設けられる他の単位加算回
路については、類推されたい。尚、図４の各ブロックを
構成する回路素子は、算術論理演算ユニットＡＬＵの図
示されない単位加算回路やマイクロコンピュータの図示
されないブロックを構成する回路素子とともに、特に制
限されないが、単結晶シリコンのような１個の半導体基
板において形成される。
は、特に制限されないが、１チップ型のマイクロコンピ
ュータに内蔵され、後述するように、４ビットの演算デ
ータに対応して設けられる１６組の単位加算回路を含
む。図４には、このうち最上位の演算データＸ０〜Ｘ３
及びＹ０〜Ｙ３に対応して設けられる１組の単位加算回
路が、例示的に示されている。以下の説明は、この単位
加算回路を例として行うため、演算データＸ４〜Ｘ６３
及びＹ４〜Ｙ６３に対応して設けられる他の単位加算回
路については、類推されたい。尚、図４の各ブロックを
構成する回路素子は、算術論理演算ユニットＡＬＵの図
示されない単位加算回路やマイクロコンピュータの図示
されないブロックを構成する回路素子とともに、特に制
限されないが、単結晶シリコンのような１個の半導体基
板において形成される。
【００１２】この実施例の算術論理演算ユニットＡＬＵ
は、特に制限されないが、６４ビットを単位として、２
進論理加算を基本とする各種の演算処理を行う。算術論
理演算ユニットＡＬＵには、図示されない２組の内部バ
スを介して、演算データＸ０〜Ｘ６３及びＹ０〜Ｙ６３
が供給され、また図示されないキャリーレジスタ等から
入力キャリー信号Ｃｉｎが供給される。この実施例にお
いて、算術論理演算ユニットＡＬＵの各単位加算回路
は、条件付加算方式を採り、その出力データが、対応す
る群の出力キャリー信号に従って選択的に有効とされる
２組の加算回路を持つ。また、所定の演算モードにおい
て、４ビットごとにＢＣＤコード化される演算データに
対し、１０進加減算処理を行う機能を持つ。算術論理演
算ユニットＡＬＵは、４組の単位加算回路に対応して設
けられる群キャリー発生回路ＧＣＧ１〜ＧＣＧ４と、す
べての単位加算回路に対応して設けられるユニットキャ
リー発生回路ＵＣＧとを含む。これらの群キャリー発生
回路及びユニットキャリー発生回路は、特に制限されな
いが、キャリールックアヘッド方式とされる。
は、特に制限されないが、６４ビットを単位として、２
進論理加算を基本とする各種の演算処理を行う。算術論
理演算ユニットＡＬＵには、図示されない２組の内部バ
スを介して、演算データＸ０〜Ｘ６３及びＹ０〜Ｙ６３
が供給され、また図示されないキャリーレジスタ等から
入力キャリー信号Ｃｉｎが供給される。この実施例にお
いて、算術論理演算ユニットＡＬＵの各単位加算回路
は、条件付加算方式を採り、その出力データが、対応す
る群の出力キャリー信号に従って選択的に有効とされる
２組の加算回路を持つ。また、所定の演算モードにおい
て、４ビットごとにＢＣＤコード化される演算データに
対し、１０進加減算処理を行う機能を持つ。算術論理演
算ユニットＡＬＵは、４組の単位加算回路に対応して設
けられる群キャリー発生回路ＧＣＧ１〜ＧＣＧ４と、す
べての単位加算回路に対応して設けられるユニットキャ
リー発生回路ＵＣＧとを含む。これらの群キャリー発生
回路及びユニットキャリー発生回路は、特に制限されな
いが、キャリールックアヘッド方式とされる。
【００１３】図４において、４ビットずつ群分割された
演算データＸ０〜Ｘ３は、特に制限されないが、算術論
理演算ユニットＡＬＵの対応する単位加算回路の補数発
生回路ＣＯＭに供給されるとともに、選択回路ＳＥＬ１
の一方の入力端子に供給される。また、同様に４ビット
ずつ分割された演算データＹ０〜Ｙ３は、特に制限され
ないが、算術論理演算ユニットＡＬＵの対応する単位加
算回路のプラス６回路＋６に供給されるとともに、選択
回路ＳＥＬ２の一方の入力端子に供給される。入力キャ
リー信号Ｃｉｎは、後述するように、群キャリー発生回
路ＧＣＧ４及びユニットキャリー発生回路ＵＣＧのキャ
リー入力端子に供給される。
演算データＸ０〜Ｘ３は、特に制限されないが、算術論
理演算ユニットＡＬＵの対応する単位加算回路の補数発
生回路ＣＯＭに供給されるとともに、選択回路ＳＥＬ１
の一方の入力端子に供給される。また、同様に４ビット
ずつ分割された演算データＹ０〜Ｙ３は、特に制限され
ないが、算術論理演算ユニットＡＬＵの対応する単位加
算回路のプラス６回路＋６に供給されるとともに、選択
回路ＳＥＬ２の一方の入力端子に供給される。入力キャ
リー信号Ｃｉｎは、後述するように、群キャリー発生回
路ＧＣＧ４及びユニットキャリー発生回路ＵＣＧのキャ
リー入力端子に供給される。
【００１４】補数発生回路ＣＯＭが配置され、この補数
発生回路ＣＯＭは、演算データＸ０〜Ｘ３を基に、その
２の補数又は１０の補数を選択的に形成する。補数発生
回路ＣＯＭの出力信号は、上記選択回路ＳＥＬ１の他方
の入力端子に供給される。選択回路ＳＥＬ１には、特に
制限されないが、図示されない演算制御ユニットから、
内部制御信号ｃｏｍが供給される。この内部制御信号ｃ
ｏｍは、特に制限されないが、算術論理演算ユニットＡ
ＬＵにおいて減算処理が行われるとき、選択的にハイレ
ベルとされる。
発生回路ＣＯＭは、演算データＸ０〜Ｘ３を基に、その
２の補数又は１０の補数を選択的に形成する。補数発生
回路ＣＯＭの出力信号は、上記選択回路ＳＥＬ１の他方
の入力端子に供給される。選択回路ＳＥＬ１には、特に
制限されないが、図示されない演算制御ユニットから、
内部制御信号ｃｏｍが供給される。この内部制御信号ｃ
ｏｍは、特に制限されないが、算術論理演算ユニットＡ
ＬＵにおいて減算処理が行われるとき、選択的にハイレ
ベルとされる。
【００１５】上記補数発生回路ＣＯＭの後段には選択回
路ＳＥＬ１が配置され、この選択回路ＳＥＬ１は、上記
内部制御信号ｃｏｍがローレベルとされるとき、演算デ
ータＸ０〜Ｘ３を選択し、内部演算データｘ０〜ｘ３
（第１の内部演算データ）として関数発生回路ＡＦＧに
伝達する。これにより、加算回路には演算データＸ０〜
Ｘ３がそのまま伝達され、これを加数とする加算処理が
行われる。一方、選択回路ＳＥＬ１は、上記内部制御信
号ｃｏｍがハイレベルとされるとき、補数発生回路ＣＯ
Ｍの出力信号を選択し、上記内部演算データｘ０〜ｘ３
として関数発生回路ＡＦＧに伝達する。これにより、加
算回路には演算データＸ０〜Ｘ３が伝達され、これを減
数とする減算処理が行われる。
路ＳＥＬ１が配置され、この選択回路ＳＥＬ１は、上記
内部制御信号ｃｏｍがローレベルとされるとき、演算デ
ータＸ０〜Ｘ３を選択し、内部演算データｘ０〜ｘ３
（第１の内部演算データ）として関数発生回路ＡＦＧに
伝達する。これにより、加算回路には演算データＸ０〜
Ｘ３がそのまま伝達され、これを加数とする加算処理が
行われる。一方、選択回路ＳＥＬ１は、上記内部制御信
号ｃｏｍがハイレベルとされるとき、補数発生回路ＣＯ
Ｍの出力信号を選択し、上記内部演算データｘ０〜ｘ３
として関数発生回路ＡＦＧに伝達する。これにより、加
算回路には演算データＸ０〜Ｘ３が伝達され、これを減
数とする減算処理が行われる。
【００１６】プラス６回路＋６が設けられており、この
プラス６回路＋６は、特に制限されないが、演算データ
Ｙ０〜Ｙ３に対して、６を加算する。プラス６回路＋６
の出力信号は、上記選択回路ＳＥＬ２の入力端子に供給
される。選択回路ＳＥＬ２には、特に制限されないが、
図示されない演算制御ユニットから、内部制御信号ｂｃ
ｄが供給される。この内部制御信号ｂｃｄは、特に制限
されないが、演算データＸ０〜Ｘ３及びＹ０〜Ｙ３がと
もにＢＣＤコードとされ算術論理演算ユニットＡＬＵに
おいて１０進加減算処理が行われるとき、選択的にハイ
レベルとされる。
プラス６回路＋６は、特に制限されないが、演算データ
Ｙ０〜Ｙ３に対して、６を加算する。プラス６回路＋６
の出力信号は、上記選択回路ＳＥＬ２の入力端子に供給
される。選択回路ＳＥＬ２には、特に制限されないが、
図示されない演算制御ユニットから、内部制御信号ｂｃ
ｄが供給される。この内部制御信号ｂｃｄは、特に制限
されないが、演算データＸ０〜Ｘ３及びＹ０〜Ｙ３がと
もにＢＣＤコードとされ算術論理演算ユニットＡＬＵに
おいて１０進加減算処理が行われるとき、選択的にハイ
レベルとされる。
【００１７】上記プラス６回路＋６の後段には、選択回
路ＳＥＬ２が配置され、この選択回路ＳＥＬ２は、上記
内部制御信号ｂｃｄがローレベルとされるとき、演算デ
ータＹ０〜Ｙ３を選択し、内部演算データｙ０〜ｙ３と
して関数発生回路ＡＦＧに伝達する。これにより、加算
回路には演算データＹ０〜Ｙ３がそのまま伝達され、こ
れを被加数又は被減数とする２進加減算処理が行われ
る。一方、選択回路ＳＥＬ２は、上記内部制御信号ｂｃ
ｄがハイレベルとされるとき、プラス６回路＋６の出力
信号を選択し、上記内部演算データｙ０〜ｙ３として関
数発生回路ＡＦＧに伝達する。これにより、加算回路に
は演算データＹ０〜Ｙ３に６を加算した結果が伝達さ
れ、これを被加数又は被減数とする１０進加減算処理が
行われる。
路ＳＥＬ２が配置され、この選択回路ＳＥＬ２は、上記
内部制御信号ｂｃｄがローレベルとされるとき、演算デ
ータＹ０〜Ｙ３を選択し、内部演算データｙ０〜ｙ３と
して関数発生回路ＡＦＧに伝達する。これにより、加算
回路には演算データＹ０〜Ｙ３がそのまま伝達され、こ
れを被加数又は被減数とする２進加減算処理が行われ
る。一方、選択回路ＳＥＬ２は、上記内部制御信号ｂｃ
ｄがハイレベルとされるとき、プラス６回路＋６の出力
信号を選択し、上記内部演算データｙ０〜ｙ３として関
数発生回路ＡＦＧに伝達する。これにより、加算回路に
は演算データＹ０〜Ｙ３に６を加算した結果が伝達さ
れ、これを被加数又は被減数とする１０進加減算処理が
行われる。
【００１８】上記選択回路ＳＥＬ１及び選択回路ＳＥＬ
２の後段には関数発生回路ＡＦＧが配置され、この関数
発生回路ＡＦＧは、特に制限されないが、上記内部演算
データｘ０〜ｘ３と対応する上記内部演算データｙ０〜
ｙ３をそれぞれ受ける４個のオアゲート回路及びアンド
ゲート回路を含んで成る。各オアゲート回路の出力信号
は、それぞれキャリー伝播関数ｐ０〜ｐ３とされ、各ア
ンドゲート回路の出力信号は、それぞれキャリー発生回
路ｇ０〜ｇ３とされる。このキャリー伝播関数ｐ０〜ｐ
３及びキャリー発生回路ｇ０〜ｇ３は、半加算回路ＨＡ
とキャリー発生回路ＣＧＡ及びＣＧＢならびに群関数発
生回路ＧＡＦＧに供給される。
２の後段には関数発生回路ＡＦＧが配置され、この関数
発生回路ＡＦＧは、特に制限されないが、上記内部演算
データｘ０〜ｘ３と対応する上記内部演算データｙ０〜
ｙ３をそれぞれ受ける４個のオアゲート回路及びアンド
ゲート回路を含んで成る。各オアゲート回路の出力信号
は、それぞれキャリー伝播関数ｐ０〜ｐ３とされ、各ア
ンドゲート回路の出力信号は、それぞれキャリー発生回
路ｇ０〜ｇ３とされる。このキャリー伝播関数ｐ０〜ｐ
３及びキャリー発生回路ｇ０〜ｇ３は、半加算回路ＨＡ
とキャリー発生回路ＣＧＡ及びＣＧＢならびに群関数発
生回路ＧＡＦＧに供給される。
【００１９】上記半加算回路ＨＡは、特に制限されない
が、上記キャリー伝播関数ｐ０〜ｐ３と対応するキャリ
ー発生回路ｇ０〜ｇ３をそれぞれ受ける４個の排他的論
理和回路を含む。これらの排他的論理和回路の出力信号
は、それぞれ半加算データｓｈ０〜ｓｈ３とされる。こ
の半加算データｓｈ０〜ｓｈ３は、内部演算データｘ０
〜ｘ３及びｙ０〜ｙ３を直接対応する排他的論理和に入
力した結果に他ならない。つまり、この実施例の算術論
理演算ユニットＡＬＵでは、半加算回路ＨＡとキャリー
発生回路ＣＧＡ及びＣＧＢならびに群関数発生回路ＧＡ
ＦＧによる演算処理を、すべて初段に設けられた関数発
生回路ＡＦＧの出力信号すなわちキャリー伝播関数ｐ０
〜ｐ３及びキャリー発生関数ｇ０〜ｇ３を基に行うこと
で、回路構成の簡素化を図っている。上記半加算データ
ｓｈ０〜ｓｈ３は、全加算回路ＦＡＡ及びＦＡＢの一方
の入力信号として供給される。
が、上記キャリー伝播関数ｐ０〜ｐ３と対応するキャリ
ー発生回路ｇ０〜ｇ３をそれぞれ受ける４個の排他的論
理和回路を含む。これらの排他的論理和回路の出力信号
は、それぞれ半加算データｓｈ０〜ｓｈ３とされる。こ
の半加算データｓｈ０〜ｓｈ３は、内部演算データｘ０
〜ｘ３及びｙ０〜ｙ３を直接対応する排他的論理和に入
力した結果に他ならない。つまり、この実施例の算術論
理演算ユニットＡＬＵでは、半加算回路ＨＡとキャリー
発生回路ＣＧＡ及びＣＧＢならびに群関数発生回路ＧＡ
ＦＧによる演算処理を、すべて初段に設けられた関数発
生回路ＡＦＧの出力信号すなわちキャリー伝播関数ｐ０
〜ｐ３及びキャリー発生関数ｇ０〜ｇ３を基に行うこと
で、回路構成の簡素化を図っている。上記半加算データ
ｓｈ０〜ｓｈ３は、全加算回路ＦＡＡ及びＦＡＢの一方
の入力信号として供給される。
【００２０】上記キャリー発生回路ＣＧＡは、キャリー
伝播関数ｐ１〜ｐ３及びキャリー発生関数ｇ１〜ｇ３を
所定の組み合わせで受ける複数のアンドゲート回路及び
オアゲート回路を含み、発生されたキャリー信号ｃａ０
〜ｃａ３は、全加算回路ＦＡＡの他方の入力信号として
供給される。
伝播関数ｐ１〜ｐ３及びキャリー発生関数ｇ１〜ｇ３を
所定の組み合わせで受ける複数のアンドゲート回路及び
オアゲート回路を含み、発生されたキャリー信号ｃａ０
〜ｃａ３は、全加算回路ＦＡＡの他方の入力信号として
供給される。
【００２１】同様に、上記キャリー発生回路ＣＧＢは、
特に制限されないが、キャリー伝播関数ｐ０〜ｐ３及び
キャリー発生関数ｇ０〜ｇ３を所定の組み合わせで受け
る複数のアンドゲート回路及びオアゲート回路を含む。
発生されたキャリー信号ｃｂ０〜ｃｂ３は、全加算回路
ＦＡＢの他方の入力信号として供給される。
特に制限されないが、キャリー伝播関数ｐ０〜ｐ３及び
キャリー発生関数ｇ０〜ｇ３を所定の組み合わせで受け
る複数のアンドゲート回路及びオアゲート回路を含む。
発生されたキャリー信号ｃｂ０〜ｃｂ３は、全加算回路
ＦＡＢの他方の入力信号として供給される。
【００２２】群関数発生回路ＧＡＦＧは、特に制限され
ないが、図５に示されるように、上記キャリー伝播関数
ｐ０〜ｐ３及びキャリー発生関数ｇ０〜ｇ３を所定の組
み合わせで受ける複数のアンドゲート回路及びオアゲー
ト回路を含む。
ないが、図５に示されるように、上記キャリー伝播関数
ｐ０〜ｐ３及びキャリー発生関数ｇ０〜ｇ３を所定の組
み合わせで受ける複数のアンドゲート回路及びオアゲー
ト回路を含む。
【００２３】全加算回路ＦＡＡは、特に制限されない
が、上記半加算回路ＨＡから出力される半加算データｓ
ｈ０〜ｓｈ３と上記キャリー発生回路ＣＧＡから出力さ
れる対応するキャリー信号ｃａ０〜ｃａ３をそれぞれ受
ける４個の排他的論理和回路を含む。これらの排他的論
理和回路の出力信号は、それぞれ内部加算データｓａ０
〜ｓａ３とされる。内部加算データｓａ０〜ｓａ３は、
マイナス６回路−６Ａに供給され、さらに選択回路ＳＥ
Ｌ３の一方の入力端子に供給される。
が、上記半加算回路ＨＡから出力される半加算データｓ
ｈ０〜ｓｈ３と上記キャリー発生回路ＣＧＡから出力さ
れる対応するキャリー信号ｃａ０〜ｃａ３をそれぞれ受
ける４個の排他的論理和回路を含む。これらの排他的論
理和回路の出力信号は、それぞれ内部加算データｓａ０
〜ｓａ３とされる。内部加算データｓａ０〜ｓａ３は、
マイナス６回路−６Ａに供給され、さらに選択回路ＳＥ
Ｌ３の一方の入力端子に供給される。
【００２４】同様に、全加算回路ＦＡＢは、上記半加算
回路ＨＡから出力される半加算データｓｈ０〜ｓｈ３と
上記キャリー発生回路ＣＧＢから出力される対応するキ
ャリー信号ｃｂ０〜ｃｂ３をそれぞれ受ける４個の排他
的論理和回路を含む。これらの排他的論理和回路の出力
信号は、それぞれ内部加算データｓｂ０〜ｓｂ３とされ
る。内部加算データｓｂ０〜ｓｂ３は、マイナス６回路
−６Ｂに供給され、さらに選択回路ＳＥＬ４の一方の入
力端子に供給される。
回路ＨＡから出力される半加算データｓｈ０〜ｓｈ３と
上記キャリー発生回路ＣＧＢから出力される対応するキ
ャリー信号ｃｂ０〜ｃｂ３をそれぞれ受ける４個の排他
的論理和回路を含む。これらの排他的論理和回路の出力
信号は、それぞれ内部加算データｓｂ０〜ｓｂ３とされ
る。内部加算データｓｂ０〜ｓｂ３は、マイナス６回路
−６Ｂに供給され、さらに選択回路ＳＥＬ４の一方の入
力端子に供給される。
【００２５】上記マイナス６回路−６Ａは、特に制限さ
れないが、上記全加算回路ＦＡＡから出力される内部加
算データｓａ０〜ｓａ２を所定の組み合わせで受けるア
ンドゲート回路，排他的論理和回路及びインバータを含
んで成る。上記アンドゲート回路の出力信号は、内部減
算データｍａ０とされ、上記排他的論理和回路の出力信
号は、内部減算データｍａ１とされる。また、上記イン
バータ回路の出力信号は、内部減算データｍａ２とされ
る。内部加算データｓａ３は、そのまま内部減算データ
ｍａ３とされる。この内部減算データｍａ０〜ｍａ３
は、上記選択回路ＳＥＬ３の他方の入力端子に供給され
る。
れないが、上記全加算回路ＦＡＡから出力される内部加
算データｓａ０〜ｓａ２を所定の組み合わせで受けるア
ンドゲート回路，排他的論理和回路及びインバータを含
んで成る。上記アンドゲート回路の出力信号は、内部減
算データｍａ０とされ、上記排他的論理和回路の出力信
号は、内部減算データｍａ１とされる。また、上記イン
バータ回路の出力信号は、内部減算データｍａ２とされ
る。内部加算データｓａ３は、そのまま内部減算データ
ｍａ３とされる。この内部減算データｍａ０〜ｍａ３
は、上記選択回路ＳＥＬ３の他方の入力端子に供給され
る。
【００２６】同様に、上記マイナス６回路−６Ｂは、特
に制限されないが、上記全加算回路ＦＡＢから出力され
る内部加算データｓｂ０〜ｓｂ２を所定の組み合わせで
受けるアンドゲート回路，排他的論理和回路及びインバ
ータを含んで成る。上記アンドゲート回路の出力信号
は、内部減算データｍｂ０とされ、上記排他的論理和回
路の出力信号は、内部減算データｍｂ１とされる。ま
た、上記インバータ回路の出力信号は、内部減算データ
ｍｂ２とされる。内部加算データｓｂ３は、そのまま内
部減算データｍｂ３とされる。この内部減算データｍｂ
０〜ｍｂ３は、上記選択回路ＳＥＬ４の他方の入力端子
に供給される。
に制限されないが、上記全加算回路ＦＡＢから出力され
る内部加算データｓｂ０〜ｓｂ２を所定の組み合わせで
受けるアンドゲート回路，排他的論理和回路及びインバ
ータを含んで成る。上記アンドゲート回路の出力信号
は、内部減算データｍｂ０とされ、上記排他的論理和回
路の出力信号は、内部減算データｍｂ１とされる。ま
た、上記インバータ回路の出力信号は、内部減算データ
ｍｂ２とされる。内部加算データｓｂ３は、そのまま内
部減算データｍｂ３とされる。この内部減算データｍｂ
０〜ｍｂ３は、上記選択回路ＳＥＬ４の他方の入力端子
に供給される。
【００２７】上記選択回路ＳＥＬ３には、特に制限され
ないが、群関数発生回路ＧＡＦＧから、上述の群キャリ
ー伝播関数Ｐ０３が供給される。また、選択回路ＳＥＬ
４には、特に制限されないが、上記群関数発生回路ＧＡ
ＦＧから、上述の群キャリー伝播関数Ｇ０３が供給され
る。さらに、選択回路ＳＥＬ３及びＳＥＬ４には、図示
されない演算制御ユニットから、上記内部制御信号ｂｃ
ｄが共通に供給される。
ないが、群関数発生回路ＧＡＦＧから、上述の群キャリ
ー伝播関数Ｐ０３が供給される。また、選択回路ＳＥＬ
４には、特に制限されないが、上記群関数発生回路ＧＡ
ＦＧから、上述の群キャリー伝播関数Ｇ０３が供給され
る。さらに、選択回路ＳＥＬ３及びＳＥＬ４には、図示
されない演算制御ユニットから、上記内部制御信号ｂｃ
ｄが共通に供給される。
【００２８】上記選択回路ＳＥＬ３は、上記内部制御信
号ｂｃｄ及び群キャリー伝播関数Ｐ０３に従って、全加
算回路ＦＡＡから出力される内部加算データｓａ０〜ｓ
ａ３あるいはマイナス６回路−６Ａから出力される内部
減算データｍａ０〜ｍａ３を選択し、第１の内部出力デ
ータとして選択回路ＳＥＬ５の一方の入力端子に伝達す
る。同様に、上記選択回路ＳＥＬ４は、上記内部制御信
号ｂｃｄ及び群キャリー発生関数Ｇ０３に従って、全加
算回路ＦＡＢから出力される内部加算データｓｂ０〜ｓ
ｂ３あるいはマイナス６回路−６Ｂから出力される内部
減算データｍｂ０〜ｍｂ３を選択し、第２の内部出力デ
ータとして上記選択回路ＳＥＬ５の他方の入力端子に伝
達する。
号ｂｃｄ及び群キャリー伝播関数Ｐ０３に従って、全加
算回路ＦＡＡから出力される内部加算データｓａ０〜ｓ
ａ３あるいはマイナス６回路−６Ａから出力される内部
減算データｍａ０〜ｍａ３を選択し、第１の内部出力デ
ータとして選択回路ＳＥＬ５の一方の入力端子に伝達す
る。同様に、上記選択回路ＳＥＬ４は、上記内部制御信
号ｂｃｄ及び群キャリー発生関数Ｇ０３に従って、全加
算回路ＦＡＢから出力される内部加算データｓｂ０〜ｓ
ｂ３あるいはマイナス６回路−６Ｂから出力される内部
減算データｍｂ０〜ｍｂ３を選択し、第２の内部出力デ
ータとして上記選択回路ＳＥＬ５の他方の入力端子に伝
達する。
【００２９】ここで、上記選択回路ＳＥＬ３は、内部制
御信号ｂｃｄがハイレベルとされかつ群キャリー伝播関
数Ｐ０３又は群キャリー発生回路Ｇ０３のいずれかが論
理“１”であることを条件に、マイナス６回路−６Ａの
出力信号を選択的に伝達すればよいし、選択回路ＳＥＬ
４は、内部制御信号ｂｃｄがハイレベルとされ、かつ、
群キャリー発生関数Ｇ０３が論理“１”であることを条
件に、マイナス６回路−６Ｂの出力信号を選択的に伝達
すればよい。群キャリー伝播関数Ｐ０３は群キャリー発
生関数Ｇ０３を包含する。従って、選択回路ＳＥＬ３
は、さらに内部制御信号ｂｃｄがハイレベルとされ、か
つ、群キャリー伝播関数Ｐ０３が論理“１”とされるこ
とを条件に、マイナス６回路−６Ａの出力信号を選択的
に伝達するものとされる。
御信号ｂｃｄがハイレベルとされかつ群キャリー伝播関
数Ｐ０３又は群キャリー発生回路Ｇ０３のいずれかが論
理“１”であることを条件に、マイナス６回路−６Ａの
出力信号を選択的に伝達すればよいし、選択回路ＳＥＬ
４は、内部制御信号ｂｃｄがハイレベルとされ、かつ、
群キャリー発生関数Ｇ０３が論理“１”であることを条
件に、マイナス６回路−６Ｂの出力信号を選択的に伝達
すればよい。群キャリー伝播関数Ｐ０３は群キャリー発
生関数Ｇ０３を包含する。従って、選択回路ＳＥＬ３
は、さらに内部制御信号ｂｃｄがハイレベルとされ、か
つ、群キャリー伝播関数Ｐ０３が論理“１”とされるこ
とを条件に、マイナス６回路−６Ａの出力信号を選択的
に伝達するものとされる。
【００３０】選択回路ＳＥＬ５には、群キャリー発生回
路ＧＣＧ１から、正規な手順をおって形成される入力キ
ャリー信号Ｃ０４が供給される。選択回路ＳＥＬ５は、
上記入力キャリー信号Ｃ０４が論理“１”とされると
き、選択回路ＳＥＬ３の出力信号すなわち上記第１の加
算回路の加算結果を選択し、この単位加算回路の出力デ
ータＳ０〜Ｓ３とする。また、上記入力キャリー信号Ｃ
０４が論理“０”とされるとき、選択回路ＳＥＬ４の出
力信号すなわち上記第２の加算回路の加算結果を選択
し、この単位加算回路の出力データＳ０〜Ｓ３とする。
これにより、入力キャリー信号Ｃ０４を形成するために
必要な演算処理と、演算データＸ０〜Ｘ３及びＹ０〜Ｙ
３の加算処理及び１０進モードで必要な６減算処理とが
並行して行われ、算術論理演算ユニットＡＬＵ全体とし
ての演算処理が高速化されるものである。
路ＧＣＧ１から、正規な手順をおって形成される入力キ
ャリー信号Ｃ０４が供給される。選択回路ＳＥＬ５は、
上記入力キャリー信号Ｃ０４が論理“１”とされると
き、選択回路ＳＥＬ３の出力信号すなわち上記第１の加
算回路の加算結果を選択し、この単位加算回路の出力デ
ータＳ０〜Ｓ３とする。また、上記入力キャリー信号Ｃ
０４が論理“０”とされるとき、選択回路ＳＥＬ４の出
力信号すなわち上記第２の加算回路の加算結果を選択
し、この単位加算回路の出力データＳ０〜Ｓ３とする。
これにより、入力キャリー信号Ｃ０４を形成するために
必要な演算処理と、演算データＸ０〜Ｘ３及びＹ０〜Ｙ
３の加算処理及び１０進モードで必要な６減算処理とが
並行して行われ、算術論理演算ユニットＡＬＵ全体とし
ての演算処理が高速化されるものである。
【００３１】群キャリー発生回路ＧＣＧ１には、特に制
限されないが、演算データＸ０〜Ｘ３及びＹ０〜Ｙ３乃
至Ｘ１２〜Ｘ１５及びＹ１２〜Ｙ１５に対応して設けら
れる４組の単位加算回路から、群キャリー伝播関数Ｐ０
３，Ｐ０７，Ｐ１１及びＰ１５ならびに群キャリー発生
関数Ｇ０３，Ｇ０７，Ｇ１１及びＧ１５が供給される。
同様に、群キャリー発生回路ＧＣＧ２〜ＧＣＧ４には、
対応する４組の単位加算回路から、群キャリー伝播関数
Ｐ１９，Ｐ２３，Ｐ２７及びＰ３１乃至Ｐ５１，Ｐ５
５，Ｐ５９及びＰ６３ならびに群キャリー発生関数Ｇ１
９，Ｇ２３，Ｇ２７及びＧ３１乃至Ｇ５１，Ｇ５５，Ｇ
５９及びＧ６３がそれぞれ供給される。
限されないが、演算データＸ０〜Ｘ３及びＹ０〜Ｙ３乃
至Ｘ１２〜Ｘ１５及びＹ１２〜Ｙ１５に対応して設けら
れる４組の単位加算回路から、群キャリー伝播関数Ｐ０
３，Ｐ０７，Ｐ１１及びＰ１５ならびに群キャリー発生
関数Ｇ０３，Ｇ０７，Ｇ１１及びＧ１５が供給される。
同様に、群キャリー発生回路ＧＣＧ２〜ＧＣＧ４には、
対応する４組の単位加算回路から、群キャリー伝播関数
Ｐ１９，Ｐ２３，Ｐ２７及びＰ３１乃至Ｐ５１，Ｐ５
５，Ｐ５９及びＰ６３ならびに群キャリー発生関数Ｇ１
９，Ｇ２３，Ｇ２７及びＧ３１乃至Ｇ５１，Ｇ５５，Ｇ
５９及びＧ６３がそれぞれ供給される。
【００３２】群キャリー発生回路ＧＣＧ４のキャリー入
力端子には、入力キャリー信号Ｃｉｎが供給される。群
キャリー発生回路ＧＣＧ３のキャリー入力端子には、特
に制限されないが、上記群キャリー発生回路ＧＣＧ４か
ら出力されるキャリー信号Ｃ４８が供給され、群キャリ
ー発生回路ＧＣＧ２のキャリー入力端子には、上記群キ
ャリー発生回路ＧＣＧ３から出力されるキャリー信号Ｃ
３２が供給される。さらに、群キャリー発生回路ＧＣＧ
１のキャリー入力端子には、前段の群キャリー発生回路
ＧＣＧ２から出力されるキャリー信号Ｃ１６が供給され
る。
力端子には、入力キャリー信号Ｃｉｎが供給される。群
キャリー発生回路ＧＣＧ３のキャリー入力端子には、特
に制限されないが、上記群キャリー発生回路ＧＣＧ４か
ら出力されるキャリー信号Ｃ４８が供給され、群キャリ
ー発生回路ＧＣＧ２のキャリー入力端子には、上記群キ
ャリー発生回路ＧＣＧ３から出力されるキャリー信号Ｃ
３２が供給される。さらに、群キャリー発生回路ＧＣＧ
１のキャリー入力端子には、前段の群キャリー発生回路
ＧＣＧ２から出力されるキャリー信号Ｃ１６が供給され
る。
【００３３】群キャリー発生回路ＧＣＧ１〜ＧＣＧ４
は、対応する４組の単位加算回路から出力される群キャ
リー伝播関数及び群キャリー発生関数と入力キャリー信
号を基に、各単位加算回路で必要とされるキャリー信号
Ｃ０４，Ｃ０８乃至Ｃ６０を形成する。また、ユニット
キャリー伝播関数ＵＰ１５，ＵＰ３１，ＵＰ４７及びＵ
Ｐ６３ならびにユニットキャリー発生関数ＵＧ１５，Ｕ
Ｇ３１，ＵＧ４７及びＵＧ６３を形成し、それをユニッ
トキャリー発生回路ＵＣＧに供給する。
は、対応する４組の単位加算回路から出力される群キャ
リー伝播関数及び群キャリー発生関数と入力キャリー信
号を基に、各単位加算回路で必要とされるキャリー信号
Ｃ０４，Ｃ０８乃至Ｃ６０を形成する。また、ユニット
キャリー伝播関数ＵＰ１５，ＵＰ３１，ＵＰ４７及びＵ
Ｐ６３ならびにユニットキャリー発生関数ＵＧ１５，Ｕ
Ｇ３１，ＵＧ４７及びＵＧ６３を形成し、それをユニッ
トキャリー発生回路ＵＣＧに供給する。
【００３４】ユニットキャリー発生回路ＵＣＧは、上記
群キャリー発生回路ＧＣＧ１〜ＧＣＧ４から供給される
ユニットキャリー伝播関数ＵＰ１５，ＵＰ３１，ＵＰ４
７及びＵＰ６３ならびにユニットキャリー発生関数ＵＧ
１５，ＵＧ３１，ＵＧ４７及びＵＧ６３と入力キャリー
信号Ｃｉｎを基に、算術論理演算ユニットＡＬＵとして
の出力キャリー信号Ｃｏｕｔを形成する。この出力キャ
リー信号Ｃｏｕｔは、特に制限されないが、算術論理演
算ユニットＡＬＵの図示されないキャリーレジスタに伝
達されて保持される。
群キャリー発生回路ＧＣＧ１〜ＧＣＧ４から供給される
ユニットキャリー伝播関数ＵＰ１５，ＵＰ３１，ＵＰ４
７及びＵＰ６３ならびにユニットキャリー発生関数ＵＧ
１５，ＵＧ３１，ＵＧ４７及びＵＧ６３と入力キャリー
信号Ｃｉｎを基に、算術論理演算ユニットＡＬＵとして
の出力キャリー信号Ｃｏｕｔを形成する。この出力キャ
リー信号Ｃｏｕｔは、特に制限されないが、算術論理演
算ユニットＡＬＵの図示されないキャリーレジスタに伝
達されて保持される。
【００３５】図１には、群キャリー発生回路ＧＣＧ１〜
ＧＣＧ４、及び選択回路３０〜５０の結合関係が、代表
的に示される。
ＧＣＧ４、及び選択回路３０〜５０の結合関係が、代表
的に示される。
【００３６】群キャリー発生回路ＧＣＧ４からのキャリ
ー出力はバッファアンプとしてのインバータ１Ａを介し
て群キャリー発生回路ＧＣＧ３へ伝播され、また、バッ
ファアンプとしてのインバータ１Ｂを介して選択回路３
０へ伝達されるようになっている。そして群キャリー発
生回路ＧＣＧ３からのキャリー出力はバッファアンプと
してのインバータ１０Ａを介して群キャリー発生回路Ｇ
ＣＧ２へ伝播され、また、バッファアンプとしてのイン
バータ１０Ｂを介して選択回路４０へ伝達されるように
なっている。同様に群キャリー発生回路ＧＣＧ２からの
キャリー出力はバッファアンプとしてのインバータ２０
Ａを介して群キャリー発生回路ＧＣＧ１へ伝播され、ま
た、バッファアンプとしてのインバータ２０Ｂを介して
選択回路５０へ伝達されるようになっている。選択回路
３０、４０、５０は、群キャリー生成回路の途中の信号
をセレクト信号として動作される回路とされ、特に制限
されないが、本実施例においては、図４における選択回
路ＳＥＬ５などとされる。ここで、群キャリー発生回路
ＧＣＧ３、群キャリー発生回路ＧＣＧ２、群キャリー発
生回路ＧＣＧ１は下段からのキャリー信号を取込んで、
上段へ出力すべきキャリー信号を生成しており、ノード
Ａ１、Ｂ１、Ｃ１を含んでクリティカルパス６０が形成
される。
ー出力はバッファアンプとしてのインバータ１Ａを介し
て群キャリー発生回路ＧＣＧ３へ伝播され、また、バッ
ファアンプとしてのインバータ１Ｂを介して選択回路３
０へ伝達されるようになっている。そして群キャリー発
生回路ＧＣＧ３からのキャリー出力はバッファアンプと
してのインバータ１０Ａを介して群キャリー発生回路Ｇ
ＣＧ２へ伝播され、また、バッファアンプとしてのイン
バータ１０Ｂを介して選択回路４０へ伝達されるように
なっている。同様に群キャリー発生回路ＧＣＧ２からの
キャリー出力はバッファアンプとしてのインバータ２０
Ａを介して群キャリー発生回路ＧＣＧ１へ伝播され、ま
た、バッファアンプとしてのインバータ２０Ｂを介して
選択回路５０へ伝達されるようになっている。選択回路
３０、４０、５０は、群キャリー生成回路の途中の信号
をセレクト信号として動作される回路とされ、特に制限
されないが、本実施例においては、図４における選択回
路ＳＥＬ５などとされる。ここで、群キャリー発生回路
ＧＣＧ３、群キャリー発生回路ＧＣＧ２、群キャリー発
生回路ＧＣＧ１は下段からのキャリー信号を取込んで、
上段へ出力すべきキャリー信号を生成しており、ノード
Ａ１、Ｂ１、Ｃ１を含んでクリティカルパス６０が形成
される。
【００３７】例えば、図２に示されるように、群キャリ
ー発生回路におけるクリティカルパス６０と、選択回路
へ選択信号として伝達される信号の伝達経路とを、一つ
のインバータで駆動する場合には、当該インバータでの
負荷が大きくなり、そのために演算速度の高速化が阻害
されることになるが、上記のように、群キャリー発生回
路におけるクリティカルパスと、選択回路へ選択信号と
して伝達される信号の伝達経路とを、インバータ１Ａ、
１Ｂ、インバータ１０Ａ、１０Ｂ、及びインバータ２０
Ａ、２０Ｂによってそれぞれ別個に駆動することによ
り、負荷が軽減されるので、演算速度の高速化を図るこ
とができる。
ー発生回路におけるクリティカルパス６０と、選択回路
へ選択信号として伝達される信号の伝達経路とを、一つ
のインバータで駆動する場合には、当該インバータでの
負荷が大きくなり、そのために演算速度の高速化が阻害
されることになるが、上記のように、群キャリー発生回
路におけるクリティカルパスと、選択回路へ選択信号と
して伝達される信号の伝達経路とを、インバータ１Ａ、
１Ｂ、インバータ１０Ａ、１０Ｂ、及びインバータ２０
Ａ、２０Ｂによってそれぞれ別個に駆動することによ
り、負荷が軽減されるので、演算速度の高速化を図るこ
とができる。
【００３８】図３には、図１に示される回路と、図２に
示される回路とを比較するためのタイミングが示され
る。
示される回路とを比較するためのタイミングが示され
る。
【００３９】ここで、図２におけるノードＡでの負荷
が、図１においては、二つのインバータ１０Ａ、１０Ｂ
によって分担されが、ノードＡ１がノードＡよりも早く
なるように、またノードＡ２がノードＡよりも遅くなる
ように、インバータ１０Ａ、１０Ｂの駆動力が調整さ
れ、且つ、ノードＡ１とノードＡ２におけるインバータ
１０Ａ、１０Ｂの入力容量の和が、ノードＡにおける容
量と等しものとした場合、群キャリー発生回路の遅延時
間ｔｐｄ（入力波形の立ち上がりエッジの１／２レベル
点と出力波形の立ち下がりエッジの１／２レベルテント
の時間差）は変化しない。
が、図１においては、二つのインバータ１０Ａ、１０Ｂ
によって分担されが、ノードＡ１がノードＡよりも早く
なるように、またノードＡ２がノードＡよりも遅くなる
ように、インバータ１０Ａ、１０Ｂの駆動力が調整さ
れ、且つ、ノードＡ１とノードＡ２におけるインバータ
１０Ａ、１０Ｂの入力容量の和が、ノードＡにおける容
量と等しものとした場合、群キャリー発生回路の遅延時
間ｔｐｄ（入力波形の立ち上がりエッジの１／２レベル
点と出力波形の立ち下がりエッジの１／２レベルテント
の時間差）は変化しない。
【００４０】ノードＡでの遅延時間をｔ（Ａ）とし、ノ
ードＡ１での遅延時間をｔ（Ａ１）とするとき、群キャ
リー発生回路ＧＣＧ２への入力信号は、Δｔ＝（ｔ
（Ａ）−ｔ（Ａ１））の分だけ高速化されるため、ノー
ドＢ１での波形は、ノードＢでの波形に比して、２Δｔ
だけ早く出力される。
ードＡ１での遅延時間をｔ（Ａ１）とするとき、群キャ
リー発生回路ＧＣＧ２への入力信号は、Δｔ＝（ｔ
（Ａ）−ｔ（Ａ１））の分だけ高速化されるため、ノー
ドＢ１での波形は、ノードＢでの波形に比して、２Δｔ
だけ早く出力される。
【００４１】一方、ノードＡ２では、ノードＡよりも遅
くなるが、選択回路での演算出力選択後、その出力まで
の遅延時間が、ノードＣの出力よりも早いため、問題に
はならない。また、ノードＢ２は、ノードＡ１の高速化
分早くなるので、図２に示される回路でのノードＢにお
ける遅延時間と同等とされ、何等不都合を生じない。
くなるが、選択回路での演算出力選択後、その出力まで
の遅延時間が、ノードＣの出力よりも早いため、問題に
はならない。また、ノードＢ２は、ノードＡ１の高速化
分早くなるので、図２に示される回路でのノードＢにお
ける遅延時間と同等とされ、何等不都合を生じない。
【００４２】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００４３】（１）この実施例の算術論理演算ユニット
ＡＬＵにおける各群のキャリー信号を形成するための群
キャリー発生回路ＧＣＧ１〜ＧＣＧ４と、キャリー信号
に基づいて演算回路の演算結果を選択するための選択回
路４０、５０とを含む場合において、群キャリー発生回
路ＧＣＧ１〜ＧＣＧ４におけるクリティカルパス６０
と、選択回路へ選択信号として伝達される信号の伝達経
路とをそれぞれ別個に駆動するために複数のインバータ
１Ａ，１Ｂ、１０Ａ，１０Ｂ、２０Ａ，２０Ｂを設けた
ことにより、信号伝達路の負荷が軽減され、それにより
論理演算の高速化を図ることができる。
ＡＬＵにおける各群のキャリー信号を形成するための群
キャリー発生回路ＧＣＧ１〜ＧＣＧ４と、キャリー信号
に基づいて演算回路の演算結果を選択するための選択回
路４０、５０とを含む場合において、群キャリー発生回
路ＧＣＧ１〜ＧＣＧ４におけるクリティカルパス６０
と、選択回路へ選択信号として伝達される信号の伝達経
路とをそれぞれ別個に駆動するために複数のインバータ
１Ａ，１Ｂ、１０Ａ，１０Ｂ、２０Ａ，２０Ｂを設けた
ことにより、信号伝達路の負荷が軽減され、それにより
論理演算の高速化を図ることができる。
【００４４】（２）上記群キャリー発生回路ＧＣＧ１〜
ＧＣＧ４によるキャリー演算処理は、対応する４組の群
キャリー伝播関数及び群キャリー発生関数とそれぞれの
入力キャリー信号を基に行われ、同様に、ユニットキャ
リー発生回路ＵＣＧによるキャリー演算処理は、前述の
ように、４組のユニットキャリー伝播関数及びユニット
キャリー発生関数と入力キャリー信号Ｃｉｎを基に行わ
れる。上記群キャリー伝播関数及び群キャリー発生関数
ならびにユニットキャリー伝播関数及びユニットキャリ
ー発生関数は、それぞれ１段又は２段の論理ゲート回路
を介することで比較的高速に形成される。さらに、各単
位加算回路による加算処理と上記群キャリー発生回路及
びユニットキャリー発生回路によるキャリー演算処理
は、前述のように、並行して行われ、算術論理演算ユニ
ットＡＬＵ全体としての演算処理の高速化が図られる。
しかしながら、群キャリー発生回路ＧＣＧ１〜ＧＣＧ４
から出力されるキャリー信号のレベルは、入力キャリー
信号Ｃｉｎ又は前段の単位加算回路からの入力キャリー
信号のレベルが確定された時点で確定される。このた
め、この算術論理演算ユニットＡＬＵでは、上記群キャ
リー発生回路ＧＣＧ１〜ＧＣＧ４によるキャリー演算処
理が算術論理演算ユニットＡＬＵ全体の演算処理時間に
対するクリティカルパスとなるが、この実施例の算術論
理演算ユニットＡＬＵでは、各単位加算回路における加
算処理がマイナス６回路の６減算処理を含めた形で条件
付加算方式とされ、上記群キャリー発生回路によるキャ
リー演算処理と並行して行われるため、従来の算術論理
演算ユニットＡＬＵにおいて、出力キャリー信号Ｃｏｕ
ｔ及びＣ０４のレベルが確定した後で行われていた６減
算処理は、算術論理演算ユニットＡＬＵの実質的なクリ
ティカルパスからはずれ、算術論理演算ユニットＡＬＵ
全体としての演算処理時間がさらに短縮される。
ＧＣＧ４によるキャリー演算処理は、対応する４組の群
キャリー伝播関数及び群キャリー発生関数とそれぞれの
入力キャリー信号を基に行われ、同様に、ユニットキャ
リー発生回路ＵＣＧによるキャリー演算処理は、前述の
ように、４組のユニットキャリー伝播関数及びユニット
キャリー発生関数と入力キャリー信号Ｃｉｎを基に行わ
れる。上記群キャリー伝播関数及び群キャリー発生関数
ならびにユニットキャリー伝播関数及びユニットキャリ
ー発生関数は、それぞれ１段又は２段の論理ゲート回路
を介することで比較的高速に形成される。さらに、各単
位加算回路による加算処理と上記群キャリー発生回路及
びユニットキャリー発生回路によるキャリー演算処理
は、前述のように、並行して行われ、算術論理演算ユニ
ットＡＬＵ全体としての演算処理の高速化が図られる。
しかしながら、群キャリー発生回路ＧＣＧ１〜ＧＣＧ４
から出力されるキャリー信号のレベルは、入力キャリー
信号Ｃｉｎ又は前段の単位加算回路からの入力キャリー
信号のレベルが確定された時点で確定される。このた
め、この算術論理演算ユニットＡＬＵでは、上記群キャ
リー発生回路ＧＣＧ１〜ＧＣＧ４によるキャリー演算処
理が算術論理演算ユニットＡＬＵ全体の演算処理時間に
対するクリティカルパスとなるが、この実施例の算術論
理演算ユニットＡＬＵでは、各単位加算回路における加
算処理がマイナス６回路の６減算処理を含めた形で条件
付加算方式とされ、上記群キャリー発生回路によるキャ
リー演算処理と並行して行われるため、従来の算術論理
演算ユニットＡＬＵにおいて、出力キャリー信号Ｃｏｕ
ｔ及びＣ０４のレベルが確定した後で行われていた６減
算処理は、算術論理演算ユニットＡＬＵの実質的なクリ
ティカルパスからはずれ、算術論理演算ユニットＡＬＵ
全体としての演算処理時間がさらに短縮される。
【００４５】（３）上記（１）及び（２）により、算術
論理演算ユニット等の論理演算回路を含むマイクロコン
ピュータ等の処理能力を高めることができるという効果
が得られる。
論理演算ユニット等の論理演算回路を含むマイクロコン
ピュータ等の処理能力を高めることができるという効果
が得られる。
【００４６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００４７】例えば、上記実施例では、群キャリー発生
回路において形成されるクリティカルパスでの負荷を低
減するようにしたが、それに加えて、算術論理演算ユニ
ットＡＬＵにおける他のクリティカルパスでの負荷を低
減することは、演算処理速度の向上を図る上で有効であ
る。例えば、図４において、群関数発生回路ＧＡＦＧか
ら出力される群関数伝播関数Ｐ０３，群関数発生関数Ｇ
０３は、群キャリー発生回路ＧＣＧ１に他に、選択回路
ＳＥＬ３，ＳＥＬ４へも伝達されるが、そのように分岐
パスが形成される場合において、上記実施例と同様に、
インバータ等のバッファアンプをパス毎に配置すること
によって、負荷を分担するように構成することができ
る。
回路において形成されるクリティカルパスでの負荷を低
減するようにしたが、それに加えて、算術論理演算ユニ
ットＡＬＵにおける他のクリティカルパスでの負荷を低
減することは、演算処理速度の向上を図る上で有効であ
る。例えば、図４において、群関数発生回路ＧＡＦＧか
ら出力される群関数伝播関数Ｐ０３，群関数発生関数Ｇ
０３は、群キャリー発生回路ＧＣＧ１に他に、選択回路
ＳＥＬ３，ＳＥＬ４へも伝達されるが、そのように分岐
パスが形成される場合において、上記実施例と同様に、
インバータ等のバッファアンプをパス毎に配置すること
によって、負荷を分担するように構成することができ
る。
【００４８】また、図４において、各単位加算回路に設
けられる２組の加算回路は、関数発生回路，半加算回
路，全加算回路，キャリー発生回路ならびに群関数発生
回路とが一体化されるものであってもよい。この場合、
例えば演算データＸ０〜Ｘ３及びＹ０〜Ｙ３が半加算回
路に直接入力される。群キャリー発生回路ＧＣＧ１〜Ｇ
ＣＧ４及びユニットキャリー発生回路ＵＣＧは、それぞ
れ条件付演算方式を採るものであってもよい。選択回路
ＳＥＬ３は、例えば群キャリー伝播関数Ｐ０３及び群キ
ャリー発生関数Ｇ０３の両方を切換え制御信号として用
いるものであってもよい。また、選択回路ＳＥＬ３及び
ＳＥＬ４と選択回路ＳＥＬ５は、例えば内部制御信号ｂ
ｃｄと群キャリー伝播関数及び群キャリー発生関数Ｇ０
３ならびにキャリー信号Ｃ０４を受ける１個の選択回路
に一体化してもよい。算術論理演算ユニットＡＬＵに供
給される演算データは、任意のビット長をとりうる。ま
た、算術論理演算ユニットＡＬＵは、補数発生回路ＣＯ
Ｍを含むものであってもよい。
けられる２組の加算回路は、関数発生回路，半加算回
路，全加算回路，キャリー発生回路ならびに群関数発生
回路とが一体化されるものであってもよい。この場合、
例えば演算データＸ０〜Ｘ３及びＹ０〜Ｙ３が半加算回
路に直接入力される。群キャリー発生回路ＧＣＧ１〜Ｇ
ＣＧ４及びユニットキャリー発生回路ＵＣＧは、それぞ
れ条件付演算方式を採るものであってもよい。選択回路
ＳＥＬ３は、例えば群キャリー伝播関数Ｐ０３及び群キ
ャリー発生関数Ｇ０３の両方を切換え制御信号として用
いるものであってもよい。また、選択回路ＳＥＬ３及び
ＳＥＬ４と選択回路ＳＥＬ５は、例えば内部制御信号ｂ
ｃｄと群キャリー伝播関数及び群キャリー発生関数Ｇ０
３ならびにキャリー信号Ｃ０４を受ける１個の選択回路
に一体化してもよい。算術論理演算ユニットＡＬＵに供
給される演算データは、任意のビット長をとりうる。ま
た、算術論理演算ユニットＡＬＵは、補数発生回路ＣＯ
Ｍを含むものであってもよい。
【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータの算術論理演算ユニットに適用した場合
について説明したが、それに限定されず、例えば、各種
のディジタル処理装置やディジタル制御装置に含まれる
同様な演算論理回路にも適用できる。
なされた発明をその背景となった利用分野であるマイク
ロコンピュータの算術論理演算ユニットに適用した場合
について説明したが、それに限定されず、例えば、各種
のディジタル処理装置やディジタル制御装置に含まれる
同様な演算論理回路にも適用できる。
【００５０】本発明は、論理演算回路を含むディジタル
装置に広く適用できる。
装置に広く適用できる。
【００５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５２】すなわち、群キャリー発生回路におけるキ
ャリー伝播パスなどのクリティカルパスと、選択回路へ
選択信号として伝達される信号の伝達経路などの分岐パ
スとをそれぞれ別個に駆動することによって、クリティ
カルパスにおける負荷が低減され、それによって演算処
理の高速化が達成される。
ャリー伝播パスなどのクリティカルパスと、選択回路へ
選択信号として伝達される信号の伝達経路などの分岐パ
スとをそれぞれ別個に駆動することによって、クリティ
カルパスにおける負荷が低減され、それによって演算処
理の高速化が達成される。
【図１】図１はこの発明が適用された算術論理演算ユニ
ットにおける主要部の構成例ブロック図である。
ットにおける主要部の構成例ブロック図である。
【図２】図２は図１の算術論理演算ユニットにおける主
要部と比較するためのブロック図である。
要部と比較するためのブロック図である。
【図３】図３は図１及び図２の構成における算術論理演
算ユニットにおける主要部の動作タイミング図である。
算ユニットにおける主要部の動作タイミング図である。
【図４】図４はこの発明が適用された算術論理演算ユニ
ットの全体的な構成ブロック図である。
ットの全体的な構成ブロック図である。
【図５】図５はこの発明が適用された算術論理演算ユニ
ットにおける主要部の構成例ブロック図である。
ットにおける主要部の構成例ブロック図である。
１Ａ，１Ｂ インバータ １０Ａ，１０Ｂ インバータ ２０Ａ，２０Ｂ インバータ Ａ１，Ａ２ ノード Ｂ１，Ｂ２ ノード ３０，４０，５０ 選択回路 ６０ クリティカルパス ＡＬＵ 算術論理演算ユニット ＣＯＭ 補数発生回路 ＋６ プラス６回路 ＡＦＧ 関数発生回路 ＨＡ 半加算回路 ＣＧＡ，ＣＧＢ キャリー発生回路 ＧＡＦＧ 群関数発生回路 ＦＡＡ，ＦＡＢ 全加算回路 −６，−６Ａ，−６Ｂ マイナス６回路 ＧＣＧ１〜ＧＣＧ４ 群キャリー発生回路 ＵＣＧ ユニットキャリー発生回路 ＳＥＬ１〜ＳＥＬ７ 選択回路
Claims (4)
- 【請求項１】 入力信号の演算処理を行うための複数組
の演算回路と、群キャリー伝播関数及び群キャリー発生
関数に基づいて、各群のキャリー信号を形成するための
群キャリー発生回路と、キャリー信号に基づいて上記演
算回路の演算結果を選択するための選択回路とを含む論
理演算回路において、クリティカルパスとされる経路
と、この経路から分岐される信号伝達経路とがそれぞれ
別個に駆動されるようにバッファアンプが配置されて成
ることを特徴とする論理演算回路。 - 【請求項２】 入力信号の演算処理を行うための複数組
の演算回路と、群キャリー伝播関数及び群キャリー発生
関数に基づいて、各群のキャリー信号を形成するための
群キャリー発生回路と、キャリー信号に基づいて上記演
算回路の演算結果を選択するための選択回路とを含む論
理演算回路において、上記群キャリー発生回路における
キャリー伝播パスと、上記選択回路へ選択信号として伝
達される信号の伝達経路とをそれぞれ別個に駆動するた
めの複数のバッファアンプを含むことを特徴とする論理
演算回路。 - 【請求項３】 上記複数のバッファアンプの入力端子が
互いに共通接続されることによって、上記複数のバッフ
ァアンプに同一信号が入力されるように構成された請求
項２記載の論理演算回路。 - 【請求項４】 ＢＣＤコード化された演算データに対す
る加算機能を有し、そのためのプラス６回路と加算回路
及びマイナス６回路とを具備し、かつ、上記マイナス６
回路を包含する形で条件付加算方式を採るように構成さ
れた請求項２又は３記載の論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16048993A JPH06348459A (ja) | 1993-06-04 | 1993-06-04 | 論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16048993A JPH06348459A (ja) | 1993-06-04 | 1993-06-04 | 論理演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348459A true JPH06348459A (ja) | 1994-12-22 |
Family
ID=15716048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16048993A Withdrawn JPH06348459A (ja) | 1993-06-04 | 1993-06-04 | 論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926396A (en) * | 1995-05-26 | 1999-07-20 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| JP2009009463A (ja) * | 2007-06-29 | 2009-01-15 | Nippon Telegr & Teleph Corp <Ntt> | 処理回路 |
-
1993
- 1993-06-04 JP JP16048993A patent/JPH06348459A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926396A (en) * | 1995-05-26 | 1999-07-20 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| US5978573A (en) * | 1995-05-26 | 1999-11-02 | Matsushita Electric Industrial Co.Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| JP2009009463A (ja) * | 2007-06-29 | 2009-01-15 | Nippon Telegr & Teleph Corp <Ntt> | 処理回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4052604A (en) | Binary adder | |
| US4707800A (en) | Adder/substractor for variable length numbers | |
| US4785421A (en) | Normalizing circuit | |
| JP3244506B2 (ja) | 小型乗算器 | |
| US4761760A (en) | Digital adder-subtracter with tentative result correction circuit | |
| US6411980B2 (en) | Data split parallel shifter and parallel adder/subtractor | |
| JPH0215088B2 (ja) | ||
| US4172288A (en) | Binary or BCD adder with precorrected result | |
| US4683548A (en) | Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor | |
| US5122982A (en) | Carry generation method and apparatus | |
| US4763295A (en) | Carry circuit suitable for a high-speed arithmetic operation | |
| US3970833A (en) | High-speed adder | |
| US4486851A (en) | Incrementing/decrementing circuit as for a FIR filter | |
| EP0347029A2 (en) | Binary carry or borrow look-ahead circuit | |
| JPH08161149A (ja) | シフト装置 | |
| US4827444A (en) | Carry skip-ahead circuit for Manchester-type adder chain | |
| JPH09222991A (ja) | 加算方法および加算器 | |
| KR100221517B1 (ko) | 고속 다이나믹 바이너리 인크리멘터 | |
| US6003059A (en) | Carry select adder using two level selectors | |
| JPH06348459A (ja) | 論理演算回路 | |
| US5140546A (en) | Adder circuit apparatus | |
| US5227678A (en) | Fast digital comparison circuit for fuzzy logic operations | |
| EP0242600A2 (en) | Carry look-ahead calculating method and circuits therefor | |
| US4979140A (en) | Signed digit adder circuit | |
| JP2561639B2 (ja) | 算術論理演算ユニット |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |