JPS63303427A - ３入力加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、３入力加算回路に関するものである。

〔従来の技術〕

第２図は従来のｎビットの入力Ａ、Ｂ、Ｃの和を求める
加算回路を示す接続図である０図に示すように、（２ｎ
＋１）個の全加算回路１０〜２０で構成される。９は電
源（接地）腺である。入力端子Ａ０〜Ａ、−１は全加算
回路１０〜１４の第１入力に接続され、入力端子８０〜
Ｂ、−、は全加算回路１０〜１４の第２の入力に接続さ
れる。入力端子００〜Ｃ７−１は全加算回路１５〜１９
の第２の入力に接続される。全加算回路１０の第３の入
力は電源線９に接続され、サム出力は全加算回路１５の
第１の入力に接続され、キャリ出力は全加算回路１１の
第３の入力に接続される。全加算回路１１のサム出力は
全加算回路１６の第１の入力に接続され、キャリ出力は
全加算回路１２の第３の入力に接続される。以下同様に
して順次接続される。全加算回路１３のサム出力は全加
算回路１８の第１の入力に接続され、キャリ出力は全加
算回路１４の第３の入力に接続される。全加算回路１４
のサム出力は全加算回路１９の第１の入力に接続され、
キャリ出力は全加算回路２０の第１の入力に接続される
。次いで全加算回路１５の第３の入力は電源線９に接続
され、サム出力は出力端子Ｙ０に接続され、キャリ出力
は全加算回路１６の第３の入力に接続される。全加算回
路１６のサム出力は出力端子Ｙ１に接続され、キャリ出
力は全加算回路１７の第３の入力に接続される。以下同
様にして順次接続される。全加算回路１８のサム出力は
出力端子Ｙ１４に接続され、キャリ出力は全加算回路１
９の第３の入力に接続される。全加算回路１９のサム出
力は出力端子Ｙ、、に接続され、キャリ出力は全加算回
路２０の第３の入力に接続される。全加算回路２０の第
２の入力は電源線９に接続され、サム出力は出力端子Ｙ
７に接続され、キャリ出力は出力端子Ｙ７．．に接続さ
れる。

以上のように、ｎビットの３入力加算器を構成すれば、
（２ｎ＋１）個の全加算回路を必要とする。

次に動作について説明する。

第２図に示すように、まず全加算回路１０〜１４により
、ｎビットの入力Ａ　（Ａ、、−＋　Ａ、、−ｚ・・・
・・・Ａ６）と入力Ｂ　（Ｂ−＋　Ｂ、、−ｚ・・・・
・・Ｂｅ）の和が求められる。次いで全加算回路１５〜
２０により、これらの和と入力Ｃ（Ｃ７−ｔ　Ｃ，、−
ｚ・・・・・・ＣＯ）との和が求められる。

第３図は全加算回路１０〜２０の真理値を表に示した図
である。第１の入力（ＩＮＩ）と第２の入力（ＩＮ２）
と第３の入力（ＩＮ３）の値により、それらのサム出力
（Ｓｕｎ）とキャリ出力（Ｃｏｕｔ）が第３図中の表に
示すように生成される。

（発明が解決しようとする問題点〕 従来の３入力加算回路は以上のように構成されているの
で、全加算回路数が多く、そのために動作速度が遅くな
るという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、全加算回路数が１段歩なく、高速に動作でき
る３入力加算回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る３入力加算回路は、３入力の１ビット目
を加算してそのサム出力を本回路の１ビア）目の出力と
して出力する入力段の第１の加算回路と、上記３入力の
第２〜ｎビット目をそれぞれ加算する入力段の第２〜ｎ
の加算回路と、上記入力段の第１の加算回路のキャリ出
力と入力段の第２の加算回路のサム出力を加算してその
サム出力を本回路の２ビット目の出力として出力する出
力段の第１の加算回路と、上記入力段の第１（ｉ＝２〜
ｎ−１）の加算回路のキャリ出力、上記入力段の第（ｉ
＋１）の加算回路のサム出力及び出力段の第（ｉ−１）
の加算回路のキャリ出力をそれぞれ加算してそのサム出
力を本回路の第３〜ｎビット目の出力として出力する出
力段の第ｉの加算回路と、上記入力段の第ｎの加算回路
のキャリ出力と上記出力段の第（ｎ−１）の加算回路の
キャリ出力を加算してそのサム出力とキャリ出力をそれ
ぞれ本回路の第（ｎ＋１）ビット目、第（ｎ＋２）ビッ
ト目の出力として出力する出力段の第ｎの加算回路とを
備えたものである。

〔作用〕

この発明においては、２ｎ個の加算回路を上記のように
接続する構成としたから、必要とする全加算回路数が削
減でき、かつ高速動作が可能となる。

〔発明の実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明の一実施例による４ビットの３入力加算
回路の構成を示す接続図であり、図において全加算回路
１〜８は従来例で示した第２図の全加算回路１０〜２０
と同一のものである。また９は電源（接地）線である。

入力端子Ａ、〜Ａ３は全加算回路１〜４の第１の入力に
接続され、入力端子Ｂ、〜Ｂ、は全加算回路１〜４の第
２の入力に接続され、入力端子００〜Ｃ１は全加算回路
１〜４の第３の入力に接続される。全加算回路１のサム
出力は出力端子Ｙ、に接続され、キャリ出力は全加算回
路５の第２の入力に接続される。全加算回路２のサム出
力は全加算回路５の第１の入力に接続され、キャリ出力
は全加算回路６の第２の入力に接続される。全加算回路
３のサム出力は全加算回路６の第１の入力に接続され、
キャリ出力は全加算回路７の第２の入力に接続される。

全加算回路４のサム出力は全加算回路７の第１の入力に
接続され、キャリ出力は全加算回路８の第２の入力に接
続される。全加算回路５の第３の入力は電源線９に接続
され、サム出力は出力端子Ｙ、に接続され、キャリ出力
は全加算回路６の第３の入力に接続される。全加算回路
６のサム出力は出力端子Ｙｔに接続され、キャリ出力は
全加算回路７の第３の入力に接続される。

全加算回路７のサム出力は出力端子Ｙ、に接続され、キ
ャリ出力は全加算回路８の第３の入力に接続される。全
加算回路８の第１の入力はｔ源’＆’Ａ　９に接続され
、サム出力は出力端子Ｙ４に接続され、キャリ出力は出
力端子ＹＳに接続される。

以上のように８個の全加算回路を接続することによって
４ビットの３入力加算回路を構成することができる。

次に動作について説明する。

第１図に示すように、４ビ・ノドでそれぞれの入力を考
える。今、Ａ＝１０．８＝９．Ｃ＝１３の場合の和を求
めると次のようになる。

１０１０・・・・・・１０ １００１・・・・・・９ ＋　　　１１０１・・・・・・１３ １０・・・・・・１ビット目の和 ０１　・・・・・・２ビット目の和 ０１　　・・・・・・３ビット目の和 ＋　１１　　　・・・・・・４ビット目の和１００００
０・・・・・・３２ これは、まず、それぞれのビット単位での和を求め、次
いで、それらの部分和を求めたものである。

つまり、１ビット目の和（この場合はｏ＋１＋１）を全
加算回路１で、２ビット目の和（１＋。

＋０）を全加算回路２で、３ビット目の和（０十０＋１
）を全加算回路３で、４ビット目の和（ｌ＋１＋１）を
全加算回路４で求める。１ビット目の和のサム（この場
合はＯ）は解の１ビット目（ＬＳＢ）となり、キャリ　
（１）は２ピツトロの和のサム（１）との和を全加算回
路５で求める。そのサム（０）は解の２ビット目となり
、キャリ　（１）は２ビット目の和のサム（０）と３ビ
ット目の和のサム（１）との和を全加算回路６で求める
。

そのサム（０）は解の３ビット目となり、キャリ（１）
は３ビット目の和のキャリ　（０）と４ビット目の和の
サム（１）との和を全加算回路７で求める。そのサム（
０）は解の４ビット目となり、キャリ　（１）は４ビ、
ットー目の和のキャリ　（１）との和を全加算回路８で
求める。そのサム（０）は解の５ビット目となり、キャ
リ　（１）は解の６ビット目（ＭＳＢ）となる。

以上のようにして（１０＋９＋１３）の解３２（１００
０００）が得られ、本実施例回路は４ビットの３入力の
加算動作をおこなっている。

なお、上記実施例では入力が４ビットのものを示したが
、ｎビット（ｎ≧２）の場合でも同様に全加算回路を２
ｎ個接続すればよい。

このように、従来例に比して全加算回路を１個削減する
ことができ、かつ高速動作が可能となる。

なお、上記実施例では全加算回路５と全加算回路８は３
つの入力のうち１つを電源線９に接続したものを示した
が、この全加算回路５．８は半加算回路におきかえて、
電Ｓ線９に接続する端子を省略してもよい。

〔発明の効果〕

以上のように、この発明によれば、ｎビットの３入力加
算回路において、３入力の１ビット目を加算してそのサ
ム出力を本回路の１ビット目の出力として出力する入力
段の第１の加算回路と、上記３入力の第２〜ｎビット目
をそれぞれ加算する入力段の第２〜ｎの加算回路と、上
記入力段の第１の加算回路のキャリ出力と入力段の第２
の加算回路のサム出力を加算してそのサム出力を本回路
の２ビット目の出力として出力する出力段の第１の加算
回路と、上記入力段の第ｉ　　（ｉ＝２〜ｎ　−１）の
加算回路のキセリ出力、上記入力段の第（ｉ＋１）の加
算回路のサム出力及び出力段の第（ｉ−１）の加算回路
のキャリ出力をそれぞれ加算してそのサム出力を本回路
の第３〜ｎビット目の出力として出力する出力段の第ｉ
の加算回路と、上記入力段の第ｎの加算回路のキャリ出
力と上記出力段の第（ｎ−１）の加算回路のキャリ出力
を加−してそのサム出力とキャリ出力をそれぞれ本回路
の第（ｎ＋１）ビット目、第（ｎ＋２）ビット目の出力
として出力する出力段の第ｎの加算回路とを備え、必要
な加算回路が２ｎ個ですむ構成としたから、回路面積が
小さくてすみ、また、高速で動作する３入力加算回路を
得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例である４ビットの３入力加
算回路を示す接続図、第２図は従来のｎビットの３入力
加算回路を示す接続図、第３図は全加算回路の真理値を
表に示した図である。 １〜８，１０〜２０は全加算回路、９は電源（接地）線
、Ａ０〜Ａ、−＋　、８６〜Ｂ、、−、、Ｃ，〜Ｃ７−
１は入力端子、Ｙ０〜Ｙ７゜１は出力端子。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ｎビットの３入力を加算する３入力加算回路にお
   いて、 上記３入力の１ビット目を加算してそのサム出力を本回
   路の１ビット目の出力として出力する入力段の第１の加
   算回路と、 上記３入力の第２〜ｎビット目をそれぞれ加算する入力
   段の第２〜ｎの加算回路と、 上記入力段の第１の加算回路のキャリ出力と入力段の第
   ２の加算回路のサム出力を加算してそのサム出力を本回
   路の２ビット目の出力として出力する出力段の第１の加
   算回路と、 上記入力段の第ｉ（ｉ＝２〜ｎ−１）の加算回路のキャ
   リ出力、上記入力段の第（ｉ＋１）の加算回路のサム出
   力及び出力段の第（ｉ−１）の加算回路のキャリ出力を
   それぞれ加算してそのサム出力を本回路の第３〜ｎビッ
   ト目の出力として出力する出力段の第ｉの加算回路と、 上記入力段の第ｎの加算回路のキャリ出力と上記出力段
   の第（ｎ−１）の加算回路のキャリ出力を加算してその
   サム出力とキャリ出力をそれぞれ本回路の第（ｎ＋１）
   ビット目、第（ｎ＋２）ビット目の出力として出力する
   出力段の第ｎの加算回路とを備えたことを特徴とする３
   入力加算回路。