JP2000231476A - 固定小数点型乗加算器 - Google Patents

Abstract

(57)【要約】 【課題】固定小数点型乗加算器のハードウエア構成を殆
んど増加させずに、演算精度を浮動小数点型乗加算器程
度に向上させる。 【解決手段】入力データと帰還入力データのいずれかを
選択して出力する入力選択用のセレクタ１１と、セレク
タの選択出力である乗数データＸと係数入力データであ
る被乗数データＹの乗算を行う乗算回路１２と、乗算回
路の乗算出力が一方の加算入力となる加算回路１３と、
加算回路の加算出力Ｚを一時的に保持して加算回路の他
方の加算入力とするデータ保持回路１４と、加算出力を
選択的に上位側へビットシフトさせる左ビットシフト回
路１５と、左ビットシフト回路の出力データが書き込ま
れ、読み出しデータをセレクタの一方の入力端に帰還さ
せるデータ格納装置１６とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
形成される固定小数点型乗加算器に係り、特に乗算回路
へのデータ帰還ループに関するもので、例えばデジタル
オーディオ機器用のデジタルシグナルプロセッサ（ＤＳ
Ｐ）に使用されるものである。

【０００２】

【従来の技術】一般に、ＤＳＰに内蔵される固定小数点
型乗加算器においては、小数点を有するデータの表現形
式として、（１）小数点位置をデータの最下位ビットの
下位側に設定して整数として扱う方式と、（１）小数点
位置をデータの最上位ビットの上位側に設定して純小数
（整数部を持たない実数）として扱う（フラクション表
現）方式が知られており、現在は後者の方式が圧倒的に
採用されている。

【０００３】図５は、従来の固定小数点型乗加算器の一
例を示す。

【０００４】図５において、ＩＮは入力データ、Ｙは係
数入力データ（被乗数データ）、５１は前記入力データ
ＩＮと後述する帰還入力データを選択的に出力するセレ
クタ、５２は上記セレクタ５１の選択出力を格納するデ
ータ格納装置、５３は上記データ格納装置５２から読み
出された乗数データＸと前記被乗数データＹとを乗算す
る乗算回路、５４は上記乗算回路５３の乗算出力が一方
の加算入力となる加算回路、５５は上記加算回路５４の
加算出力を一時的に保持し、上記加算回路５４の他方の
加算入力とするレジスタ、５６は上記加算回路５４の加
算出力を前記セレクタ５１の一方の入力端に帰還させる
際にはそのまま通過させ、上記加算出力を最終的に演算
結果として出力する際には所定ビット数のシフトを行う
シフターである。

【０００５】この固定小数点型乗加算器の構成および動
作はよく知られており、ここでは、その詳細な説明は省
略するが、入力データＩＮの下位数ビットしか変化しな
いような微小信号が入力した場合、あるいは、係数入力
データＹの係数が小さい場合、あるいは、演算誤差の大
きい帰還がかかった積和演算を行う場合には、演算の途
中で桁落ちが起こり、誤差を含んだ演算結果が出力され
る。

【０００６】したがって、この演算結果を用いて演算を
繰り返す場合には、誤差を含んだ数値同士の演算を行う
ことになるので、最終的に多くの誤差を含んだ演算結果
が出力され、演算精度が低下する。

【０００７】つまり、図５に示した固定小数点型乗加算
器を内蔵するＤＳＰにおいては、内部で扱えるデータの
ビット長の制限があり、入力データＩＮの下位ビットの
演算結果が途中で切り捨てられて演算誤差となるので、
内部で扱えるデータのビット長によって演算精度が決ま
る。

【０００８】なお、図５中の乗算回路５３のハードウエ
ア構成は、基本的には１ビット当り１つのアンドゲート
で構成できる。また、図５中の加算回路５４のハードウ
エア構成は、１ビット当り１つの全加算器で構成でき
る。

【０００９】一方、浮動小数点型乗加算器においては、
固定小数点型乗加算器と同様のビット長を扱う場合で
も、仮数部を常に純小数として扱うことができるので、
仮数部、指数部のビット数を十分にとっておけば、演算
による丸め誤差を低減することができ、演算精度が大幅
に改善される。しかし、浮動小数点型乗加算器は、ハー
ドウエアが複雑かつ大規模になり、処理がより複雑にな
る。

【００１０】即ち、浮動小数点型乗加算器における乗算
回路のハードウエア構成は、図６（ａ）に示すように、
指数部演算用の加算回路６１、仮数部演算用の乗算回路
６２、加算結果を正規化するための正規化回路６３が必
要になる。

【００１１】また、浮動小数点型乗加算器における加算
回路のハードウエア構成は、図６（ｂ）に示すように、
指数部の大小を比較する比較器６５、被演算数の桁合わ
せ回路６６、加算器６７、加算結果を正規化するための
正規化回路６８が必要になる。

【００１２】一方、図７は、図５に示した固定小数点型
乗加算器を適用した従来のＩＩＲ（Infinite Impulse r
esponse ；無限インパルス応答）型のＬＰＦ（ロウパス
フィルタ）の一例を示している。

【００１３】図７において、入力信号ＩＮは、係数ａ0
を持つ第１の係数回路７１１に入力するとともに第１の
レジスタ７２１に格納される。この第１のレジスタ７２
１の出力は係数a1を持つ第２の係数回路７１２に入力す
るとともに第２のレジスタ７２２に格納される。この第
２のレジスタ７２２の出力は係数a2を持つ第３の係数回
路７１３に入力する。これらの第１の係数回路７１１、
第２の係数回路７１２および第３の係数回路７１３の出
力は第１の加算回路７３１に入力されて加算される。

【００１４】この第１の加算回路７３１の出力は第２の
加算回路７３２に入力される。この第２の加算回路７３
２の出力は第３のレジスタ７２３に格納され、この第３
のレジスタ７２３の出力は係数b1を持つ第４の係数回路
７１４に入力するとともに第４のレジスタ７２４に格納
される。この第４のレジスタ７２４の出力は係数b2を持
つ第５の係数回路７１５に入力する。これらの第４の係
数回路７１４および第５の係数回路７１５の出力は帰還
されて前記第２の加算回路７３２に入力されて前記第１
の加算回路７３１の出力とともに加算される。そして、
第２の加算回路７３２の出力は出力信号ＯＵＴとして取
り出される。

【００１５】上記ＩＩＲ型のＬＰＦにおいては、１サン
プル周期ずれた入力信号を第１の加算回路７３１に入力
して累積加算して移動平均をとり、さらに第１の加算回
路７３１の出力信号と帰還信号を第２の加算回路７３２
に入力して累積加算することにより、フィルタの次数を
少なくして遮断周波数ｆc の領域の特性の急峻化を図っ
ている。この場合、遮断周波数ｆc を低くするために
は、前記係数a1、a2、b1、b2を小さく設定する。

【００１６】ところで、現行のデジタルオーディオ機器
用のＤＳＰの演算精度は、通常は図５に示したような固
定小数点型乗加算器を使用することで十分に対応できる
が、この固定小数点型乗加算器を例えば図７に示したＩ
ＩＲ型のＬＰＦに適用した場合に、一部の演算（帰還が
かかっている積和演算を繰り返す演算部分）で演算精度
が不十分になってしまうことがある。

【００１７】一方、デジタルオーディオ機器用のＤＳＰ
に浮動小数点型乗加算器を使用すると、演算精度は十分
に得られるとしても、ハードウエア構成が冗長になり、
デジタルオーディオ機器のコストが上昇してしまう。

【００１８】ここで、遮断周波数ｆc を例えば５０Ｈｚ
に設定した二次のＩＩＲ型のＬＰＦのインパルス応答特
性について、２４ビット固定小数点型乗加算器を使用し
た場合の演算結果を図８中に実線で示しており、対比の
ため、浮動小数点型乗加算器を使用した場合の演算結果
を図８中に点線で示す。

【００１９】図８の特性から、ＩＩＲ型のＬＰＦにおい
て、固定小数点型乗加算器を使用した場合の演算精度は
浮動小数点型乗加算器を使用した場合の演算精度よりも
劣っていることが明らかである。

【００２０】

【発明が解決しようとする課題】上記したように従来の
固定小数点型乗加算器は、ハードウエア構成は簡易であ
るが、内部で扱えるデータのビット長によって演算精度
が決まるので、微小信号が入力した場合とか係数入力デ
ータの係数が小さい場合とか演算誤差の大きい帰還がか
かった積和演算を行う場合には演算精度が低下するとい
う問題があった。

【００２１】本発明は上記の問題点を解決すべくなされ
たもので、ハードウエア構成を殆んど増加させずに、演
算精度を浮動小数点型乗加算器程度に向上させ得る固定
小数点型乗加算器を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明の第１の固定小数
点型乗加算器は、入力データと帰還入力データのいずれ
かを選択して出力する入力選択用のセレクタと、前記入
力選択用のセレクタの選択出力である乗数データと係数
入力データである被乗数データの乗算を行う乗算回路
と、前記乗算回路の乗算出力が一方の加算入力となる加
算回路と、前記加算回路の加算出力を一時的に保持して
前記加算回路の他方の加算入力とするデータ保持回路
と、前記加算回路の加算出力を選択的に上位側へビット
シフトさせる左ビットシフト回路と、前記左ビットシフ
ト回路の出力データが書き込まれ、読み出しデータを前
記セレクタの一方の入力端に帰還させるデータ格納装置
とを具備することを特徴とする。

【００２３】本発明の第２の固定小数点型乗加算器は、
第１の固定小数点型乗加算器において、前記左ビットシ
フト回路は、前記加算回路の加算出力のビット数に所望
のヘッドマージンを加えたビット数を有することを特徴
とする。

【００２４】本発明の第３の固定小数点型乗加算器は、
第１または第２の固定小数点型乗加算器において、前記
左ビットシフト回路のヘッドマージンと前記被乗数デー
タの値に基づいて前記左ビットシフト回路の左ビットシ
フト量を自動的に制御する制御回路を具備することを特
徴とする。

【００２５】本発明の第４の固定小数点型乗加算器は、
第１乃至第３のいずれか１つの固定小数点型乗加算器に
おいて、前記左ビットシフト回路の出力データとともに
その左ビットシフト量データを前記データ格納装置に書
き込み、最終的に演算結果を出力する際には前記データ
格納装置から読み出された左ビットシフト量データに基
づいて前記加算回路の加算出力を下位側へビットシフト
させるように制御することを特徴とする。

【００２６】本発明の第５の固定小数点型乗加算器は、
第４の固定小数点型乗加算器において、前記加算回路の
加算出力が入力し、その出力先の一方として前記左ビッ
トシフト回路を選択する出力先選択用のセレクタと、前
記出力先選択用のセレクタの出力先の他方となり、前記
データ格納装置から読み出された左ビットシフト量デー
タに基づいて前記出力先選択用のセレクタの出力を下位
側へビットシフトさせる右ビットシフト回路とをさらに
具備することを特徴とする。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２８】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係る固定小数点型乗加算器を示してい
る。

【００２９】図１に示す固定小数点型乗加算器は、入力
データＩＮと帰還入力データＦのいずれかを選択して出
力する入力選択用セレクタ１１と、前記入力選択用のセ
レクタ１１の選択出力である乗数データＸと係数入力デ
ータである被乗数データＹの乗算を行う乗算回路１２
と、前記乗算回路１２の乗算出力が一方の加算入力とな
る加算回路１３と、前記加算回路１３の加算出力データ
Ｚを一時的に保持して前記加算回路１３の他方の加算入
力とするデータ保持回路（レジスタ）１４と、前記加算
回路１３の加算出力Ｚが入力された際に選択的に上位側
へビットシフトさせる左ビットシフト回路１５と、前記
左ビットシフト回路１５の出力データを格納し、読み出
しデータを前記入力選択用セレクタ１１の一方の入力端
に帰還させるデータ格納装置１６とを具備する。

【００３０】なお、前記乗算回路１２のハードウエア構
成は、基本的には１ビット当り１つのアンドゲートで構
成できる。また、前記加算回路１３のハードウエア構成
は、１ビット当り１つの全加算器で構成できる。

【００３１】さらに、前記左ビットシフト回路１５のビ
ットシフト量を制御するための制御回路１７が設けられ
ており、この制御回路１７は、ビットシフト量の制御プ
ログラムを例えばＲＯＭテーブルとか優先機能付きエン
コーダに格納している。

【００３２】この制御回路１７は、高精度の固定小数点
型演算の場合には左ビットシフト回路１５のビットシフ
トを行わせるように制御し、通常の固定小数点型演算の
場合には左ビットシフト回路１５のビットシフトを行わ
せずにデータを素通りさせる。

【００３３】前記データ格納装置１６は、例えばＤＲＡ
Ｍとかレジスタが用いられており、前記左ビットシフト
回路１５の出力データとその左ビットシフト量を表わす
データが書き込まれる。この際、通常の固定小数点型演
算の場合には、左ビットシフト回路１５でのビットシフ
ト量は零である。

【００３４】さらに、本例では、前記加算回路１３の加
算出力Ｚが入力する出力先選択用のセレクタ１８と、こ
の出力先選択用のセレクタ１８から供給されるデータを
下位側へビットシフトさせる右ビットシフト回路１９と
が設けられている。

【００３５】この場合、上記出力先選択用のセレクタ１
８は、演算が最終的に終了するまでは前記加算出力Ｚの
出力先として前記左ビットシフト回路１５を選択し、演
算が最終的に終了した後は前記加算出力Ｚの出力先とし
て前記右ビットシフト回路１９を選択する。

【００３６】なお、前記左ビットシフト回路１５は、前
記加算回路１３の加算出力Ｚのビット数に所望の十分な
ヘッドマージン（固定小数点型乗加算器の用途に応じて
決まる）を加えたビット数を有しており、これに対応し
て前記右ビットシフト回路１９も前記加算回路１３の加
算出力Ｚのビット数に所望の十分なヘッドマージンを加
えたビット数を有する。

【００３７】また、前記加算回路１３およびデータ保持
回路１４は、高精度の固定小数点型演算の場合に左ビッ
トシフト回路１５のビットシフトに伴うオーバフローに
対応し得るだけの十分なヘッドマージンが設けられてい
る。

【００３８】次に、上記構成の固定小数点型乗加算器の
動作を説明する。

【００３９】通常の固定小数点型演算を行う場合には、
乗算回路１２による乗算動作、加算回路１３およびデー
タ保持回路１４による累積加算動作、左ビットシフト回
路１５、データ格納装置１６、入力選択用セレクタ１１
を含むデータ帰還ループの動作により、積和演算が行わ
れる。

【００４０】この場合、左ビットシフト回路１５はデー
タが素通りし、データ格納装置１６には左ビットシフト
回路１５の出力データ（実データ）が書き込まれる。そ
して、演算終了後には、積和演算後の結果（加算出力
Ｚ）は右ビットシフト回路１９で出力バスのビット長に
制限されて最終的な演算結果として出力される。この一
連の動作中、データは常に固定小数点で表現される。

【００４１】これに対して、高精度の固定小数点型演算
を行う場合には、前記通常の固定小数点型演算の場合と
比べて、帰還ループの動作時に左ビットシフト回路１５
で最上位ビットがオーバーフローしない程度（頭打ちし
ない程度）に左ビットシフト動作が行われ、加算回路１
３およびデータ保持回路１４でオーバフローに対応した
処理が行われる点が異なる。

【００４２】この左ビットシフト動作は、データを数倍
することに相当（例えば１ビットのシフトはデータを２
倍することに相当）する。そして、データ格納装置１６
は、左ビットシフト回路１５の出力データとその左ビッ
トシフト量を表わすデータが書き込まれ、恰も浮動小数
点型演算の仮数部、指数部と同様のデータを格納するも
のと見做せる。このような動作により、擬似的な浮動小
数点型演算が行われる。

【００４３】そして、演算終了後には、積和演算後の結
果（加算出力Ｚ）は、前記データ格納装置１６に格納さ
れているビットシフト量データおよび前記加算回路１３
でのオーバフロー分に基づいて右ビットシフト回路１９
で右ビットシフト（割り算に相当する）が行われて元の
桁に戻された後、出力バスのビット長に制限されて最終
的な演算結果として出力される。

【００４４】即ち、上記第１の実施の形態に係る固定小
数点型乗加算器によれば、データ格納装置１６を含む積
和演算帰還ループ内に左ビットシフト回路１５を設け、
演算前には加算出力Ｚが帰還するデータの桁を上位側に
シフトさせ、演算終了後には加算出力Ｚの桁を下位側に
シフトさせて元の位置に戻して取り出すことを特徴とす
る。

【００４５】これにより、入力データＩＮの下位ビット
の演算結果が途中で切り捨てられないように制御するこ
とができるので、ハードウエア構成の規模を大幅に増大
させることなく、浮動小数点型乗加算器程度の演算精度
が得られることになる。

【００４６】したがって、上記固定小数点型乗加算器を
内蔵するデジタルオーディオ機器用のＤＳＰによれば、
内部で扱えるデータのビット長の制限があるとしても、
演算精度が大幅に向上する。

【００４７】＜第１の実施の形態の変形例＞第１の実施
の形態における出力先選択用のセレクタ１８を省略し、
前記加算出力Ｚを左ビットシフト回路１５および右ビッ
トシフト回路１９の両方に供給し、最終的な演算結果を
出力する際に右ビットシフト回路１９の出力を出力先で
取り込むようにしてもよい。

【００４８】＜第１の実施の形態の適用例＞図２は、図
１の固定小数点型乗加算器を適用したＩＩＲ型ＬＰＦの
一例を示している。

【００４９】図２において、入力信号ＩＮは、係数ａ0
を持つ第１の係数回路２１１に入力するとともに第１の
レジスタ２２１に格納される。この第１のレジスタ２２
１の出力は係数a1を持つ第２の係数回路２１２に入力す
るとともに第２のレジスタ２２２に格納される。この第
２のレジスタ２２２の出力は係数a2を持つ第３の係数回
路２１３に入力する。これらの第１の係数回路２１１、
第２の係数回路２１２および第３の係数回路２１３の出
力は第１の加算回路２３１に入力されて加算される。

【００５０】この第１の加算回路２３１の出力は、左ビ
ットシフト回路２４を経て第２の加算回路２３２に入力
される。この第２の加算回路２３２の出力（出力信号Ｏ
ＵＴ）は第３のレジスタ２２３に格納され、この第３の
レジスタ２２３の出力は係数b1を持つ第４の係数回路２
１４に入力するとともに第４のレジスタ２２４に格納さ
れる。この第４のレジスタ２２４の出力は係数b2を持つ
第５の係数回路２１５に入力する。これらの第４の係数
回路２１４および第５の係数回路２１５の出力は帰還さ
れて前記第２の加算回路２３２に入力されて前記第１の
加算回路２３１の出力とともに加算される。そして、第
２の加算回路２３２の出力は、右ビットシフト回路２５
を経て出力信号ＯＵＴとして取り出される。

【００５１】さらに、前記各レジスタ２２１〜２２４、
左ビットシフト回路２４、右ビットシフト回路２５のビ
ットシフト量を制御するためのビットシフト制御回路２
６が設けられている。

【００５２】図２のＩＲ型のＬＰＦによれば、帰還がか
かっている積和演算を繰り返す演算部分に図１の固定小
数点型乗加算器を使用しているので、遮断周波数ｆc を
低くするために前記係数a1、a2、b1、b2を小さく設定し
た場合（演算誤差が発生し易い場合）でもビットシフト
量を大きく制御することにより、演算精度が十分に得ら
れる。

【００５３】＜第２の実施の形態＞前記第１の実施の形
態では、制御回路１７のプログラムにより制御される左
ビットシフト回路１５の左ビットシフト量（データの持
ち上げ量）として、最上位ビットがオーバーフローしな
い程度に固定されていた。

【００５４】しかし、左ビットシフト回路１５における
左ビットシフト量は演算精度に影響するので、左ビット
シフト回路１５のヘッドマージンが許す限り左ビットシ
フト量を大きくした方が演算精度が高くなる。

【００５５】ここで、図２に示した二次のＩＩＲ型のＬ
ＰＦにおいて、遮断周波数ｆc を例えば１００Ｈｚに設
定し、ビットシフト量ｎを１〜８まで変化させた場合の
インパルス応答特性について演算した結果を図３（ａ）
乃至（ｈ）に示した。

【００５６】図３（ａ）乃至（ｈ）の特性から、左ビッ
トシフト回路１５のヘッドマージンを十分にとってあれ
ば、ビットシフト量ｎを大きくすることによりフィルタ
特性の大幅な改善を実現できることが分かる。

【００５７】この点を考慮し、用途に応じてさらに高い
演算精度が要求される場合に適した固定小数点型乗加算
器を実現する第２の実施の形態について以下に説明す
る。

【００５８】図４は、本発明の第２の実施の形態に係る
固定小数点型乗加算器を示している。 図４に示す固定
小数点型乗加算器は、図１を参照して前述した固定小数
点型乗加算器と比べて、制御回路１７に代えて、演算に
応じて左ビットシフト量の最適値（極力大きな値）を自
動的に決定してビットシフト量を制御するためのビット
シフト量決定装置４０が付加されている点が異なり、そ
の他は同じであるので図１中と同一符号を付している。

【００５９】即ち、上記ビットシフト量決定装置４０
は、演算結果と被乗数入力データＹの値に基づいて左ビ
ットシフト回路１５のヘッドマージンを考慮してヘッド
マージンが許す限り最も大きな左ビットシフト量を決定
し、決定結果に応じて帰還データのビットシフト量を制
御する機能を有する。

【００６０】このような構成によれば、演算途中に累積
される演算誤差の影響を最小にし、常に浮動小数点型乗
加算器と同等の高精度の演算が行われるようになる。

【００６１】即ち、上記第２の実施の形態に係る固定小
数点型乗加算器によれば、前記第１の実施の形態に係る
固定小数点型乗加算器と同様の効果が得られるほか、演
算に応じて最適な帰還データのビットシフト量を自動的
に決定するためのビットシフト量決定装置４０を設けた
ので、決定結果に応じて帰還データのビットシフト量を
制御することにより、被乗数データＹの値に拘らず、浮
動小数点型乗加算器に相当する高精度の演算を実現する
ことが可能になる。

【００６２】したがって、図４に示した固定小数点型乗
加算器を図２に示した二次のＩＩＲ型のＬＰＦに適用す
れば、演算に応じて帰還データのビットシフト量の最適
値（極力大きな値）を自動的に制御することができるの
で、フィルタ特性の大幅な改善を実現できることにな
る。

【００６３】なお、前記各実施の形態では、最終的に演
算結果を出力する際に、データ格納装置１６に保持され
ているビットシフト量データに基づいて右ビットシフト
回路１９の右ビットシフトを制御したが、これに限ら
ず、図１中の制御回路１７あるいは図４中のビットシフ
ト量決定装置４０により右ビットシフト回路１９の右ビ
ットシフトを制御するようにしてもよい。

【００６４】

【発明の効果】上述したように本発明によれば、ハード
ウエア構成を殆んど増加させずに、演算精度を向上させ
得る固定小数点型乗加算器を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る固定小数点型
乗加算器を示すブロック図。

【図２】図１の固定小数点型乗加算器を適用したＩＩＲ
型ＬＰＦの一例を示すブロック図。

【図３】図２に示した二次のＩＩＲ型のＬＰＦにおいて
ビットシフト量ｎを１〜８まで変化させた場合のインパ
ルス応答特性について演算した結果を示す特性図。

【図４】本発明の第２の実施の形態に係る固定小数点型
乗加算器を示すブロック図。

【図５】従来の固定小数点型乗加算器の一例を示すブロ
ック図。

【図６】従来の浮動小数点型乗加算器の乗算回路および
加算回路の一例を示すブロック図。

【図７】図５の固定小数点型乗加算器を適用した従来の
ＩＩＲ型のＬＰＦの一例を示すブロック図。

【図８】二次のＩＩＲ型のＬＰＦの遮断周波数ｆc を５
０Ｈｚに設定した際のインパルス応答特性について２４
ビット固定小数点型乗加算器を使用した演算した結果と
浮動小数点型乗加算器を使用した演算した結果とを対比
して示す特性図。

【符号の説明】

ＩＮ…入力データ、 Ｆ…帰還入力データ、 Ｘ…乗数入力データ、 Ｙ…係数入力（被乗数入力）データ、 Ｚ…加算出力データ、 １１…入力選択用セレクタ、 １２…乗算回路、 １３…加算回路、 １４…データ保持回路、 １５…左ビットシフト回路、 １６…データ格納装置、 １７…制御回路、 １８…出力先選択用セレクタ、 １９…右ビットシフト回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力データと帰還入力データのいずれか
   を選択して出力する入力選択用のセレクタと、 前記入力選択用のセレクタの選択出力である乗数データ
   と係数入力データである被乗数データの乗算を行う乗算
   回路と、 前記乗算回路の乗算出力が一方の加算入力となる加算回
   路と、 前記加算回路の加算出力を一時的に保持して前記加算回
   路の他方の加算入力とするデータ保持回路と、 前記加算回路の加算出力を選択的に上位側へビットシフ
   トさせる左ビットシフト回路と、 前記左ビットシフト回路の出力データが書き込まれ、読
   み出しデータを前記セレクタの一方の入力端に帰還させ
   るデータ格納装置とを具備することを特徴とする固定小
   数点型乗加算器。
2. 【請求項２】 請求項１記載の固定小数点型乗加算器に
   おいて、 前記左ビットシフト回路は、前記加算回路の加算出力の
   ビット数に所望のヘッドマージンを加えたビット数を有
   することを特徴とする固定小数点型乗加算器。
3. 【請求項３】 請求項１または２記載の固定小数点型乗
   加算器において、 前記左ビットシフト回路のヘッドマージンと前記被乗数
   データの値に基づいて前記左ビットシフト回路の左ビッ
   トシフト量を自動的に制御する制御回路を具備すること
   を特徴とする固定小数点型乗加算器。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   固定小数点型乗加算器において、 前記左ビットシフト回路の出力データとともにその左ビ
   ットシフト量データを前記データ格納装置に書き込み、
   最終的に演算結果を出力する際には前記データ格納装置
   から読み出された左ビットシフト量データに基づいて前
   記加算回路の加算出力を下位側へビットシフトさせるよ
   うに制御することを特徴とする固定小数点型乗加算器。
5. 【請求項５】 請求項４記載の固定小数点型乗加算器に
   おいて、 前記加算回路の加算出力が入力し、その出力先の一方と
   して前記左ビットシフト回路を選択する出力先選択用の
   セレクタと、 前記出力先選択用のセレクタの出力先の他方となり、前
   記データ格納装置から読み出された左ビットシフト量デ
   ータに基づいて前記出力先選択用のセレクタの出力を下
   位側へビットシフトさせる右ビットシフト回路とをさら
   に具備することを特徴とする固定小数点型乗加算器。