JPH06301516A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウエア規模を増大させることなく高精
度かつ高速で演算を行なうことのできる半導体集積回路
を提供する。 【構成】 ａ＋ｂビットのデータを出力するブロックＡ
とａビットのデータ入力部を有する演算ブロックＢ′と
の間に符号ビットと下位ｂビットを受けて１ビットの丸
め信号を生成する丸め信号生成回路１４を設ける。演算
ブロックＢ′は、ａビットのデータと１ビットの丸め信
号とを加算して丸め処理を行なったのと等価なデータを
得る。こうすることにより、丸め処理のためのインクリ
メンタを設ける必要がなくなるので、データの転送を高
速で行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、入力データよりも短
い語長の演算ブロックを含む半導体集積回路に関し、特
に、高精度で演算を行なうことのできる半導体集積回路
に関するものである。

【０００２】

【従来の技術】従来、演算機能を有する半導体集積回路
では、数値データの演算を精度良く行なうために入力デ
ータの丸め処理（四捨五入）を行なった後に、加算、減
算などの演算を行なっている。

【０００３】図５は、丸め処理が必要となる例としての
固定小数点演算を示す図である。図６は図５に示した演
算を実行するための半導体集積回路の概略構成を示す図
である。

【０００４】図５および図６を参照して、Ｘ，Ｙは６ビ
ットの入力データ、Ｚは６ビットの出力データである。
図６に示す半導体集積回路は、乗算を行なうためのブロ
ック７１、データを記憶するブロック７２、加算を行な
うブロック７３を含む。ブロック７１は、入力データＸ
と小数点係数ｎとを乗算し、ブロック７３に与える。ブ
ロック７２は、入力データＹを記憶しブロック７３に与
える。ブロック７３は、ブロック７１およびブロック７
２からのデータを加算し、Ｚ＝ｎ・Ｘ＋Ｙなる演算を行
なう。

【０００５】ところで、図５に示す固定小数点演算にお
いては、ブロック７１のように乗算によって、ブロック
７３の語長より２ビット分長いデータが発生される。こ
のため、２ビット分を処理する必要がある。この方法と
して、生成される下位２ビットのデータを切り詰める方
法と、下位２ビットのデータを丸める方法とがあるが、
精度の良いデータを得るには、下位２ビットのデータを
丸める必要がある。そのためには、図７に示されるよう
に丸めブロックが必要となる。

【０００６】図７は、丸め処理機能を有する半導体集積
回路の従来例を示すブロック図である。この半導体集積
回路３００はブロックＡ、ブロックＢ、ブロックＣおよ
び丸めブロックＤを含む。ブロックＡは、ａ＋ｂビット
のデータを出力する。このブロックＡとしては、たとえ
ば、メモリ、レジスタなどのデータを保持する機能を有
するものや、図６に示した乗算器などがある。ブロック
Ｂは、２つのａビットの入力端子を有し、２つの入力端
子に入力されるデータを加算する。ブロックＣは、ａビ
ットの切り詰め不要のデータ、すなわちａビットのデー
タを出力する。丸めブロックＤは、ブロックＡからのａ
＋ｂビットのデータに対して丸め処理を行ない、ａビッ
トのデータを出力する。

【０００７】動作において、ブロックＡは、ａ＋ｂビッ
トのデータをデータ線２１を通して丸めブロックＤに与
える。丸めブロックＤは、ａ＋ｂビットのデータを丸め
てａビットのデータとし、データ線２２を通してブロッ
クＢのデータ入力端子に与える。

【０００８】これは、データの演算を行なうブロックＢ
がａ＋ｂビットより少ないビット幅であるａビットの入
力を持つので、これらのブロックの接続において、ビッ
トの切り詰めが必要だからである。また、このデータの
演算を高精度で行ないたいときは、丸め処理によってデ
ータを加工してからブロックＢに入力する必要があるた
めである。

【０００９】ブロックＢは、ブロックＤにより丸め処理
されたａビットのデータとブロックＣからのａビットの
データを受け、これらに対して加算あるいは減算などの
演算を施す。

【００１０】なお、減算に関しては、２の補数で表現さ
れるデータの加算を行なうのが一般的である。

【００１１】図８は、図７に示した丸めブロックＤの構
成を示すブロック図である。丸めブロックＤはインクリ
メンタ１６および丸め信号生成回路１７を含む。

【００１２】動作において、ブロックＡより入力された
ａ＋ｂビットのデータは、上位ａビットのデータ線２３
と、下位ｂビットのデータ線２４に分けられる。データ
線２３に与えられた上位ａビットは、そのままインクリ
メンタ１６のデータ入力端子に入力される。データ線２
４に与えられた下位ｂビットおよび信号線２７に与えら
れた符号ビットは、丸め信号生成回路１７に入力され
る。丸め信号生成回路１７は、丸め信号をデータ線２５
を通してインクリメンタ１６の桁上げ信号入力端子Ｃｉ
ｎに入力する。この丸め信号生成回路１７は、下位ｂビ
ットを切り詰めるべきときは、“０”を出力し、切り上
げるべきときは“１”を出力するようになっているの
で、インクリメンタ１６を下位ｂビットを切り上げるべ
きときは、データ線２３により入力される上位ａビット
のデータに“１”を加算したａビットのデータを出力
し、下位ｂビットを切り詰めるべきときは、データ線２
３により入力されるデータをそのままデータ線２６によ
り出力する。

【００１３】このようにして、丸めブロックＤは入力さ
れたａ＋ｂビットのデータを丸めて出力する。

【００１４】図７および図８に示したようにブロックＢ
の入力端子がａビットのデータ入力のみであり、これに
対するブロックＡのデータ出力がａビットより長い語長
のａ＋ｂビットのデータである場合には、高精度なデー
タ転送を行なうためには、ブロックＡとブロックＢとの
間にａ＋ｂビットのデータをａビットのデータに丸める
ための丸めブロックＤが必要となる。この丸めブロック
Ｄは図８に示したように、インクリメンタを持つので、
ハードウエア規模の増大を招くことになる。しかも、こ
のインクリメンタは、比較的大きな遅延時間を有するの
で、半導体集積回路の高速化に対しても障害となってし
まう。

【００１５】なお、この問題は、ブロック間の接続にフ
リップフロップを設けてＬＳＩのサイクル時間を短くす
ることにより解消できるが、フリップフロップによるさ
らなるハードウエアの増大を招き、しかもブロック間の
転送時間は１サイクル遅れてしまうという問題がある。

【００１６】

【発明が解決しようとする課題】上述したように、図７
および図８に示した従来の半導体集積回路では、高精度
なデータの転送を行ないたい場合には、データの丸めが
必要となり、この丸めのためのブロックを設けなければ
ならなくなり、かなりのハードウエア規模の増大を招
き、回路の動作が低速となってしまうという問題があ
る。

【００１７】それゆえに、この発明の目的は、外部的に
生成される入力データよりも短い語長のデータ入力部を
持つ演算ブロックを含む半導体集積回路において、ハー
ドウエア規模を増大させることなく高精度かつ高速で演
算を行なうことである。

【００１８】

【課題を解決するための手段】請求項１の発明に係る半
導体集積回路は、演算ブロック、丸め信号生成手段、お
よび加算手段を含む。演算ブロックは、外部的に生成さ
れる入力データよりも短い語長のデータ入力部を持つ。
丸め信号生成手段は、入力データのうちの符号ビットお
よび切り詰められる下位ビットを受けて桁上げを指示す
るための丸め信号を生成する。加算手段は、演算ブロッ
ク内に設けられ、丸め信号生成手段により生成された丸
め信号、および入力データのうちの切り詰められる下位
ビットを除いた上位ビットを受けて上位ビットと丸め信
号とを加算する。

【００１９】請求項２の発明に係る半導体集積回路は、
演算ブロック、加算手段を含む。演算ブロックは外部的
に生成される入力データよりも短い語長のデータ入力部
を持つ。加算手段は、切り詰められる下位ビットのうち
の最上位ビット、および入力データのうちの切り詰めら
れる下位ビットを除いた上位ビットを受け、上位ビット
と下位ビットのうちの最上位ビットとを加算する。

【００２０】請求項３に係る半導体集積回路は、演算ブ
ロック、判別手段、第１の丸め信号出力手段、第２の丸
め信号出力手段および加算手段を含む。演算ブロック
は、外部的に生成される入力データよりも短い語長のデ
ータ入力部を持つ。判別手段は、入力データのうちの符
号ビットに応答して、入力データが正の値か負の値のい
ずれであるかを判別する。第１の丸め信号出力手段は、
入力データが正の値であると判別された場合には、切り
詰められる下位ビットのうちの最上位ビットを丸め信号
として出力する。第２の丸め信号出力手段は、入力デー
タが負の値であると判別された場合には、切り詰められ
る下位ビットのうちの最上位ビットと、最上位ビットを
除くすべての下位ビットの論理和との論理積を丸め信号
として出力する。加算手段は、演算ブロック内に設けら
れ、第１または第２の丸め信号生成手段により生成され
た丸め信号および入力データのうちの切り詰められる下
位ビットを除いた上位ビットを受け、上位ビットと丸め
信号とを加算する。

【００２１】

【作用】請求項１の発明では、丸め信号生成手段により
桁上げを指示するための丸め信号を生成し、加算手段は
丸め信号を桁上げ信号として上位ビットに対して加算を
行なう。このようにして得られる演算結果は、インクリ
メンタを行なったのと等価でありかつ高精度なものであ
る。このように、インクリメンタを設けないことによ
り、その分ハードウエア量を少なくすることができると
ともにブロック間の信号遅延をなくすことができる。

【００２２】請求項２の発明では切り詰められる下位ビ
ットのうちの最上位ビットを桁上げ信号とし、加算手段
によりデータ入力部に与えられる上位ビットと桁上げ信
号とを加算する。このようにして、インクリメンタなし
で高精度な正の２進データを求めることができる。した
がって、請求項１の発明と同様にインクリメンタを設け
ない分、ハードウエア規模を小さくすることができると
ともにブロック間の信号遅延をなくすことができる。

【００２３】請求項３の発明では判別手段により入力デ
ータが正の値か負の値であるかを判別する。そして、入
力データが正の値である場合には、第１の丸め信号出力
手段により切り詰められる下位ビットのうちの最上位ビ
ットを丸め信号として加算手段に与える。一方、入力デ
ータが負の値である場合には、第２の丸め信号出力手段
により切り詰められる下位ビットのうちの最上位ビット
と他のすべての下位ビットの論理和との論理積をとった
値を丸め信号として加算手段に与える。このようにして
得られた丸め信号と上位ビットとが加算手段により加算
されることにより、２の補数データに対する演算を高速
で行なうことができる。

【００２４】

【実施例】

実施例１ 図１は、この発明に係る半導体集積回路の一実施例を示
すブロック図である。図１を参照して、この半導体集積
回路１００はａ＋ｂビットのデータを出力するブロック
Ａ、ａビットのデータを出力するブロックＣ、ａビット
の２つのデータ入力部と丸め信号入力部を有する演算ブ
ロックＢ′、およびブロックＡからの符号ビットおよび
下位ｂビットを受けて丸め信号を生成する丸め信号生成
回路１４を含む。

【００２５】ブロックＡの出力するａ＋ｂビットのデー
タのうちの上位ａビットは、信号線５によりそのままブ
ロックＢのデータ入力端子に与えられる。ａ＋ｂビット
のデータのうちの最上位ビットと下位のｂビットはそれ
ぞれ信号線３０と信号線６により丸め信号生成回路１４
に入力される。この丸め信号生成回路１４は、入力され
たデータに従って、１ビットの丸め信号を出力し、この
丸め信号は信号線７により、ブロックＢ′の丸め信号入
力端子に入力される。

【００２６】図２は、図１に示した演算ブロックＢ′の
構成を示すブロック図である。ブロックＢ′は、加算器
１０および内部処理回路１１を含む。加算器１０は、ａ
ビットの入力端子１および２と、桁上げ信号入力端子Ｃ
ｉｎと、サム出力端子Ｓとを有し、入力端子１および２
に与えられるａビットのデータと桁上げ信号入力端子Ｃ
ｉｎに入力される１ビットのデータとを加算する。内部
処理回路１１は加算器１０のサム出力端子Ｓからのデー
タに対して何らかの処理を行ない外部に出力する。

【００２７】次に、図１および図２に示した半導体集積
回路の動作を説明する。ブロックＡが出力したデータの
うちの下位ｂビットが切り捨てられるべきデータであっ
たとき、丸め信号生成回路１４は、信号線７から、丸め
信号として“０”を出力する。加算器１０は、ブロック
Ａの出力のうちの上位ａビットと、ブロックＣの出力す
るａビットのデータをデータ入力端子１および２で受
け、桁上げ信号入力端子Ｃｉｎに“０”を受けるので、
ブロックＡの出力するデータの上位ａビットとブロック
Ｃの出力するａビットのデータとを加算した結果を出力
する。この場合では、ブロックＡの出力するデータを丸
めた値は上位ａビットのデータに等しいので、加算器１
０が出力するデータは、ブロックＡの出力したデータを
丸めたものとブロックＣの出力するデータの加算結果に
等しい。したがって、図７に示した半導体集積回路と同
様に、データの転送とそれに対する加算が実現されてい
る。

【００２８】次にブロックａが出力したデータのうちの
下位ｂビットが切り上げるべきデータであったとき、丸
め信号生成回路１４は、信号線７から丸め信号として
“１”を出力する。加算器１０は、ブロックＡの出力の
うちの上位ａビットと、ブロックＣの出力するａビット
のデータとをデータ入力端子１および２で受け、桁上げ
信号入力端子Ｃｉｎに“１”を受けるので、ブロックＡ
の出力するデータのうちの上位ａビット、ブロックＣの
出力するａビットのデータおよび桁上げ信号“１”を加
算した結果を出力する。この場合では、ブロックＡが出
力したａ＋ｂビットのデータを丸めた結果はこのデータ
の上位ａビットに“１”を加えたものとなるので、加算
器１０が出力するデータは、ブロックＡの出力したデー
タを丸めたものとブロックＣの出力するデータの加算結
果に等しい。したがって、桁上げの場合にも、丸めを行
なったデータの転送とそれに対する加算が実現されてい
る。

【００２９】図３は、図１に示した丸め信号生成回路の
一例を示す回路図である。図３を参照して、この丸め信
号生成回路１４は、インバータ３１、ＡＮＤ回路３２お
よび３４、ＮＯＲ回路３３および３５を含む。

【００３０】入力されるデータのうち、符号ビットはイ
ンバータ３１とＡＮＤ回路３４に入力され、丸められる
ビットのうちの最上位のものはＡＮＤ回路３２および３
４に入力される。最上位ビットを除いた下位ビットは、
すべてＯＲ回路３３に入力される。インバータ３１の出
力は、ＡＮＤ回路３２に与えられ、ＯＲ回路３３の出力
はＡＮＤ回路３４に与えられ、ＡＮＤ回路３２および３
４の出力はＯＲ回路３５に与えられる。ＯＲ回路３５の
出力する信号が丸め信号となる。

【００３１】動作において、符号ビットが“０”の場合
すなわち、入力データが正の値である場合には、インバ
ータ３１の出力は“１”となり、ＡＮＤ回路３２は、丸
められる下位ｂビットのうちの最上位ビットの値に従っ
た論理を出力する。ＡＮＤ回路３２の出力はＯＲ回路３
５を通して演算ブロックＢ′の丸め信号入力端子に与え
られる。

【００３２】一方、符号ビットが“１”の場合、すなわ
ち入力データが負の場合には、ＡＮＤ回路３４は、ＯＲ
回路３３の出力と丸められる下位ビットのうちの最上位
ビットとの論理積を取る。ＡＮＤ回路３４の出力はＯＲ
回路３５を通して演算ブロックＢ′の丸め信号入力端子
に与えられる。

【００３３】したがって、この丸め信号生成回路１４は
符号ビットが“０”の場合には入力データが正の値であ
ると判別し、符号ビットが“１”の場合には入力データ
が負の値であると判別する。そして符号ビットが“０”
の時には、丸められるビットのうち最上位のものを丸め
信号として出力する。逆に、データが負の場合には、丸
められる信号が“１００…０”のとき、丸め信号として
“０”を出力し、それ以外のときには丸められるビット
のうちの最上位ビットを丸め信号として出力する。この
ようにして生成される丸め信号を用いることにより正負
対称の四捨五入が実現される。

【００３４】したがって、切り詰められるｂビットのデ
ータに従った丸めとその丸め結果に対する加算が、加算
手段１０により同時になされているので、高精度なデー
タのやりとりがわずかな回路の追加で実現されている。 実施例２ 図４は、この発明の第２の実施例を示すブロック図であ
る。

【００３５】図４を参照して、この半導体集積回路２０
０と図１に示した半導体集積回路１００とが異なるとこ
ろは、丸め信号生成回路に代えてブロックＡの出力する
下位ｂビットのうちの最上位ビットのみをブロックＢ′
の丸め信号入力端子に与える信号線８を設けていること
である。その他の回路については、図１に示したものと
同様である。

【００３６】以下、図４に示した半導体集積回路の動作
について説明する。ブロックＡの出力するデータの下位
ｂビットのうちの最上位ビットが“０”のときは、ブロ
ックｂ′は、ブロックＡの出力するデータの上位ａビッ
トとブロックＣの出力するａビットのデータとの加算を
行なう。一方、ブロックＡの出力するデータの下位ｂビ
ットのうちの最上位ビットが“１”のときは、ブロック
Ｂ′は、ブロックＡの出力するデータの上位ａビット、
ブロックＣの出力するａビットのデータおよび最上位ビ
ットの値“１”を加算する。すなわち、図４に示した実
施例では、丸められるビットのうちの最上位ビットをデ
ータに加算する丸め処理と、こうして丸められたデータ
に対する加算が実現されている。

【００３７】この丸め方法では、丸められるデータが正
の２進数のときは四捨五入と等価の丸めがなされる。よ
って、図４に示した実施例においても、正の２進数に対
する丸めとその丸め結果に対する加算が同時になされる
ので、高精度なデータの転送が新たな回路の追加なしに
実現されている。

【００３８】

【発明の効果】請求項１の発明であれば、インクリメン
タを設けることなく語長の異なる入力データに対して高
精度なデータを得ることができる。このようにインクリ
メンタを設けないことにより、その分ハードウエア量を
少なくすることができるとともにブロック間の信号遅延
をなくすことができる。

【００３９】請求項２の発明によれば、正の２進数に対
する丸めとその丸め結果に対する加算が同時になされる
ので、高精度なデータの転送を丸め信号生成手段を設け
ることなく実現することができる。したがって、請求項
１の発明よりも構成を簡単化することができる。

【００４０】請求項３の発明によれば、インクリメンタ
を設けることなく、２の補数データに対しても高精度な
データを得ることができる。したがって、ハードウエア
量を少なくすることができるとともにブロック間の信号
遅延をなくすことができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】図１に示した演算ブロックの一例を示すブロッ
ク図である。

【図３】図１に示した丸め信号生成回路の一例を示す回
路図である。

【図４】この発明の第２の実施例を示すブロック図であ
る。

【図５】丸め処理が必要となる例としての固定小数点演
算を示す図である。

【図６】図５に示した演算を実行するための半導体集積
回路の概略構成を示すブロック図である。

【図７】丸め処理機能を有する半導体集積回路の従来例
を示すブロック図である。

【図８】図７に示した丸めブロックの構成を示すブロッ
ク図である。

【符号の説明】

Ａ，Ｃ ブロック Ｂ′ 演算ブロック ７，８ 丸め信号線 １０ 加算器 １４ 丸め信号生成回路 ３１ インバータ ３２，３４ ＡＮＤ回路 ３３，３５ ＯＲ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部的に生成される入力データよりも短
   い語長のデータ入力部を持つ演算ブロックを含み、入力
   データの下位ビットを切り詰めてデータ入力部に与える
   ようにした半導体集積回路であって、 前記入力データのうちの符号ビットおよび切り詰められ
   る下位ビットを受けて、桁上げを指示するための丸め信
   号を生成する丸め信号生成手段、 前記演算ブロック内に設けられ、前記丸め信号生成手段
   により生成された丸め信号、および前記入力データのう
   ちの前記切り詰められる下位ビットの除いた上位ビット
   を受け、上位ビットと丸め信号とを加算する加算手段を
   含むことを特徴とする半導体集積回路。
2. 【請求項２】 外部的に生成される入力データよりも短
   い語長のデータ入力部を持つ演算ブロックを含み、入力
   データの下位ビットを切り詰めてデータ入力部に与える
   ようにした半導体集積回路であって、 前記切り詰められる下位ビットのうちの最上位ビット、
   および前記入力データのうちの前記切り詰められる下位
   ビットを除いた上位ビットを受け、前記上位ビットと前
   記下位ビットのうちの最上位ビットとを加算する加算手
   段を含むことを特徴とする半導体集積回路。
3. 【請求項３】 外部的に生成される入力データよりも短
   い語長のデータ入力部を持つ演算ブロックを含み、入力
   データの下位ビットを切り詰めてデータ入力部に与える
   ようにした半導体集積回路であって、 前記入力データのうちの符号ビットに応答して、入力デ
   ータが正の値か負の値のいずれであるかを判別する判別
   手段、 入力データが正の値であると判別された場合には、前記
   切り詰められる下位ビットのうちの最上位ビットを丸め
   信号として出力する第１の丸め信号出力手段、 前記入力データが負の値であると判別された場合には、
   前記切り詰められる下位ビットのうちの最上位ビット
   と、最上位ビットを除くすべての下位ビットの論理和と
   の論理積を丸め信号として出力する第２の丸め信号出力
   手段、 前記演算ブロック内に設けられ、前記第１または第２の
   丸め信号生成手段により生成された丸め信号および前記
   入力データのうちの切り詰められる下位ビットを除いた
   上位ビットを受け、上位ビットと丸め信号とを加算する
   加算手段を含むことを特徴とする半導体集積回路。