JPH06348456A - １の補数の加算器および動作方法 - Google Patents
１の補数の加算器および動作方法Info
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- JPH06348456A JPH06348456A JP6103321A JP10332194A JPH06348456A JP H06348456 A JPH06348456 A JP H06348456A JP 6103321 A JP6103321 A JP 6103321A JP 10332194 A JP10332194 A JP 10332194A JP H06348456 A JPH06348456 A JP H06348456A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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Abstract
(57)【要約】
【目的】 簡単な回路でシステムのクロック速度に制約
を与えることなくかつモジュール性に富んだ１の補数の
加算器を実現する。 【構成】 １の補数の加算器（１８）は第１および第２
のオペランドを加算するために複数の加算器セル（２０
〜３５）および発生伝搬回路（３６〜４０）を有する。
各々の加算器セルは選択された異なる組の入力ビットを
論理的に加算する。入力ビットの各組は第１のビット、
第２のビットおよび第３のビットを有する。各々の加算
器セルの出力は前記３つのビットの数学的和の最下位ビ
ットと論理的に等価な和ビットを発生する。発生−伝搬
回路は発生信号および複数のキャリービット信号を発生
する。前記発生信号は前記３つのビットの内の１つを発
生するために加算器セルの１つに結合される。前記複数
のキャリービットは残りの第３のビットを発生する。
を与えることなくかつモジュール性に富んだ１の補数の
加算器を実現する。 【構成】 １の補数の加算器（１８）は第１および第２
のオペランドを加算するために複数の加算器セル（２０
〜３５）および発生伝搬回路（３６〜４０）を有する。
各々の加算器セルは選択された異なる組の入力ビットを
論理的に加算する。入力ビットの各組は第１のビット、
第２のビットおよび第３のビットを有する。各々の加算
器セルの出力は前記３つのビットの数学的和の最下位ビ
ットと論理的に等価な和ビットを発生する。発生−伝搬
回路は発生信号および複数のキャリービット信号を発生
する。前記発生信号は前記３つのビットの内の１つを発
生するために加算器セルの１つに結合される。前記複数
のキャリービットは残りの第３のビットを発生する。
Description
【０００１】
【産業上の利用分野】本発明は一般的にはデジタル計算
システムに関し、かつより詳細には１の補数（ｏｎｅ′
ｓ ｃｏｍｐｌｅｍｅｎｔ）の加算器に関する。
システムに関し、かつより詳細には１の補数（ｏｎｅ′
ｓ ｃｏｍｐｌｅｍｅｎｔ）の加算器に関する。
【０００２】
【従来の技術】デジタル計算システムにおいて２進数を
表現するためにいくつかのプロトコルが存在する。これ
らのプロトコルの１つは「１の補数」として知られてい
る。１つの補数の表現においては、ある数の否定操作は
その数の各ビットを反転することにより発生される。例
えば、１０進数の２および負の２の２進表現は、それぞ
れ、最上位ビットから最下位ビットへと（００１０）お
よび（１１０１）である。最上位ビットは数の符号を示
す。最上位ビットの論理“１”はその数が負の数である
ことを示す。最上位ビットの論理“０”はその数が正の
数であることを示す。この形式はある数の符号が計算に
とって重要である（ｍａｔｅｒｉａｌ）場合に都合が良
いことは明らかである。また、同じ加算器によって２つ
のオペランドの４つ全ての符号を交換した加算操作を容
易に行なうことができる。
表現するためにいくつかのプロトコルが存在する。これ
らのプロトコルの１つは「１の補数」として知られてい
る。１つの補数の表現においては、ある数の否定操作は
その数の各ビットを反転することにより発生される。例
えば、１０進数の２および負の２の２進表現は、それぞ
れ、最上位ビットから最下位ビットへと（００１０）お
よび（１１０１）である。最上位ビットは数の符号を示
す。最上位ビットの論理“１”はその数が負の数である
ことを示す。最上位ビットの論理“０”はその数が正の
数であることを示す。この形式はある数の符号が計算に
とって重要である（ｍａｔｅｒｉａｌ）場合に都合が良
いことは明らかである。また、同じ加算器によって２つ
のオペランドの４つ全ての符号を交換した加算操作を容
易に行なうことができる。
【０００３】１の補数の表現は少なくとも１つの不都合
を有している。すなわち、加算操作の後に、正しい結果
を得るために付加的なステップが必要なことである。最
上位キャリービットが最下位結果ビットまたは和ビット
に加算されなければならない。この「ラップアラウンド
（ｗｒａｐ−ａｒｏｕｎｄ）」キャリーは他のビットも
変化させることがある。例えば、３（００１１）および
負の２（１１０１）の和は１である。しかしながら、
（００１１）および（１１０１）の直接的なビット加算
は（１００００）であり、この場合先行する“１”は第
４番目のビットの加算からのキャリービットに対応す
る。１の補数の表現においては、４つのゼロは（正の）
ゼロに対応する。上に述べたように、もし最上位キャリ
ービットが最下位ビット加算結果に加えられれば、正し
い結果が得られる、すなわち（０００１）である。
を有している。すなわち、加算操作の後に、正しい結果
を得るために付加的なステップが必要なことである。最
上位キャリービットが最下位結果ビットまたは和ビット
に加算されなければならない。この「ラップアラウンド
（ｗｒａｐ−ａｒｏｕｎｄ）」キャリーは他のビットも
変化させることがある。例えば、３（００１１）および
負の２（１１０１）の和は１である。しかしながら、
（００１１）および（１１０１）の直接的なビット加算
は（１００００）であり、この場合先行する“１”は第
４番目のビットの加算からのキャリービットに対応す
る。１の補数の表現においては、４つのゼロは（正の）
ゼロに対応する。上に述べたように、もし最上位キャリ
ービットが最下位ビット加算結果に加えられれば、正し
い結果が得られる、すなわち（０００１）である。
【０００４】図１および図２は技術上知られた第１およ
び第２の１の補数の加算器を示す。これら双方の加算器
はＡおよびＢと名付けられた、２つの入力オペランドを
加算し、かつ、Ｓと名付けられた、加算結果を発生す
る。Ａ，ＢおよびＳは１の補数の表記法で表されてい
る。図１に示された加算器１０においては、キャリール
ックアヘッド加算器１２（以後単にＣＬＡ加算器と称す
る）は２つのオペランドＡおよびＢの包括的（ｇｅｎｅ
ｒｉｃ）ビット加算および最上位キャリービット、Ｃ
ＯＵＴ、を発生する。前記包括的ビット加算結果および
最上位キャリービットはインクリメンタ１４に入力され
る。インクリメンタ１４はその２つの入力を引き続くク
ロックサイクルにおいて加算する。図示されているよう
に、ＣＬＡ加算器１２への最下位キャリービット入力、
ＣＩＮ、は常に論理“０”である。図２に示される加算
器１６においては、ＣＬＡ加算器の最上位キャリービッ
トは同じＣＬＡ加算器の最下位キャリービット入力に直
接供給されている。
び第２の１の補数の加算器を示す。これら双方の加算器
はＡおよびＢと名付けられた、２つの入力オペランドを
加算し、かつ、Ｓと名付けられた、加算結果を発生す
る。Ａ，ＢおよびＳは１の補数の表記法で表されてい
る。図１に示された加算器１０においては、キャリール
ックアヘッド加算器１２（以後単にＣＬＡ加算器と称す
る）は２つのオペランドＡおよびＢの包括的（ｇｅｎｅ
ｒｉｃ）ビット加算および最上位キャリービット、Ｃ
ＯＵＴ、を発生する。前記包括的ビット加算結果および
最上位キャリービットはインクリメンタ１４に入力され
る。インクリメンタ１４はその２つの入力を引き続くク
ロックサイクルにおいて加算する。図示されているよう
に、ＣＬＡ加算器１２への最下位キャリービット入力、
ＣＩＮ、は常に論理“０”である。図２に示される加算
器１６においては、ＣＬＡ加算器の最上位キャリービッ
トは同じＣＬＡ加算器の最下位キャリービット入力に直
接供給されている。
【０００５】
【発明が解決しようとする課題】双方の加算器１０およ
び１６は正しい結果を発生しかつ１の補数のプロトコル
にしたがう。しかしなら、双方の加算器はそれらを最適
でないものとする不都合を有している。例えば、加算器
１０は加算操作を行なうのに２つの操作を必要とし、か
つＣＬＡ加算器１２およびインクリメンタ１４の双方の
ためのダイ領域を必要とする。加算器１０よりは小さい
が、加算器１６はＣＬＡ加算器１２が最上位キャリービ
ットを発生し、それを最下位キャリービット入力に戻し
て供給し、かつ該ビットがＣＬＡ加算器１２を通って伝
搬できるようにするための最小時間を必要とする。この
最小時間は、加算器を導入する、データプロセッサのよ
うな、システムのクロック速度に制限を与える。また、
集積回路は複雑なコンピュータエイデッドデザインのツ
ールによって設計されかつ作られなければならない。こ
れらのツールの多くは加算器１６において生じているも
ののような単一サイクルのフィードバックループをモデ
ル化することができない。この制限は数多くの設計方法
論と共に加算器１６の使用を排除している。
び１６は正しい結果を発生しかつ１の補数のプロトコル
にしたがう。しかしなら、双方の加算器はそれらを最適
でないものとする不都合を有している。例えば、加算器
１０は加算操作を行なうのに２つの操作を必要とし、か
つＣＬＡ加算器１２およびインクリメンタ１４の双方の
ためのダイ領域を必要とする。加算器１０よりは小さい
が、加算器１６はＣＬＡ加算器１２が最上位キャリービ
ットを発生し、それを最下位キャリービット入力に戻し
て供給し、かつ該ビットがＣＬＡ加算器１２を通って伝
搬できるようにするための最小時間を必要とする。この
最小時間は、加算器を導入する、データプロセッサのよ
うな、システムのクロック速度に制限を与える。また、
集積回路は複雑なコンピュータエイデッドデザインのツ
ールによって設計されかつ作られなければならない。こ
れらのツールの多くは加算器１６において生じているも
ののような単一サイクルのフィードバックループをモデ
ル化することができない。この制限は数多くの設計方法
論と共に加算器１６の使用を排除している。
【０００６】したがって、本発明の目的は、従来技術の
１の補数の加算器の不都合を実質的に除去するキャリー
ビットのフィードバック機構を有する１の補数の加算器
を提供することにある。
１の補数の加算器の不都合を実質的に除去するキャリー
ビットのフィードバック機構を有する１の補数の加算器
を提供することにある。
【０００７】
【課題を解決するための手段および作用】上記目的を達
成するため、本発明に係わる１の補数の加算器は複数の
加算器セルおよび第１および第２のオペランドを加算す
るための発生伝搬回路（ｇｅｎｅｒａｔｅ ｐｒｏｐａ
ｇａｔｅ ｃｉｒｃｕｉｔｒｙ）を有する。前記加算器
セルの各々は論理的に選択された異なる組の入力ビット
を加算する。入力ビットの各々の組は第１のビット、第
２のビットおよび第３のビットを有する。前記加算器セ
ルの各々の出力は前記３つのビットの数学的和の最下位
ビットと論理的に等価な和ビットを発生する。前記発生
伝搬回路は発生信号（ｇｅｎｅｒａｔｅ ｓｉｇｎａ
ｌ）および複数のキャリービット信号を発生する。該発
生信号は前記加算器セルの１つに結合されて前記第３の
ビットの内の１つを発生する。前記複数のキャリービッ
トは第３ビットの残りを発生する。
成するため、本発明に係わる１の補数の加算器は複数の
加算器セルおよび第１および第２のオペランドを加算す
るための発生伝搬回路（ｇｅｎｅｒａｔｅ ｐｒｏｐａ
ｇａｔｅ ｃｉｒｃｕｉｔｒｙ）を有する。前記加算器
セルの各々は論理的に選択された異なる組の入力ビット
を加算する。入力ビットの各々の組は第１のビット、第
２のビットおよび第３のビットを有する。前記加算器セ
ルの各々の出力は前記３つのビットの数学的和の最下位
ビットと論理的に等価な和ビットを発生する。前記発生
伝搬回路は発生信号（ｇｅｎｅｒａｔｅ ｓｉｇｎａ
ｌ）および複数のキャリービット信号を発生する。該発
生信号は前記加算器セルの１つに結合されて前記第３の
ビットの内の１つを発生する。前記複数のキャリービッ
トは第３ビットの残りを発生する。
【０００８】さらに、本発明に係わる１の補数の加算器
を動作させる方法は複数の和ビットを発生する段階およ
び複数の第３のビットを発生する段階を備えている。各
々の和ビットは複数の加算器セルの内の選択された異な
るものによって発生される。前記複数の和ビットの各々
の１つは複数の第１のオペランドビットの選択された異
なる１つ、複数の第２のオペランドビットの選択された
異なる１つ、および複数の第３のビットの選択された異
なる１つの選択された異なる数学的和の最下位ビットと
論理的に等価である。複数の第３のビットを発生する段
階はさらにグループ発生信号を発生する段階、複数のキ
ャリービットを発生する段階、および前記複数の第３の
ビットとして複数のキャリービットおよびグループ発生
を提供する段階を有している。前記複数の加算器セルに
結合された発生伝搬回路はグループ発生信号を発生しか
つ複数のキャリービットを発生する。
を動作させる方法は複数の和ビットを発生する段階およ
び複数の第３のビットを発生する段階を備えている。各
々の和ビットは複数の加算器セルの内の選択された異な
るものによって発生される。前記複数の和ビットの各々
の１つは複数の第１のオペランドビットの選択された異
なる１つ、複数の第２のオペランドビットの選択された
異なる１つ、および複数の第３のビットの選択された異
なる１つの選択された異なる数学的和の最下位ビットと
論理的に等価である。複数の第３のビットを発生する段
階はさらにグループ発生信号を発生する段階、複数のキ
ャリービットを発生する段階、および前記複数の第３の
ビットとして複数のキャリービットおよびグループ発生
を提供する段階を有している。前記複数の加算器セルに
結合された発生伝搬回路はグループ発生信号を発生しか
つ複数のキャリービットを発生する。
【０００９】
【実施例】本発明の特徴および利点は添付の図面と共に
以下の詳細な説明を参照することによってより明瞭に理
解され、添付の図面においては同様の数字は同様のかつ
対応する部分を示している。
以下の詳細な説明を参照することによってより明瞭に理
解され、添付の図面においては同様の数字は同様のかつ
対応する部分を示している。
【００１０】図３および図４は一体となって本発明にし
たがって構成された１の補数の加算器（以後単に加算器
と称する）１８のブロック図を示している。加算器１８
は（Ａ０〜Ａ１５およびＢ０〜Ｂ１５とそれぞれ名付け
られた）２つの入力ビットのオペランドを受入れ、かつ
（Ｓ０〜Ｓ１５と名付けられた）結果の和を発生する。
オペランドＡおよびＢと結果の和Ｓとは全て１の補数形
式で表されている。後に説明するように、加算器１８は
グループ発生信号を発生し、かつこの信号を入力キャリ
ービット、ＣＩＮ、として入力する。グループ発生信号
はオペランドＡおよびＢにのみ依存する。したがって、
加算器１８は単一サイクルで加算操作を行ない、合理的
に小さく、かつコンピュータエイデッドデザイン方法論
と両立する。
たがって構成された１の補数の加算器（以後単に加算器
と称する）１８のブロック図を示している。加算器１８
は（Ａ０〜Ａ１５およびＢ０〜Ｂ１５とそれぞれ名付け
られた）２つの入力ビットのオペランドを受入れ、かつ
（Ｓ０〜Ｓ１５と名付けられた）結果の和を発生する。
オペランドＡおよびＢと結果の和Ｓとは全て１の補数形
式で表されている。後に説明するように、加算器１８は
グループ発生信号を発生し、かつこの信号を入力キャリ
ービット、ＣＩＮ、として入力する。グループ発生信号
はオペランドＡおよびＢにのみ依存する。したがって、
加算器１８は単一サイクルで加算操作を行ない、合理的
に小さく、かつコンピュータエイデッドデザイン方法論
と両立する。
【００１１】加算器１８は（加算器セルと名付けられ
た）１６個の２ビット加算器セル２０〜３５、および
（グループ発生／伝搬と名付けられた）５個のグループ
発生−グループ伝搬（ｇｒｏｕｐ ｇｅｎｅｒａｔｅ−
ｇｒｏｕｐ ｐｒｏｐａｇａｔｅ）発生器３６〜４０を
有する。
た）１６個の２ビット加算器セル２０〜３５、および
（グループ発生／伝搬と名付けられた）５個のグループ
発生−グループ伝搬（ｇｒｏｕｐ ｇｅｎｅｒａｔｅ−
ｇｒｏｕｐ ｐｒｏｐａｇａｔｅ）発生器３６〜４０を
有する。
【００１２】各々の２ビット加算器セル２０〜３５は３
つの入力ビットＡ，ＢおよびＣＩＮを論理的に加算し、
かつ和ビット、Ｓ、発生信号、Ｇ、および伝搬信号、
Ｐ、を発生する。各々の２ビット加算器セルが受入れ
る、ビットＡ，ＢおよびＣＩＮの特定の識別（ｉｄｅｎ
ｔｉｔｙ）は加算器１８内の２ビット加算器セルの位置
に依存する。例えば、ｉ番目の２ビット加算器セルは前
記オペランドＡおよびＢの各々のｉ番目のビットを受入
れかつｉ番目の和ビットを発生し、この場合ｉは整数の
指数である。２ビット加算器セル２０の入力キャリービ
ットはグループ発生−グループ伝搬発生器４０からのグ
ループ発生信号に接続されている。２ビット加算器セル
２４，２８および３２の入力キャリービットはグループ
発生−グループ伝搬発生器４０からの、それぞれ、第
１、第２および第３のキャリービットに接続されてい
る。２ビット加算器セル２１，２５，２９および３３の
入力キャリービットは、それぞれ、グループ発生−グル
ープ伝搬発生器３６，３７，３８および３９からの第１
のキャリービットに接続されている。２ビット加算器セ
ル２２，２６，３０および３４の入力キャリービット
は、それぞれ、グループ発生−グループ伝搬発生器３
６，３７，３８および３９からの第２のキャリービット
に接続されている。２ビット加算器セル２３，２７，３
１および３５の入力キャリービットは、それぞれ、グル
ープ発生−グループ伝搬発生器３６，３７，３８および
３９からの第３のキャリービットに接続されている。前
記発生および伝搬機能は後に説明する。
つの入力ビットＡ，ＢおよびＣＩＮを論理的に加算し、
かつ和ビット、Ｓ、発生信号、Ｇ、および伝搬信号、
Ｐ、を発生する。各々の２ビット加算器セルが受入れ
る、ビットＡ，ＢおよびＣＩＮの特定の識別（ｉｄｅｎ
ｔｉｔｙ）は加算器１８内の２ビット加算器セルの位置
に依存する。例えば、ｉ番目の２ビット加算器セルは前
記オペランドＡおよびＢの各々のｉ番目のビットを受入
れかつｉ番目の和ビットを発生し、この場合ｉは整数の
指数である。２ビット加算器セル２０の入力キャリービ
ットはグループ発生−グループ伝搬発生器４０からのグ
ループ発生信号に接続されている。２ビット加算器セル
２４，２８および３２の入力キャリービットはグループ
発生−グループ伝搬発生器４０からの、それぞれ、第
１、第２および第３のキャリービットに接続されてい
る。２ビット加算器セル２１，２５，２９および３３の
入力キャリービットは、それぞれ、グループ発生−グル
ープ伝搬発生器３６，３７，３８および３９からの第１
のキャリービットに接続されている。２ビット加算器セ
ル２２，２６，３０および３４の入力キャリービット
は、それぞれ、グループ発生−グループ伝搬発生器３
６，３７，３８および３９からの第２のキャリービット
に接続されている。２ビット加算器セル２３，２７，３
１および３５の入力キャリービットは、それぞれ、グル
ープ発生−グループ伝搬発生器３６，３７，３８および
３９からの第３のキャリービットに接続されている。前
記発生および伝搬機能は後に説明する。
【００１３】各々のグループ発生−グループ伝搬発生器
３６〜３９は４つの２ビット加算器セルからの４つの組
の発生および伝搬信号および入力キャリービット、Ｃ
ＩＮ、を受信する。各々のグループ発生−グループ伝搬
発生器３６〜４０は３つのキャリービット、Ｃ１，Ｃ２
およびＣ３、グループ発生信号、Ｇ′、およびグループ
伝搬信号、Ｐ′、を発生する。各々のグループ発生−グ
ループ伝搬発生器が受入れる発生−伝搬および入力キャ
リービット信号の特定の識別は加算器１８内のグループ
発生−グループ伝搬発生器の位置に依存する。例えば、
グループ発生−グループ伝搬発生器３６は２ビット加算
器セル２０〜２３によって発生される前記発生および伝
搬信号を受信する。グループ発生−グループ伝搬発生器
３６はグループ発生−グループ伝搬発生器４０によって
発生されるグループ発生信号をその入力キャリービット
として受信する。グループ発生−グループ伝搬発生器３
７は２ビット加算器セル２４〜２７によって発生される
発生および伝搬信号を受信する。グループ発生−グルー
プ伝搬発生器３７はグループ発生−グループ伝搬発生器
４０によって発生される第１のキャリービット出力信号
をその入力キャリービットとして受信する。グループ発
生−グループ伝搬発生器３７は２ビット加算器セル２８
〜３１によって発生される発生および伝搬信号を受信す
る。グループ発生−グループ伝搬発生器３８はグループ
発生−グループ伝搬発生器４０によって発生される第２
のキャリービット出力信号をその入力キャリービットと
して受信する。グループ発生−グループ伝搬発生器３９
は２ビット加算器セル３２〜３５によって発生される発
生および伝搬信号を受信する。グループ発生−グループ
伝搬発生器３９はグループ発生−グループ伝搬発生器４
０によって発生される第３のキャリービット出力信号を
その入力キャリービットとして受信する。グループ発生
およびグループ伝搬機能は後に説明する。
３６〜３９は４つの２ビット加算器セルからの４つの組
の発生および伝搬信号および入力キャリービット、Ｃ
ＩＮ、を受信する。各々のグループ発生−グループ伝搬
発生器３６〜４０は３つのキャリービット、Ｃ１，Ｃ２
およびＣ３、グループ発生信号、Ｇ′、およびグループ
伝搬信号、Ｐ′、を発生する。各々のグループ発生−グ
ループ伝搬発生器が受入れる発生−伝搬および入力キャ
リービット信号の特定の識別は加算器１８内のグループ
発生−グループ伝搬発生器の位置に依存する。例えば、
グループ発生−グループ伝搬発生器３６は２ビット加算
器セル２０〜２３によって発生される前記発生および伝
搬信号を受信する。グループ発生−グループ伝搬発生器
３６はグループ発生−グループ伝搬発生器４０によって
発生されるグループ発生信号をその入力キャリービット
として受信する。グループ発生−グループ伝搬発生器３
７は２ビット加算器セル２４〜２７によって発生される
発生および伝搬信号を受信する。グループ発生−グルー
プ伝搬発生器３７はグループ発生−グループ伝搬発生器
４０によって発生される第１のキャリービット出力信号
をその入力キャリービットとして受信する。グループ発
生−グループ伝搬発生器３７は２ビット加算器セル２８
〜３１によって発生される発生および伝搬信号を受信す
る。グループ発生−グループ伝搬発生器３８はグループ
発生−グループ伝搬発生器４０によって発生される第２
のキャリービット出力信号をその入力キャリービットと
して受信する。グループ発生−グループ伝搬発生器３９
は２ビット加算器セル３２〜３５によって発生される発
生および伝搬信号を受信する。グループ発生−グループ
伝搬発生器３９はグループ発生−グループ伝搬発生器４
０によって発生される第３のキャリービット出力信号を
その入力キャリービットとして受信する。グループ発生
およびグループ伝搬機能は後に説明する。
【００１４】グループ発生−グループ伝搬発生器４０は
グループ発生−グループ伝搬発生器３６〜３９からの４
組の発生および伝搬信号および入力キャリービット、Ｃ
ＩＮ、を受信する。グループ発生−グループ伝搬発生器
４０はまた３つのキャリービット、Ｃ１，Ｃ２およびＣ
３、グループ発生信号およびグループ伝搬信号、それぞ
れ、Ｇ′およびＰ′、を発生する。グループ伝搬信号
は、グループ発生−グループ伝搬発生器４０の双方の、
入力キャリービットに接続されている。グループ発生お
よびグループ伝搬機能については以下に説明する。
グループ発生−グループ伝搬発生器３６〜３９からの４
組の発生および伝搬信号および入力キャリービット、Ｃ
ＩＮ、を受信する。グループ発生−グループ伝搬発生器
４０はまた３つのキャリービット、Ｃ１，Ｃ２およびＣ
３、グループ発生信号およびグループ伝搬信号、それぞ
れ、Ｇ′およびＰ′、を発生する。グループ伝搬信号
は、グループ発生−グループ伝搬発生器４０の双方の、
入力キャリービットに接続されている。グループ発生お
よびグループ伝搬機能については以下に説明する。
【００１５】図５は、前記図３および図４に示された例
示的な加算器セルの論理図を示す。ＡＮＤゲート４２の
出力は前記発生信号、Ｇ、を発生する。ＡＮＤゲート４
２の第１および第２の入力は、それぞれ、入力ビット、
ＡおよびＢ、に接続されている。ＯＲゲート４４の出力
は伝搬信号、Ｐ、を発生する。ＯＲゲート４４の第１お
よび第２の入力は、それぞれ、入力ビット、Ａおよび
Ｂ、に接続されている。ＸＯＲゲート４６の出力は加算
結果、Ｓ、を発生する。ＸＯＲゲート４６の第１および
第２の入力はＸＯＲゲート４８の出力およびキャリービ
ット、ＣＩＮ、にそれぞれ接続されている。ＸＯＲゲー
ト４８の第１および第２の入力は、それぞれ、入力ビッ
ト、ＡおよびＢ、に接続されている。
示的な加算器セルの論理図を示す。ＡＮＤゲート４２の
出力は前記発生信号、Ｇ、を発生する。ＡＮＤゲート４
２の第１および第２の入力は、それぞれ、入力ビット、
ＡおよびＢ、に接続されている。ＯＲゲート４４の出力
は伝搬信号、Ｐ、を発生する。ＯＲゲート４４の第１お
よび第２の入力は、それぞれ、入力ビット、Ａおよび
Ｂ、に接続されている。ＸＯＲゲート４６の出力は加算
結果、Ｓ、を発生する。ＸＯＲゲート４６の第１および
第２の入力はＸＯＲゲート４８の出力およびキャリービ
ット、ＣＩＮ、にそれぞれ接続されている。ＸＯＲゲー
ト４８の第１および第２の入力は、それぞれ、入力ビッ
ト、ＡおよびＢ、に接続されている。
【００１６】図６は、図３および図４に示された例示的
なグループ発生／伝搬ブロックの論理図を示す。
なグループ発生／伝搬ブロックの論理図を示す。
【００１７】４入力ＯＲゲート５０の出力および４入力
ＡＮＤゲート５２の出力は、それぞれ、グループ発生お
よびグループ伝搬機能信号、Ｇ′およびＰ′、を発生す
る。ＯＲゲート５０の第１の入力は入力信号Ｇ３に接続
されている。ＯＲゲート５０の第２、第３および第４の
入力は、それぞれ、２入力ＡＮＤゲート５４の出力、３
入力ＡＮＤゲート５６の出力、および４入力ＡＮＤゲー
ト５８の出力に接続されている。ＡＮＤゲート５４の第
１および第２の入力は、それぞれ、入力信号Ｐ３および
Ｇ２に接続されている。ＡＮＤゲート５６の第１、第２
および第３の入力は、それぞれ、入力信号Ｐ３，Ｐ２お
よびＧ１に接続されている。ＡＮＤゲート５４の第１、
第２、第３および第４の入力は、それぞれ、入力信号Ｐ
３，Ｐ２，Ｐ１およびＧ０に接続されている。ＡＮＤゲ
ート５２の第１、第２、第３および第４の入力は、それ
ぞれ、入力信号Ｐ３，Ｐ２，Ｐ１およびＰ０に接続され
ている。
ＡＮＤゲート５２の出力は、それぞれ、グループ発生お
よびグループ伝搬機能信号、Ｇ′およびＰ′、を発生す
る。ＯＲゲート５０の第１の入力は入力信号Ｇ３に接続
されている。ＯＲゲート５０の第２、第３および第４の
入力は、それぞれ、２入力ＡＮＤゲート５４の出力、３
入力ＡＮＤゲート５６の出力、および４入力ＡＮＤゲー
ト５８の出力に接続されている。ＡＮＤゲート５４の第
１および第２の入力は、それぞれ、入力信号Ｐ３および
Ｇ２に接続されている。ＡＮＤゲート５６の第１、第２
および第３の入力は、それぞれ、入力信号Ｐ３，Ｐ２お
よびＧ１に接続されている。ＡＮＤゲート５４の第１、
第２、第３および第４の入力は、それぞれ、入力信号Ｐ
３，Ｐ２，Ｐ１およびＧ０に接続されている。ＡＮＤゲ
ート５２の第１、第２、第３および第４の入力は、それ
ぞれ、入力信号Ｐ３，Ｐ２，Ｐ１およびＰ０に接続され
ている。
【００１８】４入力ＯＲゲート６０の出力は第３のキャ
リービット、Ｃ３、を発生する。ＯＲゲート６０の第
１、第２、第３および第４の入力は、それぞれ、入力信
号Ｇ２、入力ＡＮＤゲート６２の出力、３入力ＡＮＤゲ
ート６４の出力、および４入力ＡＮＤゲート６６の出力
に接続されている。ＡＮＤゲート６２の第１および第２
の入力はそれぞれ入力信号Ｐ２およびＧ１に接続されて
いる。ＡＮＤゲート６４の第１、第２および第３の入力
は、それぞれ、入力信号Ｐ２，Ｐ１およびＧ０に接続さ
れている。ＡＮＤゲート６６の第１、第２、第３および
第４の入力は入力信号Ｐ２，Ｐ１，Ｐ０にかつ入力キャ
リービット、ＣＩＮ、にそれぞれ接続されている。
リービット、Ｃ３、を発生する。ＯＲゲート６０の第
１、第２、第３および第４の入力は、それぞれ、入力信
号Ｇ２、入力ＡＮＤゲート６２の出力、３入力ＡＮＤゲ
ート６４の出力、および４入力ＡＮＤゲート６６の出力
に接続されている。ＡＮＤゲート６２の第１および第２
の入力はそれぞれ入力信号Ｐ２およびＧ１に接続されて
いる。ＡＮＤゲート６４の第１、第２および第３の入力
は、それぞれ、入力信号Ｐ２，Ｐ１およびＧ０に接続さ
れている。ＡＮＤゲート６６の第１、第２、第３および
第４の入力は入力信号Ｐ２，Ｐ１，Ｐ０にかつ入力キャ
リービット、ＣＩＮ、にそれぞれ接続されている。
【００１９】３入力ＯＲゲート６８の出力は第２のキャ
リービット、Ｃ２、を発生する。ＯＲゲート６８の第
１、第２、第３の入力は入力信号Ｇ１、２入力ＡＮＤゲ
ート７０の出力、および３入力ＡＮＤゲート７２の出力
に接続されている。ＡＮＤゲート７０の第１および第２
の入力は、それぞれ、入力信号Ｐ１およびＧ０に接続さ
れている。ＡＮＤゲート７２の第１、第２および第３の
入力は、それぞれ、入力信号Ｐ１，Ｐ０および入力キャ
リービット、ＣＩＮ、に接続されている。
リービット、Ｃ２、を発生する。ＯＲゲート６８の第
１、第２、第３の入力は入力信号Ｇ１、２入力ＡＮＤゲ
ート７０の出力、および３入力ＡＮＤゲート７２の出力
に接続されている。ＡＮＤゲート７０の第１および第２
の入力は、それぞれ、入力信号Ｐ１およびＧ０に接続さ
れている。ＡＮＤゲート７２の第１、第２および第３の
入力は、それぞれ、入力信号Ｐ１，Ｐ０および入力キャ
リービット、ＣＩＮ、に接続されている。
【００２０】２入力ＯＲゲート７４の出力は第１のキャ
リービット、Ｃ１、を発生する。ＯＲゲート７４の第１
および第２の入力はＡＮＤゲート７６の出力にかつ入力
信号Ｇ０に接続されている。ＡＮＤゲート７６の第１お
よび第２の入力は、それぞれ、入力信号Ｐ０および入力
キャリービット、ＣＩＮ、に接続されている。
リービット、Ｃ１、を発生する。ＯＲゲート７４の第１
および第２の入力はＡＮＤゲート７６の出力にかつ入力
信号Ｇ０に接続されている。ＡＮＤゲート７６の第１お
よび第２の入力は、それぞれ、入力信号Ｐ０および入力
キャリービット、ＣＩＮ、に接続されている。
【００２１】数学的には、各加算操作は１６の和ビット
および１６のキャリービットを発生する。一般に、ｉ番
目の和ビットおよびｉ番目のキャリービットは次の式で
表すことができる。なお、これらの式において（＋）は
排他的ＯＲ操作を表すものとする。
および１６のキャリービットを発生する。一般に、ｉ番
目の和ビットおよびｉ番目のキャリービットは次の式で
表すことができる。なお、これらの式において（＋）は
排他的ＯＲ操作を表すものとする。
【式１】Ｓｉ＝Ａｉ（＋）Ｂｉ（＋）Ｃｉ
【式２】Ｃｉ＋１＝ＡｉＢｉ＋Ｃｉ（Ａｉ＋Ｂｉ）
【００２２】上記式１および式２は各々のビットに対し
発生信号、Ｇ、および、伝搬信号、Ｐ、を導入すること
により修正できる。前記発生および伝搬機能は、（１）
双方のビットが真（ｔｒｕｅ）であるか、あるいは
（２）一方のビットが真であり、かつキャリービットも
また真であるか、の２つの条件の内いずれかが満足され
れば、前記ｉ番目のビットの加算によってキャリービッ
トが発生されることを観察することによって生成され
る。前記ビット発生およびビット伝搬信号は数学的にこ
れら２つの条件を表している。前記ビット発生およびビ
ット伝搬機能は入力キャリービット、ＣＩＮ、に依存せ
ず次のようになる。
発生信号、Ｇ、および、伝搬信号、Ｐ、を導入すること
により修正できる。前記発生および伝搬機能は、（１）
双方のビットが真（ｔｒｕｅ）であるか、あるいは
（２）一方のビットが真であり、かつキャリービットも
また真であるか、の２つの条件の内いずれかが満足され
れば、前記ｉ番目のビットの加算によってキャリービッ
トが発生されることを観察することによって生成され
る。前記ビット発生およびビット伝搬信号は数学的にこ
れら２つの条件を表している。前記ビット発生およびビ
ット伝搬機能は入力キャリービット、ＣＩＮ、に依存せ
ず次のようになる。
【式３】Ｇｉ＝ＡｉＢｉ
【式４】Ｐｉ＝Ａｉ＋Ｂｉ
【００２３】前記第１の４つの２ビット加算器セルに対
するキャリービットは、例えば、式３および式４のビッ
ト発生およびビット伝搬によって次のように表すことが
できる。
するキャリービットは、例えば、式３および式４のビッ
ト発生およびビット伝搬によって次のように表すことが
できる。
【式５】Ｃ１＝Ｇ０＋Ｐ０Ｃ０
【式６】Ｃ２＝Ｇ１＋Ｐ１Ｇ０＋Ｐ１Ｐ０Ｃ０
【式７】 Ｃ３＝Ｇ２＋Ｐ２Ｇ１＋Ｐ２Ｐ１Ｇ０＋Ｐ２Ｐ１Ｐ０Ｃ０
【式８】 Ｃ４＝Ｇ３＋Ｐ３Ｇ２＋Ｐ３Ｐ２Ｇ１＋Ｐ３Ｐ２Ｐ１Ｇ０ ＋Ｐ３Ｐ２Ｐ１Ｐ０Ｃ０
【００２４】一般に、任意のキャリービットは次の一般
式から決定できる。
式から決定できる。
【式９】 Ｃｉ＋１＝Ｇｉ＋ＰｉＧｉ−１＋ＰｉＰｉ−１Ｇｉ−２ ＋……＋ＰｉＰｉ−１……Ｐ０Ｃ０
【００２５】加算器発生信号、Ｇ′′、および加算器伝
搬信号、Ｐ′′、はｉが１５に等しい場合に前記式９か
ら抽出できる。これらの発生および伝搬信号はまた入力
キャリービット、Ｃ０、とは独立であり次のように表さ
れる。
搬信号、Ｐ′′、はｉが１５に等しい場合に前記式９か
ら抽出できる。これらの発生および伝搬信号はまた入力
キャリービット、Ｃ０、とは独立であり次のように表さ
れる。
【式１０】Ｃ１６＝Ｇ′′＋Ｐ′′Ｃ０ この場合、 Ｇ′′＝Ｇ１５＋Ｐ１５Ｇ１４＋Ｐ１５Ｐ１４Ｇ１３ ＋Ｐ１５Ｐ１４Ｐ１３Ｇ１２ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｇ１１ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｇ１０ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｇ９ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｇ８ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｇ７ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｐ７Ｇ６ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｐ７Ｐ６Ｇ５ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｐ７Ｐ６Ｐ５Ｇ４ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｐ７Ｐ６Ｐ５Ｐ４ Ｇ３ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｐ７Ｐ６Ｐ５Ｐ４ Ｐ３Ｇ２ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｐ７Ｐ６Ｐ５Ｐ４ Ｐ３Ｐ２Ｇ１ ＋Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｐ７Ｐ６Ｐ５Ｐ４ Ｐ３Ｐ２Ｐ１Ｇ０ そして Ｐ′′＝Ｐ１５Ｐ１４Ｐ１３Ｐ１２Ｐ１１Ｐ１０Ｐ９Ｐ８Ｐ７Ｐ６Ｐ５Ｐ４ Ｐ３Ｐ２Ｐ１Ｐ０
【００２６】一般に、ｎビットの１の補数の加算器の発
生信号は次の関係式で与えられる。
生信号は次の関係式で与えられる。
【式１１】 Ｇ′′＝Ｇｎ−１＋Ｐｎ−１Ｇｎ−２＋Ｐｎ−１Ｐｎ−２Ｇｎ−３ ＋Ｐｎ−１Ｐｎ−２Ｐｎ−３Ｇｎ−４ ＋……＋Ｐｎ−１Ｐｎ−２Ｐｎ−３……Ｐ４Ｐ３Ｇ２ ＋Ｐｎ−１Ｐｎ−２Ｐｎ−３……Ｐ３Ｐ２Ｇ１ ＋Ｐｎ−１Ｐｎ−２Ｐｎ−３……Ｐ２Ｐ１Ｇ０
【００２７】図１の従来技術を参照すると、ＣＬＡ加算
器１２の出力はＣＬＡ加算器１２のキャリービット出
力、ＣＯＵＴ、が論理“１”である場合にかつこの場合
に限りインクリメンタ１４によって増分される。ＣＬＡ
加算器１２の内部の最終的なグループ発生およびグルー
プ伝搬信号の４つの可能な組合せがあり、すなわち、０
０，０１，１０および１１であり、この場合第１および
第２の桁はそれぞれグループ発生および伝搬信号に対応
する。これら４つの可能な組合せの結果、それぞれ、
０，ＣＩＮ，１，１の出力キャリービット値が生じる。
しかしながら、ＣＬＡ加算器１０はその入力キャリービ
ットがゼロの論理値に対応する電源電圧に接続されてい
る。この制約により、前記式１１において規定されたグ
ループ発生信号は前記出力キャリービットに論理的に等
価である。したがって、図３および図４に示されるグル
ープ発生信号は１の補数の加算を行なうために入力キャ
リービットに接続することができる。この接続によって
集積回路設計ツールによってシミュレートできる論理モ
デルが生成される結果となる。
器１２の出力はＣＬＡ加算器１２のキャリービット出
力、ＣＯＵＴ、が論理“１”である場合にかつこの場合
に限りインクリメンタ１４によって増分される。ＣＬＡ
加算器１２の内部の最終的なグループ発生およびグルー
プ伝搬信号の４つの可能な組合せがあり、すなわち、０
０，０１，１０および１１であり、この場合第１および
第２の桁はそれぞれグループ発生および伝搬信号に対応
する。これら４つの可能な組合せの結果、それぞれ、
０，ＣＩＮ，１，１の出力キャリービット値が生じる。
しかしながら、ＣＬＡ加算器１０はその入力キャリービ
ットがゼロの論理値に対応する電源電圧に接続されてい
る。この制約により、前記式１１において規定されたグ
ループ発生信号は前記出力キャリービットに論理的に等
価である。したがって、図３および図４に示されるグル
ープ発生信号は１の補数の加算を行なうために入力キャ
リービットに接続することができる。この接続によって
集積回路設計ツールによってシミュレートできる論理モ
デルが生成される結果となる。
【００２８】しかしながら、伝搬信号Ｇ′′を発生する
ために式１０および式１１を使用する手法はファンイン
（論理入力数：ｆａｎ−ｉｎ）およびモジュール性（ｍ
ｏｄｕｌａｒｉｔｙ）の問題によって制限される。ファ
ンインの問題はｎビットの加算器の（ｎ＋１）番目のキ
ャリービットが（ｎ＋１）個の入力を論理的にＯＲ操作
できる回路を必要とするために生じる。
ために式１０および式１１を使用する手法はファンイン
（論理入力数：ｆａｎ−ｉｎ）およびモジュール性（ｍ
ｏｄｕｌａｒｉｔｙ）の問題によって制限される。ファ
ンインの問題はｎビットの加算器の（ｎ＋１）番目のキ
ャリービットが（ｎ＋１）個の入力を論理的にＯＲ操作
できる回路を必要とするために生じる。
【００２９】この要件は１６ビットの加算器に対しての
み都合の悪いものではあるが、より大きな加算器に対し
ても不可能である。モジュール性の問題は各々の加算器
の構成に対し完全に異なる加算器を設計することが望ま
しくないために生じる。これらの問題のため、開示され
た発明の好ましい実施例はマルチレベル加算器として設
計されている。この解決方法はほんの少しの時間的なペ
ナルティを与えるもののファンインおよびモジュール性
の双方の問題を最小にする。
み都合の悪いものではあるが、より大きな加算器に対し
ても不可能である。モジュール性の問題は各々の加算器
の構成に対し完全に異なる加算器を設計することが望ま
しくないために生じる。これらの問題のため、開示され
た発明の好ましい実施例はマルチレベル加算器として設
計されている。この解決方法はほんの少しの時間的なペ
ナルティを与えるもののファンインおよびモジュール性
の双方の問題を最小にする。
【００３０】マルチレベル加算器構成においては、レベ
ルの数、Ｌ、各オペランドにおけるビット数、ｎ、およ
びファンイン、ｒ、は次式の関係を有する。
ルの数、Ｌ、各オペランドにおけるビット数、ｎ、およ
びファンイン、ｒ、は次式の関係を有する。
【式１２】Ｌ＝［ｌｏｇｒｎ］
【００３１】式１２を使用することによって加算器１８
を２つのレベルの各々において同じ回路ブロックによっ
て実現できるようになる。当業者は、本明細書の説明を
参照して、２つまたはそれ以上の異なる回路ブロックを
使用して１の補数の加算器を構築できる。開示された本
発明の範囲は特定の数のレベルまたは対称性の要件に限
定されないことが理解されるべきである。開示された実
施例では、ｎは１６であり、ｒは４であり、かつＬは２
に等しい。１６対のオペランドビットは各々４つのビッ
ト対の４つのブロックに分割される。第１のレベル内の
各ブロックはグループ発生信号、Ｇ′、およびグループ
伝搬信号、Ｐ′、を発生する。これらの信号は前記式８
から抽出でき次のようになる。
を２つのレベルの各々において同じ回路ブロックによっ
て実現できるようになる。当業者は、本明細書の説明を
参照して、２つまたはそれ以上の異なる回路ブロックを
使用して１の補数の加算器を構築できる。開示された本
発明の範囲は特定の数のレベルまたは対称性の要件に限
定されないことが理解されるべきである。開示された実
施例では、ｎは１６であり、ｒは４であり、かつＬは２
に等しい。１６対のオペランドビットは各々４つのビッ
ト対の４つのブロックに分割される。第１のレベル内の
各ブロックはグループ発生信号、Ｇ′、およびグループ
伝搬信号、Ｐ′、を発生する。これらの信号は前記式８
から抽出でき次のようになる。
【式１３】 Ｇ′＝Ｇ３＋Ｐ３Ｇ２＋Ｐ３Ｐ２Ｇ１＋Ｐ３Ｐ２Ｐ１Ｇ０
【式１４】Ｐ′＝Ｐ３Ｐ２Ｐ１Ｐ０
【００３２】前記式１０および式１１はグループ発生−
グループ伝搬発生器３６によって発生されるグループ発
生およびグループ伝搬信号を表している。グループ発生
−グループ伝搬発生器３７，３８および３９に対するグ
ループ発生およびグループ伝搬関数は式１０および式１
１における各々の指数を、それぞれ、４，８および１２
だけ増分することによって得ることができる。図３およ
び図４に示されるように、グループ発生−グループ伝搬
発生器４０により発生される発生関数はグループ発生−
グループ伝搬発生器３６，３７，３８および３９の出力
から得られる。したがって、グループ発生−グループ伝
搬発生器４０によって発生される前記発生信号は上に述
べたかつ加算器セル２０のキャリービット入力に接続さ
れた加算器発生信号である。
グループ伝搬発生器３６によって発生されるグループ発
生およびグループ伝搬信号を表している。グループ発生
−グループ伝搬発生器３７，３８および３９に対するグ
ループ発生およびグループ伝搬関数は式１０および式１
１における各々の指数を、それぞれ、４，８および１２
だけ増分することによって得ることができる。図３およ
び図４に示されるように、グループ発生−グループ伝搬
発生器４０により発生される発生関数はグループ発生−
グループ伝搬発生器３６，３７，３８および３９の出力
から得られる。したがって、グループ発生−グループ伝
搬発生器４０によって発生される前記発生信号は上に述
べたかつ加算器セル２０のキャリービット入力に接続さ
れた加算器発生信号である。
【００３３】本発明に従って構築される１の補数の加算
器は単一レベルの加算器として実施できることも理解で
きる。そのような構成は小さな数のオペランドビット対
のみ、比較的低速のサイクルタイムのみ、あるいはこれ
ら双方が与えられた場合に適切であろう。この場合、加
算器１８は単一のグループ発生信号のみを有し、これは
最下位加算器セルのキャリービット入力にかつ前記単一
のグループ発生−グループ伝搬回路のキャリービット入
力に接続される。
器は単一レベルの加算器として実施できることも理解で
きる。そのような構成は小さな数のオペランドビット対
のみ、比較的低速のサイクルタイムのみ、あるいはこれ
ら双方が与えられた場合に適切であろう。この場合、加
算器１８は単一のグループ発生信号のみを有し、これは
最下位加算器セルのキャリービット入力にかつ前記単一
のグループ発生−グループ伝搬回路のキャリービット入
力に接続される。
【００３４】本発明が特定の実施例に関して説明された
が、当業者には更なる修正および改善が可能である。例
えば、同じ１６ビットの加算器を実現するために他のレ
ベルの機構を使用できる。大きなオペランドサイズはよ
り大きな加算器を必要とするであろう。また、示された
論理図および式はいくつかの制約にしたがって相補的な
論理図および相補的な方程式を使用して実施できる。こ
れらの制約は加算器１８を製造するために使用されるプ
ロセスの形式を含む。したがって、本発明は添付の特許
請求の範囲に規定される発明の精神および範囲から離れ
ることのない全てのそのような修正を含むことを理解す
べきである。
が、当業者には更なる修正および改善が可能である。例
えば、同じ１６ビットの加算器を実現するために他のレ
ベルの機構を使用できる。大きなオペランドサイズはよ
り大きな加算器を必要とするであろう。また、示された
論理図および式はいくつかの制約にしたがって相補的な
論理図および相補的な方程式を使用して実施できる。こ
れらの制約は加算器１８を製造するために使用されるプ
ロセスの形式を含む。したがって、本発明は添付の特許
請求の範囲に規定される発明の精神および範囲から離れ
ることのない全てのそのような修正を含むことを理解す
べきである。
【００３５】
【発明の効果】以上のように、本発明によれば、データ
プロセッサのようなシステムのクロック速度に制約を与
えることなく高速度で演算を行なうことができ、かつ回
路設計上モジュール性に富んだ１の補数の加算器が実現
できる。また、本加算器をマルチレベルの加算器として
設計することにより、極めて少しの遅れ時間を生じるの
みでファンインおよびモジュール性の双方の問題を解決
できる。
プロセッサのようなシステムのクロック速度に制約を与
えることなく高速度で演算を行なうことができ、かつ回
路設計上モジュール性に富んだ１の補数の加算器が実現
できる。また、本加算器をマルチレベルの加算器として
設計することにより、極めて少しの遅れ時間を生じるの
みでファンインおよびモジュール性の双方の問題を解決
できる。
【図１】従来技術の１の補数の加算器の概略の構成を示
すブロック図である。
すブロック図である。
【図２】従来技術の他の１の補数の加算器の概略の構成
を示すブロック図である。
を示すブロック図である。
【図３】図４と共に本発明の１実施例に係わる１の補数
の加算器の構成を示すブロック図である。
の加算器の構成を示すブロック図である。
【図４】図３と共に本発明の１実施例に係わる１の補数
の加算器の構成を示すブロック図である。
の加算器の構成を示すブロック図である。
【図５】前記図３および図４に示された加算器セルの構
成を示す論理図である。
成を示す論理図である。
【図６】前記図３および図４に示されたグループ発生／
伝搬ブロックの構成を示す論理図である。
伝搬ブロックの構成を示す論理図である。
１８ １の補数の加算器 ２０，２１，……，３５ ２ビット加算器セル ３６，３７，……，４０ グループ発生−グループ伝搬
発生器 ４２ ＡＮＤゲート ４４ ＯＲゲート ４６，４８ 排他的ＯＲゲート ５０，６０，６８，７４ ＯＲゲート ５２，５４，５６，５８，６２，６４，６６，７０，７
２，７６ ＡＮＤゲート
発生器 ４２ ＡＮＤゲート ４４ ＯＲゲート ４６，４８ 排他的ＯＲゲート ５０，６０，６８，７４ ＯＲゲート ５２，５４，５６，５８，６２，６４，６６，７０，７
２，７６ ＡＮＤゲート
Claims (5)
- 【請求項１】 １の補数の加算器（１８）であって、 複数組の入力ビットを論理的に加算する複数の加算器セ
ル（２０〜３５）であって、前記複数組の入力ビットの
各々は第１のビットおよび第２のビットを含み、前記複
数の加算器セルの各々は、 前記複数の組の入力ビットの内の選択された１つの前記
第１のビット（Ａ）を受けるための第１の入力端子、 前記複数の組の入力ビットの内の前記選択された１つの
第２のビット（Ｂ）を受けるための第２の入力端子、 前記複数の組の入力ビットの内の前記選択された１つの
第３のビット（ＣＩＮ）を受けるための第３の入力端
子、 前記第１、第２および第３の入力端子に結合され和ビッ
トを発生するための結果回路（４６，４８）であって、
前記和ビットは前記選択された組の前記第１、第２およ
び第３のビットの数学的和の最下位ビットと論理的に等
価であるもの、を具備する前記加算器セル、そして前記
第１および第２の入力端子の各々に結合された発生−伝
搬回路（４２，４４）であって、該発生−伝搬回路は発
生信号および複数のキャリービット信号を発生し、前記
発生信号は複数の加算器セルの内の選択された１つの第
３の端子に結合され、前記複数のキャリービット信号の
各々は前記複数の加算器セルの内の残りの加算器セルの
内の選択された異なる１つの第３の端子に結合されてい
るもの、 を具備することを特徴とする１の補数の加算器（１
８）。 - 【請求項２】 第１のオペランド、Ａ、および第２のオ
ペランド、Ｂ、を加算するための１の補数の加算器（１
８）であって、前記第１のオペランドおよび第２のオペ
ランドは各々複数のｎビットからなり、この場合ｎは整
数であり、前記１の補数の加算器は、 複数のｎビットの手段（２０〜３５）であって、該複数
のｎビットの手段の各々は複数組の受信ビットの選択さ
れたｉ番目の１つを加算し、この場合ｉはゼロからｎ−
１におよぶ整数の指数であり、前記複数組の受信ビット
の内の選択されたｉ番目の組は前記第１のオペランドビ
ット、Ａ、のｉ番目の１つおよび前記第２のオペランド
ビット、Ｂ、の内のｉ番目の１つを含み、前記複数組の
受信ビットの内の選択された第１の１つは発生ビット、
Ｇ′′、を含み、前記複数組の受信ビットの内の残りの
ものは複数のキャリービット、Ｃ、の内のｉ番目の１つ
を有し、前記複数のｎビットの手段の内のｉ番目の１つ
は複数の和ビット、Ｓ、の内のｉ番目の１つ、複数の発
生ビット、Ｇ、の内のｉ番目の１つ、および複数の伝搬
ビット、Ｐ、の内のｉ番目の１つを発生するものであ
り、この場合、記号（＋）が排他的ＯＲ操作を表わすも
のとすると、 【式１５】 Ｓ０＝Ａ０（＋）Ｂ０（＋）Ｇ′′， ｉ＝０ Ｓｉ＝Ａｉ（＋）Ｂｉ（＋）Ｃｉ， ｉ≠０ Ｇｉ＝ＡｉＢｉ，および Ｐｉ＝Ａｉ＋Ｂｉ であるもの、 前記複数のｎビットの手段に結合されたグループ発生手
段（５０）であって、該グループ発生手段は前記グルー
プ発生ビット、Ｇ′′、を発生し、この場合、 【式１６】 Ｇ′′＝Ｇｎ−１＋Ｐｎ−１Ｇｎ−２＋Ｐｎ−１Ｐｎ−２Ｇｎ−３ ＋Ｐｎ−１Ｐｎ−２Ｐｎ−３Ｇｎ−４ ＋……＋Ｐｎ−１Ｐｎ−２Ｐｎ−３……Ｐ４Ｐ３Ｇ２ ＋Ｐｎ−１Ｐｎ−２Ｐｎ−３……Ｐ３Ｐ２Ｇ１ ＋Ｐｎ−１Ｐｎ−２Ｐｎ−３……Ｐ２Ｐ１Ｇ０ であるもの、そして前記複数のｎビットの手段の（ｎ−
１）のものにそれぞれ結合された複数のｎ−１のキャリ
ービット手段（６０，６８，７４）であって、該複数の
ｎ−１のキャリービット手段の内のｉ番目のものは前記
複数のキャリービットの内のｉ番目のものを発生し、こ
の場合、 【式１７】 Ｃｉ＋１＝Ｇｉ＋ＰｉＧｉ−１＋ＰｉＰｉ−１Ｇｉ−２ ＋……＋ＰｉＰｉ−１……Ｐ０Ｇ′′，０≦ｉ＜ｎ−１ であるもの、 を具備することを特徴とする１の補数の加算器（１
８）。 - 【請求項３】 １の補数の表現の第１のオペランド、
Ａ、および第２のオペランド、Ｂ、を加算する方法であ
って、各々のオペランドはｎビットからなり、この場合
ｎは整数であり、前記方法は、 複数の和ビットを発生する段階であって、各々の和ビッ
トは複数の加算器セルの内の選択された異なる１つによ
って発生され、前記複数の和ビットの各々の１つは複数
の数学的和の内の選択された１つの最下位ビットと論理
的に等価であり、前記複数の数学的和の各々の１つは
（１）複数の第１のオペランドビットの内の選択された
異なる１つ、（２）複数の第２のオペランドビットの内
の選択された異なる１つ、および（３）複数の第３のビ
ットの内の選択された異なる１つ、の和であるもの、そ
して前記複数の加算器セルに結合された発生−伝搬回路
において前記複数の第３のビットを発生する段階であっ
て、 グループ発生信号を発生する段階、 複数のキャリービットを発生する段階、そして前記グル
ープ発生信号および前記複数のキャリービットを前記複
数の第３のビットとして提供する段階、 を具備するもの、 を具備することを特徴とする１の補数の表現の第１のオ
ペランド、Ａ、および第２のオペランド、Ｂ、を加算す
る方法。 - 【請求項４】 複数の和ビットを発生する前記段階は更
に、 複数のビット発生信号を発生する段階、そして複数のビ
ット伝搬信号を発生する段階、 を具備することを特徴とする請求項３に記載の方法。 - 【請求項５】 複数の和ビットを発生する前記段階は前
記複数の和ビット、Ｓ、の内のｉ番目の和ビットを発生
する段階を備え、この場合ｉはゼロからｎ−１におよぶ
整数の指数であり、かつ 【式１８】Ｓ０＝Ａ０（＋）Ｂ０（＋）Ｇ′′，ｉ＝０ Ｓｉ＝Ａｉ（＋）Ｂｉ（＋）Ｃｉ，ｉ≠０ を満足し、そして複数の第３のビットを発生する前記段
階は前記複数のビット発生信号、Ｇ、前記複数のビット
伝搬信号、Ｐ、前記複数のキャリービット、Ｃ、および
前記グループ発生信号、Ｇ′′、を次の式、 【式１９】 Ｇｉ＝ＡｉＢｉ Ｐｉ＝Ａｉ＋Ｂｉ および Ｃｉ＋１＝Ｇｉ＋ＰｉＧｉ−１＋ＰｉＰｉ−１Ｇｉ−２ ＋……＋ＰｉＰｉ−１……Ｐ０Ｇ′′ Ｇ′′＝Ｇｎ−１＋Ｐｎ−１Ｇｎ−２＋Ｐｎ−１Ｐｎ−２Ｇｎ−３ ＋Ｐｎ−１Ｐｎ−２Ｐｎ−３Ｇｎ−４ ＋……＋Ｐｎ−１Ｐｎ−２Ｐｎ−３……Ｐ４Ｐ３Ｇ２ ＋Ｐｎ−１Ｐｎ−２Ｐｎ−３……Ｐ３Ｐ２Ｇ１ ＋Ｐｎ−１Ｐｎ−２Ｐｎ−３……Ｐ２Ｐ１Ｇ０ に従って発生する段階を含むことを特徴とする請求項４
に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5599293A | 1993-05-03 | 1993-05-03 | |
| US055,992 | 1993-05-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348456A true JPH06348456A (ja) | 1994-12-22 |
Family
ID=22001439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103321A Pending JPH06348456A (ja) | 1993-05-03 | 1994-04-18 | １の補数の加算器および動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0626638A1 (ja) |
| JP (1) | JPH06348456A (ja) |
| TW (1) | TW253951B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2317971B (en) * | 1996-10-02 | 2000-12-06 | Advanced Risc Mach Ltd | Digital adder circuit |
| US8713085B1 (en) * | 2006-05-31 | 2014-04-29 | Marvell International Ltd. | Systems and methods for a signed magnitude adder in one's complement logic |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3970833A (en) * | 1975-06-18 | 1976-07-20 | The United States Of America As Represented By The Secretary Of The Navy | High-speed adder |
| US4099248A (en) * | 1977-01-28 | 1978-07-04 | Sperry Rand Corporation | One's complement subtractive arithmetic unit utilizing two's complement arithmetic circuits |
| US4298952A (en) * | 1979-12-10 | 1981-11-03 | Honeywell Information Systems Inc. | One's complement adder |
| US5047974A (en) * | 1987-11-24 | 1991-09-10 | Harris Corporation | Cell based adder with tree structured carry, inverting logic and balanced loading |
-
1993
- 1993-10-15 TW TW82108652A patent/TW253951B/zh active
-
1994
- 1994-03-31 EP EP94105120A patent/EP0626638A1/en not_active Withdrawn
- 1994-04-18 JP JP6103321A patent/JPH06348456A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW253951B (ja) | 1995-08-11 |
| EP0626638A1 (en) | 1994-11-30 |
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