JPS58129655A - 並列除算の高速化方式 - Google Patents
並列除算の高速化方式Info
- Publication number
- JPS58129655A JPS58129655A JP57014071A JP1407182A JPS58129655A JP S58129655 A JPS58129655 A JP S58129655A JP 57014071 A JP57014071 A JP 57014071A JP 1407182 A JP1407182 A JP 1407182A JP S58129655 A JPS58129655 A JP S58129655A
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- JP
- Japan
- Prior art keywords
- carry
- foreseeing
- circuits
- array
- interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
Landscapes
- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は並列形の除算を含む演算セルの二次元配列に
おいて、伝搬遅延を減少させ、演算を高速化する方式に
関する。
おいて、伝搬遅延を減少させ、演算を高速化する方式に
関する。
ＬＳＩ技術の進歩に伴なって並列形の演算配列か考案さ
れているが、従来の並列除算では乗算に比べて伝搬遅延
が大きく高速な演算が行なえなかった。
れているが、従来の並列除算では乗算に比べて伝搬遅延
が大きく高速な演算が行なえなかった。
この発明は並列形の除算を含む演算セルの二次元配列に
おいて入力端から出力端に至る伝搬遅延を減少させ、演
算を高速化するために配列内の各行に一定の間隔で桁上
先見（キャリルックアヘッド、０ＬＡ）回路を付加する
ものである。
おいて入力端から出力端に至る伝搬遅延を減少させ、演
算を高速化するために配列内の各行に一定の間隔で桁上
先見（キャリルックアヘッド、０ＬＡ）回路を付加する
ものである。
この発明を図面にもとついて説明する。除算に他の演算
例えば乗算を複合した演算配列の場合は。
例えば乗算を複合した演算配列の場合は。
制御入力によって除算と他の演算とを切替えるものであ
り、除算に設定された状態では除算単独の演算配列とし
てみることができる。したがってここでは除算単独の演
算配列について説明する。
り、除算に設定された状態では除算単独の演算配列とし
てみることができる。したがってここでは除算単独の演
算配列について説明する。
除算の演算配列を図１に示す。この配列はｎ十１行から
なる。第０行にｎ個のセルをもつ。他の行はそれぞれｎ
＋１個のセルをもつ。この配列では２０ビツトの被除
数（ａｌ、・・・＋ａ２？Ｉ）とｎビットの除数（ｔ）
１．−、 ｔ）＊）によってｎ ＋ｌビットの商（Ｑ
ｏ＋Ｑ＋−＋ｑｎ）とｎビットの剰余（ｒ’ ＋’ ”
’＋ ｒ ｎ ）を得る。各セルを図２に示す。その論
理動作は式（１）に示される。
なる。第０行にｎ個のセルをもつ。他の行はそれぞれｎ
＋１個のセルをもつ。この配列では２０ビツトの被除
数（ａｌ、・・・＋ａ２？Ｉ）とｎビットの除数（ｔ）
１．−、 ｔ）＊）によってｎ ＋ｌビットの商（Ｑ
ｏ＋Ｑ＋−＋ｑｎ）とｎビットの剰余（ｒ’ ＋’ ”
’＋ ｒ ｎ ）を得る。各セルを図２に示す。その論
理動作は式（１）に示される。
ここでデート当りの伝搬遅延を、ＮＡＮＤ、Ｎ。
Ｒ，ＮＯＴについてはｌΔ、ＡＮＤ、ＯＲについては２
△であるとする。ただし、２レベルのＡＮＤ−ＯＲはＮ
ＡＮＤ−ＮＡＮＤに等価であるから２Δとみる。△はゲ
ートの単位遅延時間を示す。これにより各セルの入出力
端子間の伝搬遅延は図３のようになる。
△であるとする。ただし、２レベルのＡＮＤ−ＯＲはＮ
ＡＮＤ−ＮＡＮＤに等価であるから２Δとみる。△はゲ
ートの単位遅延時間を示す。これにより各セルの入出力
端子間の伝搬遅延は図３のようになる。
このとき図１の配列の最大の遅延は次のようになる。す
なわち、セルＣａｎのｂｎ入力から第０行の桁上Ｇａｏ
ｏを経て００％の和出力Ｓａに出る。そして第１行のＣ
Ｉ？Ｉ−１の相入力８ｉに入り第１行の桁上Ｏａ＋ｏを
経てＣ３ｒｎの和出力Ｓａに出る。これを繰返してＣｎ
ｎの和出力Ｓａに至る場合である。したがってて１”
−＝ （ｎ＋１）−ｒｌＴｂａｓＩ ＋（ｎ＋１）
・てｓａｓ＋＋Ｉ△ （２）となる。ここででＣａ５
ｔ ｓ” ２△、てｓａｓ＋ −８△である。
なわち、セルＣａｎのｂｎ入力から第０行の桁上Ｇａｏ
ｏを経て００％の和出力Ｓａに出る。そして第１行のＣ
Ｉ？Ｉ−１の相入力８ｉに入り第１行の桁上Ｏａ＋ｏを
経てＣ３ｒｎの和出力Ｓａに出る。これを繰返してＣｎ
ｎの和出力Ｓａに至る場合である。したがってて１”
−＝ （ｎ＋１）−ｒｌＴｂａｓＩ ＋（ｎ＋１）
・てｓａｓ＋＋Ｉ△ （２）となる。ここででＣａ５
ｔ ｓ” ２△、てｓａｓ＋ −８△である。
１△はｂ舅のためである。このように、除算の演算配列
の伝搬遅延はｎ２のオーダーで増加する。
の伝搬遅延はｎ２のオーダーで増加する。
これを減少させるために図１の配列の各行について１図
４に示すように、左端からｍ個のセル（間隔ｍ）ごとに
桁上先見（ＣＩ、Ａ）回路を付加する。こうすると配列
全体の伝搬遅延は図５のようになる。−例としてｎ−６
４で桁上先見回路を付加しない場合は８，５１５Δであ
るのに対して。
４に示すように、左端からｍ個のセル（間隔ｍ）ごとに
桁上先見（ＣＩ、Ａ）回路を付加する。こうすると配列
全体の伝搬遅延は図５のようになる。−例としてｎ−６
４で桁上先見回路を付加しない場合は８，５１５Δであ
るのに対して。
間隔ｍ−Ｂで桁上先見回路を付加すれば１．５０４Δと
なり、約１／６に減少する。また種々のｎに対して間隔
ｍを８付近に選べば遅延が最小になることを示している
。
なり、約１／６に減少する。また種々のｎに対して間隔
ｍを８付近に選べば遅延が最小になることを示している
。
この結果が成り立つことは帰納法によって証明できる。
すなわち、第０行の桁上での遅延はＴｈｅ −＋ １＋
２＋２ （ｎ７ｍ） ）△セルＯｏ＋の和出力５ａｏｘ
での遅延で８０１はてｓｏ＋−ｍａｘ（てｃｏ＋３△、
（３＋２（ｎｚｍ−１）＋２（ｍ−１）−Ｈ１Δ〕−ｍ
ａｘ［（２ｎ／ｍ＋６ ）△、 （２ｎ／ｍ＋２ ｍ＋
２ ）△〕である。第１項はＣｏｎからａａｏｏを経由
するもの。
２＋２ （ｎ７ｍ） ）△セルＯｏ＋の和出力５ａｏｘ
での遅延で８０１はてｓｏ＋−ｍａｘ（てｃｏ＋３△、
（３＋２（ｎｚｍ−１）＋２（ｍ−１）−Ｈ１Δ〕−ｍ
ａｘ［（２ｎ／ｍ＋６ ）△、 （２ｎ／ｍ＋２ ｍ＋
２ ）△〕である。第１項はＣｏｎからａａｏｏを経由
するもの。
第２項はＯＯ？１から（ｎ７ｍ −１）個（７）ＣＬム
と（ｍ−１）個のセルを経由してくるものである。この
てＳｏｌが桁上先見回路を付加した場賛の、第０行での
最大の遅延でありｍ−Ｂ付近で最小となる。
と（ｍ−１）個のセルを経由してくるものである。この
てＳｏｌが桁上先見回路を付加した場賛の、第０行での
最大の遅延でありｍ−Ｂ付近で最小となる。
第１行桁上及びセルｅｌｌの和出力での遅延はてｏｌ
＝ｍａｘ（てｃｏ＋（２ｎ／ｍ＋７）△、てｓｏ＋＋２
△〕てｓｏ−ｍａｘ（てｃ１＋３Δ、でｃｏ＋（２ｎ／
ｍ＋２ｍ＋４）Δ〕−ｍａｘ （（４ｎ７ｍ−）−１８
）△、 （４ｎ／ｍ＋２ｍ＋７）△〕となり９ｍ−８付
近で最小となる。
＝ｍａｘ（てｃｏ＋（２ｎ／ｍ＋７）△、てｓｏ＋＋２
△〕てｓｏ−ｍａｘ（てｃ１＋３Δ、でｃｏ＋（２ｎ／
ｍ＋２ｍ＋４）Δ〕−ｍａｘ （（４ｎ７ｍ−）−１８
）△、 （４ｎ／ｍ＋２ｍ＋７）△〕となり９ｍ−８付
近で最小となる。
いま、任意のｉについててｏｉ、て８ｉ１がｍ−Ｂ付近
で最小であるとして、てＯｉ＋１ 、て８（ｉ＋１ ）
１を導びくと てｃｔ＋＋＝ｍａｘ（了ｃｔ＋（２ｎ／ｍ＋７）Δ、て
ｓｔｔ＋２Δ〕＝ｍａｘ（でｃ Ｉ−ｓ十（４ｎ／叶１
４）へてｃ ＋ −１−）（２ｎ／ｍ＋２叶６）△：て
ｓ（ｔ＋＋）＋＝ｍａｘ（７ｃｔ＋＋＋３△、 Ｔａ
ｔ ＋（２ｎ７ｍ−Ｈｍ＋４ ）Δ〕＝ ｍａｘ （て
Ｏｉ＋（２ｎ／ｍ＋１０）Δ、７０ｉ＋（２ｎ／ｍ＋２
ｍ＋４） △）となり１ｍ−８付近で最小となる。
で最小であるとして、てＯｉ＋１ 、て８（ｉ＋１ ）
１を導びくと てｃｔ＋＋＝ｍａｘ（了ｃｔ＋（２ｎ／ｍ＋７）Δ、て
ｓｔｔ＋２Δ〕＝ｍａｘ（でｃ Ｉ−ｓ十（４ｎ／叶１
４）へてｃ ＋ −１−）（２ｎ／ｍ＋２叶６）△：て
ｓ（ｔ＋＋）＋＝ｍａｘ（７ｃｔ＋＋＋３△、 Ｔａ
ｔ ＋（２ｎ７ｍ−Ｈｍ＋４ ）Δ〕＝ ｍａｘ （て
Ｏｉ＋（２ｎ／ｍ＋１０）Δ、７０ｉ＋（２ｎ／ｍ＋２
ｍ＋４） △）となり１ｍ−８付近で最小となる。
したがって一定の間隔で桁上先見回路を付加すれば付加
しない場合に比べて伝搬遅延を大巾に減少させることが
でき、演算を高速化する（とができる。この結果はまた
ゲートのファンインの面からも妥当な値である。すなわ
ち間隔ｍごとに桁上先見回路を付加すれば１桁上先見回
路のゲートへの）１ンインの最大の数はｍ ＋１である
から１ｍを８付近に選べばファンイン制限に特別な配慮
をはらう必要がない。
しない場合に比べて伝搬遅延を大巾に減少させることが
でき、演算を高速化する（とができる。この結果はまた
ゲートのファンインの面からも妥当な値である。すなわ
ち間隔ｍごとに桁上先見回路を付加すれば１桁上先見回
路のゲートへの）１ンインの最大の数はｍ ＋１である
から１ｍを８付近に選べばファンイン制限に特別な配慮
をはらう必要がない。
第１図は桁上先見回路を付加していない基本的な除算配
列の図、第２図は配列内の除算セルを示す図、第３図は
セルの入出力端子間の伝搬遅延を示す図、第４図は配列
の各行に一定間隔ｍで桁上先見（ＣＬム）回路を付加す
ることを示す図、第〕 ５図は一定の間隔ｍで桁上先見
回路を付加した場合の除算配列の伝搬遅延を示す図であ
る。 特許出願人 久津輪 敏部 才 １１！１ 才２図
列の図、第２図は配列内の除算セルを示す図、第３図は
セルの入出力端子間の伝搬遅延を示す図、第４図は配列
の各行に一定間隔ｍで桁上先見（ＣＬム）回路を付加す
ることを示す図、第〕 ５図は一定の間隔ｍで桁上先見
回路を付加した場合の除算配列の伝搬遅延を示す図であ
る。 特許出願人 久津輪 敏部 才 １１！１ 才２図
Claims (1)
- 並列形の除算を含む演算配列において、配列の各行に一
定の間隔て桁上先見回路を付加することを特徴とする除
算の高速化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57014071A JPS58129655A (ja) | 1982-01-29 | 1982-01-29 | 並列除算の高速化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57014071A JPS58129655A (ja) | 1982-01-29 | 1982-01-29 | 並列除算の高速化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129655A true JPS58129655A (ja) | 1983-08-02 |
Family
ID=11850866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57014071A Pending JPS58129655A (ja) | 1982-01-29 | 1982-01-29 | 並列除算の高速化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118835A (ja) * | 1984-11-14 | 1986-06-06 | Toshiba Corp | ハ−ドウエア除算器 |
| JPH01144122A (ja) * | 1987-11-30 | 1989-06-06 | Indeeta Syst Kk | 除算回路 |
-
1982
- 1982-01-29 JP JP57014071A patent/JPS58129655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118835A (ja) * | 1984-11-14 | 1986-06-06 | Toshiba Corp | ハ−ドウエア除算器 |
| JPH01144122A (ja) * | 1987-11-30 | 1989-06-06 | Indeeta Syst Kk | 除算回路 |
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