JPH06161714A - 乗除算回路 - Google Patents
乗除算回路Info
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- JPH06161714A JPH06161714A JP4314736A JP31473692A JPH06161714A JP H06161714 A JPH06161714 A JP H06161714A JP 4314736 A JP4314736 A JP 4314736A JP 31473692 A JP31473692 A JP 31473692A JP H06161714 A JPH06161714 A JP H06161714A
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Abstract
(57)【要約】 （修正有）
【目的】 １つの回路で乗算と除算を実行可能とする乗
除算回路を提供する。 【構成】 複数の加算段をカスケード接続して成るセル
配列型除算回路に、セル配列に対する被除数の入力を”
０”とする手段、及び前記被除数の”１”である桁に対
応した加算段で除数を加算する手段とを付加した乗除算
回路であって、前記乗除算回路を用いて除・乗算を行な
う。また、乗除算回路で、乗数を２次のＢｏｏｔｈアル
ゴリズムに従ってコード化し、そのコード信号に従って
部分積を生成し、この部分積をそのコード桁に対応した
段で加算して、乗算を行なう。また、乗算を実施する場
合に、セル配列内での演算の流れの方向を、除算の場合
とは反対に、桁位置の低い段から高い段へと行なう機能
を付加する。
除算回路を提供する。 【構成】 複数の加算段をカスケード接続して成るセル
配列型除算回路に、セル配列に対する被除数の入力を”
０”とする手段、及び前記被除数の”１”である桁に対
応した加算段で除数を加算する手段とを付加した乗除算
回路であって、前記乗除算回路を用いて除・乗算を行な
う。また、乗除算回路で、乗数を２次のＢｏｏｔｈアル
ゴリズムに従ってコード化し、そのコード信号に従って
部分積を生成し、この部分積をそのコード桁に対応した
段で加算して、乗算を行なう。また、乗算を実施する場
合に、セル配列内での演算の流れの方向を、除算の場合
とは反対に、桁位置の低い段から高い段へと行なう機能
を付加する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理に
用いられる乗除算回路に関する。
用いられる乗除算回路に関する。
【０００２】
【従来の技術】従来、ＣＰＵやＤＳＰで乗除算を実行す
る場合に、乗算回路と除算回路を別々に内蔵して実行さ
せるか、図６の様に、逆数の値を格納した逆数ＲＯＭ６
０４を用意しておき、除算の場合には乗算／除算切り替
え信号６０６に従ってセレクタ６０５で除数の逆数を選
択し、乗数レジスタ６０７に送り、乗数として乗算器６
０８に入力して除算を実行する方法があった。ここで６
０１は乗数入力、６０２,６０３,６０９は各々被乗数・
被除数レジスタ、除数レジスタ、積・商レジスタを示
す。
る場合に、乗算回路と除算回路を別々に内蔵して実行さ
せるか、図６の様に、逆数の値を格納した逆数ＲＯＭ６
０４を用意しておき、除算の場合には乗算／除算切り替
え信号６０６に従ってセレクタ６０５で除数の逆数を選
択し、乗数レジスタ６０７に送り、乗数として乗算器６
０８に入力して除算を実行する方法があった。ここで６
０１は乗数入力、６０２,６０３,６０９は各々被乗数・
被除数レジスタ、除数レジスタ、積・商レジスタを示
す。
【０００３】
【発明が解決しようとする課題】しかしながら、乗算回
路と除算回路を別々に内蔵すると、回路規模が大きくな
りやすいと言う問題点があった。また、逆数の値を格納
したＲＯＭを用いるときには、ビット長の短い場合には
ＲＯＭの規模が小さくて済むが、１６ビット長の場合に
は、２16＝６４Ｋものワード数のＲＯＭが必要となるた
め、演算精度を上げようとすると回路規模が大きくなり
やすいと言う問題点があった。
路と除算回路を別々に内蔵すると、回路規模が大きくな
りやすいと言う問題点があった。また、逆数の値を格納
したＲＯＭを用いるときには、ビット長の短い場合には
ＲＯＭの規模が小さくて済むが、１６ビット長の場合に
は、２16＝６４Ｋものワード数のＲＯＭが必要となるた
め、演算精度を上げようとすると回路規模が大きくなり
やすいと言う問題点があった。
【０００４】本発明は上記問題点を除去し、セル配列型
除算器の構成要素が乗算器の構成要素と同一であること
を利用して、回路規模を小さく押さえるため、１つの回
路で乗算と除算を実行可能とする乗除算回路を提供する
ことを目的とする。
除算器の構成要素が乗算器の構成要素と同一であること
を利用して、回路規模を小さく押さえるため、１つの回
路で乗算と除算を実行可能とする乗除算回路を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明の乗除算回路は、
複数の加算段をカスケード接続して成るセル配列型除算
回路に、セル配列に対する被除数の入力を”０”とする
手段と、前記被除数の”１”である桁に対応した加算段
で除数を加算する手段とを付加した乗除算回路であっ
て、前記乗除算回路を用いて除・乗算を行なう。
複数の加算段をカスケード接続して成るセル配列型除算
回路に、セル配列に対する被除数の入力を”０”とする
手段と、前記被除数の”１”である桁に対応した加算段
で除数を加算する手段とを付加した乗除算回路であっ
て、前記乗除算回路を用いて除・乗算を行なう。
【０００６】さらに、本発明の乗除算回路で、乗数を２
次のＢｏｏｔｈアルゴリズムに従ってコード化し、その
コード信号に従って部分積を生成し、この部分積をその
コード桁に対応した段で加算して、乗算を行なう。
次のＢｏｏｔｈアルゴリズムに従ってコード化し、その
コード信号に従って部分積を生成し、この部分積をその
コード桁に対応した段で加算して、乗算を行なう。
【０００７】また、乗算を実施する場合に、セル配列内
での演算の流れの方向を、除算の場合とは反対に、桁位
置の低い段から高い段へと行なう機能を付加する。
での演算の流れの方向を、除算の場合とは反対に、桁位
置の低い段から高い段へと行なう機能を付加する。
【０００８】
【作用】本発明によれば、被除数あるいは各段での除算
結果から除数を減算する代わりに、セル配列に対する入
力を”０”とし、被除数の”１”である桁に対応した段
で除数を加算して乗算を行なうので、回路規模をそれほ
ど大きくせずに、１つの回路で乗算と除算を実行可能な
乗除算回路を構成することが可能となる。
結果から除数を減算する代わりに、セル配列に対する入
力を”０”とし、被除数の”１”である桁に対応した段
で除数を加算して乗算を行なうので、回路規模をそれほ
ど大きくせずに、１つの回路で乗算と除算を実行可能な
乗除算回路を構成することが可能となる。
【０００９】さらに、乗数を２次のＢｏｏｔｈアルゴリ
ズムに従ってコード化し、そのコード信号に従って部分
積を生成し、この部分積をそのコード桁に対応した段で
加算することで、乗算の演算速度をより速くすることが
可能となる。
ズムに従ってコード化し、そのコード信号に従って部分
積を生成し、この部分積をそのコード桁に対応した段で
加算することで、乗算の演算速度をより速くすることが
可能となる。
【００１０】また、乗算を実施する場合に、セル配列内
での演算の流れの方向を、除算の場合とは反対に、桁位
置の低い段から高い段へと行なうことで、各段での加算
桁数を削減することができ、遅延時間の削減を計ること
ができる。
での演算の流れの方向を、除算の場合とは反対に、桁位
置の低い段から高い段へと行なうことで、各段での加算
桁数を削減することができ、遅延時間の削減を計ること
ができる。
【００１１】
【実施例】本発明の一実施例である乗除算回路を図面を
用いて詳細に説明する。
用いて詳細に説明する。
【００１２】図１に本発明の乗除算回路の構成図を示
す。除数・被乗数レジスタ１に保持された８ビットのデ
ータは、除数・被乗数入力２としてセル配列３に入力さ
れる。被除数・乗数レジスタ４に保持された８ビットの
データはセレクタ５に送られる。セレクタ５では被除数
・乗数レジスタ４から送られたデータと”０”信号６を
乗算／除算切り替え信号７の値で切り替えて出力する。
乗算／除算切り替え信号７が”１”の場合（乗算に対
応）には、”０”信号６が出力され、被除数入力８とし
てセル配列３に入力される。また、乗算／除算切り替え
信号７が”０”の場合には、被除数・乗数レジスタ４か
ら送られたデータが被除数入力８としてセル配列３に入
力される。
す。除数・被乗数レジスタ１に保持された８ビットのデ
ータは、除数・被乗数入力２としてセル配列３に入力さ
れる。被除数・乗数レジスタ４に保持された８ビットの
データはセレクタ５に送られる。セレクタ５では被除数
・乗数レジスタ４から送られたデータと”０”信号６を
乗算／除算切り替え信号７の値で切り替えて出力する。
乗算／除算切り替え信号７が”１”の場合（乗算に対
応）には、”０”信号６が出力され、被除数入力８とし
てセル配列３に入力される。また、乗算／除算切り替え
信号７が”０”の場合には、被除数・乗数レジスタ４か
ら送られたデータが被除数入力８としてセル配列３に入
力される。
【００１３】さらに、被除数・乗数レジスタ４に保持さ
れたデータは、乗算の場合の乗数入力９としてセル配列
３に入力される。セル配列３で演算された結果は、商が
商レジスタ１０に、積あるいは剰余が積・剰余レジスタ
１１にそれぞれ出力され、保持される。
れたデータは、乗算の場合の乗数入力９としてセル配列
３に入力される。セル配列３で演算された結果は、商が
商レジスタ１０に、積あるいは剰余が積・剰余レジスタ
１１にそれぞれ出力され、保持される。
【００１４】次にセル配列３の構成について述べる。セ
ル配列３は２次のＢｏｏｔｈアルゴリズムを用いない構
成では、図２に示す構成となる。図２で除数・被乗数入
力２は符号反転回路２１に入力される。符号反転回路２
１では乗算／除算切り替え信号７が”１”、すなわち乗
算を実行する場合には入力信号をスルーし、乗算／除算
切り替え信号７が”０”の場合には符号を反転させる。
この操作により、除算時に加算段で減算を実行すること
が可能となる。符号反転回路２１の出力は各加算段２２
〜２９に送られる。
ル配列３は２次のＢｏｏｔｈアルゴリズムを用いない構
成では、図２に示す構成となる。図２で除数・被乗数入
力２は符号反転回路２１に入力される。符号反転回路２
１では乗算／除算切り替え信号７が”１”、すなわち乗
算を実行する場合には入力信号をスルーし、乗算／除算
切り替え信号７が”０”の場合には符号を反転させる。
この操作により、除算時に加算段で減算を実行すること
が可能となる。符号反転回路２１の出力は各加算段２２
〜２９に送られる。
【００１５】セル配列３に入力された被除数入力８は１
段目の加算段２２に送られる。加算段２２では入力され
る乗算／除算切り替え信号７が”１”の場合には、乗数
入力９と被除数入力８（この場合は”０”信号６が入力
されている）が加算され、演算結果出力４０として出力
される。
段目の加算段２２に送られる。加算段２２では入力され
る乗算／除算切り替え信号７が”１”の場合には、乗数
入力９と被除数入力８（この場合は”０”信号６が入力
されている）が加算され、演算結果出力４０として出力
される。
【００１６】また、乗算／除算切り替え信号７が”０”
の場合には、符号反転回路２１からの信号と被除数入力
８が加算され、演算結果出力４０として出力される。ま
た、この段における部分商３０が出力される。
の場合には、符号反転回路２１からの信号と被除数入力
８が加算され、演算結果出力４０として出力される。ま
た、この段における部分商３０が出力される。
【００１７】出力された演算結果出力４０は次の加算段
２３に送られる。ここでの動作は前記加算段２２と同様
であるので、説明を省略する。図２に示すように各段で
の演算結果出力４０〜４６は次々に下位の段に送られ
る。乗算結果あるいは除算時の余りは、加算段２９より
積・剰余出力３９として出力される。また、各段での部
分商３０〜３７をまとめて商出力３８として出力する。
２３に送られる。ここでの動作は前記加算段２２と同様
であるので、説明を省略する。図２に示すように各段で
の演算結果出力４０〜４６は次々に下位の段に送られ
る。乗算結果あるいは除算時の余りは、加算段２９より
積・剰余出力３９として出力される。また、各段での部
分商３０〜３７をまとめて商出力３８として出力する。
【００１８】最後に、加算段の構成を説明する。図３に
加算段の構成を示す。この加算段は従来のセル配列型除
算回路で利用されている加算回路に、乗算を実行するた
め上位桁の部分を付け加えた加算回路１０６を中心に構
成されている。
加算段の構成を示す。この加算段は従来のセル配列型除
算回路で利用されている加算回路に、乗算を実行するた
め上位桁の部分を付け加えた加算回路１０６を中心に構
成されている。
【００１９】乗算を実行するための上位桁部分とは、従
来の除算のみの回路では減算のみが実行されるので演算
桁数は８ビット一定であるが、乗算では加算のみを繰り
返すので、上位桁を拡張しておく必要があり、そのため
の部分である。ただし、この部分は、図４に示す様に、
セレクタ４０１からセレクタ４０９を付加して、乗算を
実施する場合に、乗算／除算切り替え信号により、セル
配列内での演算の流れの方向を、除算の場合とは反対
に、桁位置の低い段から高い段へと行なう様にすること
で削除することができる。これは、下位の段のＬＳＢ
は、上位の段に影響を与えないので、スルーして出力す
ればよく、このため桁拡張が不必要となるためである。
また、この構成により、加算時の桁数を最小に押さえる
ことができるので、より遅延時間の短い回路を構成する
ことができる。このようにして前記部分を削除したもの
が図中の加算段４１０から４１７で、その構成は前記加
算段と同様であり、その説明は以下で行なうものと全く
同様である。
来の除算のみの回路では減算のみが実行されるので演算
桁数は８ビット一定であるが、乗算では加算のみを繰り
返すので、上位桁を拡張しておく必要があり、そのため
の部分である。ただし、この部分は、図４に示す様に、
セレクタ４０１からセレクタ４０９を付加して、乗算を
実施する場合に、乗算／除算切り替え信号により、セル
配列内での演算の流れの方向を、除算の場合とは反対
に、桁位置の低い段から高い段へと行なう様にすること
で削除することができる。これは、下位の段のＬＳＢ
は、上位の段に影響を与えないので、スルーして出力す
ればよく、このため桁拡張が不必要となるためである。
また、この構成により、加算時の桁数を最小に押さえる
ことができるので、より遅延時間の短い回路を構成する
ことができる。このようにして前記部分を削除したもの
が図中の加算段４１０から４１７で、その構成は前記加
算段と同様であり、その説明は以下で行なうものと全く
同様である。
【００２０】加算段の説明に戻る。被加数入力１０１は
加算回路１０６とセレクタ１１１に入力される。また、
加数入力１０２と”０”信号１０３はセレクタ１０４に
入力される。セレクタ１０４では乗算／除算切り替え信
号７と乗数入力信号９のうちでこの段の桁に相当する桁
の１ビットの信号値から選択信号生成回路１０５で作ら
れる制御信号により２つの入力のいずれかを選択して出
力する。乗算の場合に乗数入力信号９のうちでこの段の
桁に相当する桁の１ビットの信号値が有効となり、この
信号値が”０”の場合に”０”信号１０３が選択さ
れ、”１”の場合は加数入力１０２が出力される。また
除算の場合は、常に加数入力１０２が出力される。
加算回路１０６とセレクタ１１１に入力される。また、
加数入力１０２と”０”信号１０３はセレクタ１０４に
入力される。セレクタ１０４では乗算／除算切り替え信
号７と乗数入力信号９のうちでこの段の桁に相当する桁
の１ビットの信号値から選択信号生成回路１０５で作ら
れる制御信号により２つの入力のいずれかを選択して出
力する。乗算の場合に乗数入力信号９のうちでこの段の
桁に相当する桁の１ビットの信号値が有効となり、この
信号値が”０”の場合に”０”信号１０３が選択さ
れ、”１”の場合は加数入力１０２が出力される。また
除算の場合は、常に加数入力１０２が出力される。
【００２１】加算回路１０６での演算では、除算の場合
において、加算を行なうと、被加数入力１０１が除数よ
り小さい場合は、加算回路１０６からオーバーフロー信
号１０７が発生する。これは、筆算の除算でその桁での
部分商が”０”となる場合に相当する。オーバーフロー
信号１０７をうけて商生成回路１０８では部分商１０９
を生成する。前記オーバーフロー信号１０７が”１”で
ない場合は、部分商１０９は”１”となり、”１”であ
る場合は、部分商１０９は”０”となる。また、先程の
筆算との対応から考えてもわかるように、部分商１０９
が”０”ならば、演算を行なわずに被加数入力１０１を
スルーすればよい。この制御を行なうのがセレクタ１１
１で、入力される２つの信号、被加数入力１０１と加算
出力１１０をオーバーフロー信号１０７で切り替えて演
算結果出力１１２として出力する。
において、加算を行なうと、被加数入力１０１が除数よ
り小さい場合は、加算回路１０６からオーバーフロー信
号１０７が発生する。これは、筆算の除算でその桁での
部分商が”０”となる場合に相当する。オーバーフロー
信号１０７をうけて商生成回路１０８では部分商１０９
を生成する。前記オーバーフロー信号１０７が”１”で
ない場合は、部分商１０９は”１”となり、”１”であ
る場合は、部分商１０９は”０”となる。また、先程の
筆算との対応から考えてもわかるように、部分商１０９
が”０”ならば、演算を行なわずに被加数入力１０１を
スルーすればよい。この制御を行なうのがセレクタ１１
１で、入力される２つの信号、被加数入力１０１と加算
出力１１０をオーバーフロー信号１０７で切り替えて演
算結果出力１１２として出力する。
【００２２】なお、乗算の場合は加算のみでありオーバ
ーフローは生じないので、加算回路１０６からの加算出
力１１０が演算結果出力として出力される。
ーフローは生じないので、加算回路１０６からの加算出
力１１０が演算結果出力として出力される。
【００２３】以上２次のＢｏｏｔｈアルゴリズムを用い
ない場合の実施例を述べたが、この構成によると各段で
は加数入力の加算のみが行なわれるので、回路規模を押
さえることができるが、乗算の場合に乗数のビット数と
同数の段数が必要であるので、２次のＢｏｏｔｈアルゴ
リズムを用いた乗算器より演算速度が遅くなってしま
う。そこで、図２の構造の前記セル配列を変更して、２
次のＢｏｏｔｈアルゴリズムに対応させたものが図５に
示す構造のセル配列である。なお図５で、図１から図３
に用いた記号と同一の記号を用いているものは、全く同
一の部分であり、その部分についての説明は省略する。
ない場合の実施例を述べたが、この構成によると各段で
は加数入力の加算のみが行なわれるので、回路規模を押
さえることができるが、乗算の場合に乗数のビット数と
同数の段数が必要であるので、２次のＢｏｏｔｈアルゴ
リズムを用いた乗算器より演算速度が遅くなってしま
う。そこで、図２の構造の前記セル配列を変更して、２
次のＢｏｏｔｈアルゴリズムに対応させたものが図５に
示す構造のセル配列である。なお図５で、図１から図３
に用いた記号と同一の記号を用いているものは、全く同
一の部分であり、その部分についての説明は省略する。
【００２４】乗数入力９はＢｏｏｔｈデコーダ５０１に
入力され、２次のＢｏｏｔｈアルゴリズムに従ってデコ
ードされる。デコードされた信号はそれぞれの桁の部分
積生成回路５０２〜５０５に入力される。部分積生成回
路５０２〜５０５では、乗算／除算切り替え信号７が除
算を指示する場合には、入力される除数・被乗数入力２
を符号反転して出力し、乗算の場合にはデコード信号に
従って除数・被乗数入力２を変換して出力する。それぞ
れの部分積生成回路の出力はその桁に対応した加算段２
２〜２５に入力される。
入力され、２次のＢｏｏｔｈアルゴリズムに従ってデコ
ードされる。デコードされた信号はそれぞれの桁の部分
積生成回路５０２〜５０５に入力される。部分積生成回
路５０２〜５０５では、乗算／除算切り替え信号７が除
算を指示する場合には、入力される除数・被乗数入力２
を符号反転して出力し、乗算の場合にはデコード信号に
従って除数・被乗数入力２を変換して出力する。それぞ
れの部分積生成回路の出力はその桁に対応した加算段２
２〜２５に入力される。
【００２５】乗算の場合はＢｏｏｔｈアルゴリズムを採
用した場合、加算段２５の出力である演算結果出力４３
が乗算結果となり、除算の場合は前記セル配列３と同様
に加算段２９の演算結果が剰余となるので、セレクタ５
０７で切り替えて出力する。
用した場合、加算段２５の出力である演算結果出力４３
が乗算結果となり、除算の場合は前記セル配列３と同様
に加算段２９の演算結果が剰余となるので、セレクタ５
０７で切り替えて出力する。
【００２６】上記構成のセル配列を採用することによ
り、２次のＢｏｏｔｈアルゴリズムを用いて高速に乗算
を実行することができる。
り、２次のＢｏｏｔｈアルゴリズムを用いて高速に乗算
を実行することができる。
【００２７】なお、同様のセル配列構造を用い２次のＢ
ｏｏｔｈアルゴリズムを採用し、かつ複数のセレクタを
用いて図４に示したように演算の流れを変えて、各加算
段において加算器の桁数を減らすこともできる。
ｏｏｔｈアルゴリズムを採用し、かつ複数のセレクタを
用いて図４に示したように演算の流れを変えて、各加算
段において加算器の桁数を減らすこともできる。
【００２８】
【発明の効果】以上説明したように、本発明の乗除算回
路はセル配列型除算器の構成要素が乗算器の構成要素と
同一であることを利用して、被除数あるいは各段での除
算結果から除数を減算する代わりに、セル配列に対する
入力を”０”とし、被除数の”１”である桁に対応した
段で除数を加算して乗算を行なうので、同一のセル配列
を乗算・除算両方に利用することができ、回路規模の小
さい乗除算回路を構成することが可能となる。
路はセル配列型除算器の構成要素が乗算器の構成要素と
同一であることを利用して、被除数あるいは各段での除
算結果から除数を減算する代わりに、セル配列に対する
入力を”０”とし、被除数の”１”である桁に対応した
段で除数を加算して乗算を行なうので、同一のセル配列
を乗算・除算両方に利用することができ、回路規模の小
さい乗除算回路を構成することが可能となる。
【００２９】さらに、乗数を２次のＢｏｏｔｈアルゴリ
ズムに従ってコード化し、そのコード信号に従って部分
積を生成し、この部分積をそのコード桁に対応した段で
加算することで、乗算の演算速度をより速くすることが
可能となる。
ズムに従ってコード化し、そのコード信号に従って部分
積を生成し、この部分積をそのコード桁に対応した段で
加算することで、乗算の演算速度をより速くすることが
可能となる。
【００３０】また、乗算を実施する場合に、セル配列内
での演算の流れの方向を、除算の場合とは反対に、桁位
置の低い段から高い段へと行なう機能を付加することで
各段での加算桁数を削減することができ、遅延時間の削
減が可能となる。
での演算の流れの方向を、除算の場合とは反対に、桁位
置の低い段から高い段へと行なう機能を付加することで
各段での加算桁数を削減することができ、遅延時間の削
減が可能となる。
【図１】本発明の乗除算回路の構成図
【図２】セル配列の構成図
【図３】加算段の構成図
【図４】演算の流れを可変としたセル配列の構成図
【図５】Ｂｏｏｔｈアルゴリズムを採用したセル配列の
構成図
構成図
【図６】逆数ＲＯＭを利用した乗除算回路の構成図
１ 除数・被乗数レジスタ ３ セル配列 ４ 被除数・乗数レジスタ ７ 乗算／除算切り替え信号 １０ 商レジスタ １１ 積・剰余レジスタ ２１ 符号反転回路 ２２〜２９ 加算段 １０５ 選択信号生成回路 １０６ 加算回路 １０７ オーバーフロー信号 １０８ 商生成回路
Claims (3)
- 【請求項１】複数の加算段をカスケード接続して成るセ
ル配列型除算回路に、セル配列に対する被除数の入力
を”０”とする手段と、前記被除数の”１”である桁に
対応した加算段で除数を加算する手段とを付加した乗除
算回路であって、前記乗除算回路を用いて除・乗算を行
なうことを特徴とする乗除算回路。 - 【請求項２】乗算を実行する場合に、乗数を２次のＢｏ
ｏｔｈアルゴリズムに従ってコード化し、そのコード信
号に従って、生成した部分積を加算することで乗算を行
なうことを特徴とする請求項１記載の乗除算回路。 - 【請求項３】乗算を実施する場合に、セル配列内での演
算の流れの方向を、除算の場合とは反対に、桁位置の低
い段から高い段へと行なうことを特徴とする請求項１記
載の乗除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314736A JPH06161714A (ja) | 1992-11-25 | 1992-11-25 | 乗除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314736A JPH06161714A (ja) | 1992-11-25 | 1992-11-25 | 乗除算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161714A true JPH06161714A (ja) | 1994-06-10 |
Family
ID=18056964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4314736A Pending JPH06161714A (ja) | 1992-11-25 | 1992-11-25 | 乗除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161714A (ja) |
-
1992
- 1992-11-25 JP JP4314736A patent/JPH06161714A/ja active Pending
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