JPH07121354A - 倍精度・単精度・内積演算および複素乗算が可能な乗算器 - Google Patents
倍精度・単精度・内積演算および複素乗算が可能な乗算器Info
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- JPH07121354A JPH07121354A JP5263724A JP26372493A JPH07121354A JP H07121354 A JPH07121354 A JP H07121354A JP 5263724 A JP5263724 A JP 5263724A JP 26372493 A JP26372493 A JP 26372493A JP H07121354 A JPH07121354 A JP H07121354A
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Abstract
(57)【要約】
【目的】一度に複数のデータ対の乗算が可能な乗算器を
提供する。 【構成】アンドゲ−ト７は、制御信号Ｓ1 に基づき、被
乗数の上位ワードＹ7-4が入力されるブースデコーダ１
の最下位ビット入力に、被乗数の下位ワードＹ3-0 の最
上位ビットと０とを切り替えて入力する。ブ−スのセレ
クタ２は、部分積の一部を０で置き換える。並列加算回
路３は、部分積の他の一部をそれよりも下位のビットの
部分積の１ビットで置き換える。
提供する。 【構成】アンドゲ−ト７は、制御信号Ｓ1 に基づき、被
乗数の上位ワードＹ7-4が入力されるブースデコーダ１
の最下位ビット入力に、被乗数の下位ワードＹ3-0 の最
上位ビットと０とを切り替えて入力する。ブ−スのセレ
クタ２は、部分積の一部を０で置き換える。並列加算回
路３は、部分積の他の一部をそれよりも下位のビットの
部分積の１ビットで置き換える。
Description
【０００１】
【産業上の利用分野】本発明は、乗算器に関するもの
で、特に並列型乗算器に使用されるものである。
で、特に並列型乗算器に使用されるものである。
【０００２】
【従来の技術】図５は、ブース（Ｂｏｏｔｈ）のアルゴ
リズムを利用した従来の並列型乗算器を示している。図
５において、１は、ブースのデコーダ、２は、ブースの
セレクタ、３は、部分積を加算するための並列加算回路
である。
リズムを利用した従来の並列型乗算器を示している。図
５において、１は、ブースのデコーダ、２は、ブースの
セレクタ、３は、部分積を加算するための並列加算回路
である。
【０００３】図６は、図５のブースのデコーダ１を構成
する回路の一例を示している。図６において、４は、ナ
ンド・ゲート、５は、ノア・ゲート、６は、オア・ゲー
ト、７は、アンド・ゲート、８は、インバータである。
する回路の一例を示している。図６において、４は、ナ
ンド・ゲート、５は、ノア・ゲート、６は、オア・ゲー
ト、７は、アンド・ゲート、８は、インバータである。
【０００４】図７は、図５のブースのセレクタ２を構成
する回路の一例を示している。図７において、９は、エ
クスクルーシブ・ノア・ゲートである。なお、並列加算
回路３については、例えば特開昭６３−５５６２７に開
示されるものを使用することができる。
する回路の一例を示している。図７において、９は、エ
クスクルーシブ・ノア・ゲートである。なお、並列加算
回路３については、例えば特開昭６３−５５６２７に開
示されるものを使用することができる。
【０００５】ブースのアルゴリズムは、第１式及び第２
式のように、２の補数表現された乗数Ｘと被乗数Ｙを高
速に乗算するためのアルゴリズムである。このアルゴリ
ズムでは、第３式のように、被乗数Ｙの値を３ビット毎
にデコーダ１でデコードし、そのデコード結果に応じて
乗数Ｘの各ビットをセレクタ２で選択すると、部分積ｐ
m が生成される。
式のように、２の補数表現された乗数Ｘと被乗数Ｙを高
速に乗算するためのアルゴリズムである。このアルゴリ
ズムでは、第３式のように、被乗数Ｙの値を３ビット毎
にデコーダ１でデコードし、そのデコード結果に応じて
乗数Ｘの各ビットをセレクタ２で選択すると、部分積ｐ
m が生成される。
【０００６】積Ｚは、第４式のように、部分積ｐm をｍ
＝０からｍ＝ｎ／２−１まで足し合わせることによって
得られる。このアルゴリズムによれば、部分積の数は、
部分積の生成にアンドゲートを用いるアレイ型乗算器の
半分にできるため、演算速度を高速にできる。通常、ｍ
＝０のときのｙ2m-1の値は０とおく。 （乗数） Ｘ＝−２n-1 ｘn-1 ＋２n-2 ｘn-2 ＋…＋２ｘ1 ＋ｘ0 ［１］ （被乗数）Ｙ＝−２n-1 ｙn-1 ＋２n-2 ｙn-2 ＋…＋２ｙ1 ＋ｙ0 ［２］ （部分積）ｐm ＝Ｘ（−２ｙ2m+1＋ｙ2m＋ｙ2m-1）２2m ［３］ ここで、 ｙ-1＝０である。 となる。
＝０からｍ＝ｎ／２−１まで足し合わせることによって
得られる。このアルゴリズムによれば、部分積の数は、
部分積の生成にアンドゲートを用いるアレイ型乗算器の
半分にできるため、演算速度を高速にできる。通常、ｍ
＝０のときのｙ2m-1の値は０とおく。 （乗数） Ｘ＝−２n-1 ｘn-1 ＋２n-2 ｘn-2 ＋…＋２ｘ1 ＋ｘ0 ［１］ （被乗数）Ｙ＝−２n-1 ｙn-1 ＋２n-2 ｙn-2 ＋…＋２ｙ1 ＋ｙ0 ［２］ （部分積）ｐm ＝Ｘ（−２ｙ2m+1＋ｙ2m＋ｙ2m-1）２2m ［３］ ここで、 ｙ-1＝０である。 となる。
【０００７】近年、携帯用情報通信機器の普及により、
これらの機器に搭載されるＬＳＩには、電池寿命の長期
化を図るため、消費電力が少ないものが要求されてい
る。さらに、雑音や回線容量の不足に対処するため処理
のディジタル化が必須となり、当該機器には、ディジタ
ル信号処理用のＬＳＩ、即ちディジタル・シグナル・プ
ロセッサ（ＤＳＰ）が搭載されるようになった。
これらの機器に搭載されるＬＳＩには、電池寿命の長期
化を図るため、消費電力が少ないものが要求されてい
る。さらに、雑音や回線容量の不足に対処するため処理
のディジタル化が必須となり、当該機器には、ディジタ
ル信号処理用のＬＳＩ、即ちディジタル・シグナル・プ
ロセッサ（ＤＳＰ）が搭載されるようになった。
【０００８】また、近年の携帯用情報通信機器は、ディ
ジタル・シグナル・プロセッサの搭載により、複雑かつ
高度な処理が実現できるようになったが、処理が高度化
するにつれて、次のような問題も発生している。
ジタル・シグナル・プロセッサの搭載により、複雑かつ
高度な処理が実現できるようになったが、処理が高度化
するにつれて、次のような問題も発生している。
【０００９】即ち、ディジタル・シグナル・プロセッサ
の動作原理は、一般のマイクロプロセッサと変わらない
ため、処理が複雑になればなるほど処理時間が長くな
る。実時間動作が必要な携帯用情報通信機器において
は、処理時間に上限があるので、動作クロックの周波数
を上げざるを得ない。ところが、クロック周波数を上げ
ると、単位時間内にＬＳＩ内部で充放電される電流が増
え、消費電力が増大する。このような事態は、携帯用情
報通信機器に搭載されるＬＳＩに対する要求と相反する
ものである。
の動作原理は、一般のマイクロプロセッサと変わらない
ため、処理が複雑になればなるほど処理時間が長くな
る。実時間動作が必要な携帯用情報通信機器において
は、処理時間に上限があるので、動作クロックの周波数
を上げざるを得ない。ところが、クロック周波数を上げ
ると、単位時間内にＬＳＩ内部で充放電される電流が増
え、消費電力が増大する。このような事態は、携帯用情
報通信機器に搭載されるＬＳＩに対する要求と相反する
ものである。
【００１０】こうした問題を回避する手段として、処理
の並列化がある。処理の並列化は、複数の処理を並列に
実行するもので、クロック周波数を上げずに、単位時間
内の処理量を増やすことが可能である。
の並列化がある。処理の並列化は、複数の処理を並列に
実行するもので、クロック周波数を上げずに、単位時間
内の処理量を増やすことが可能である。
【００１１】しかし、ディジタル信号処理の基本演算
は、積和演算、即ち乗算した結果を累積加算する操作で
ある。従って、ディジタル・シグナル・プロセッサに
は、乗算器と加算器の両方が内蔵されている。
は、積和演算、即ち乗算した結果を累積加算する操作で
ある。従って、ディジタル・シグナル・プロセッサに
は、乗算器と加算器の両方が内蔵されている。
【００１２】このため、上述のような従来の乗算器で
は、一度に１対のデータ（Ｘ，Ｙ）しか乗算できないた
め、積和演算を並列化により、２倍の速度で実行しよう
とすると、２つの同じ乗算器２をディジタル・シグナル
・プロセッサに内蔵しなければならなくなる。
は、一度に１対のデータ（Ｘ，Ｙ）しか乗算できないた
め、積和演算を並列化により、２倍の速度で実行しよう
とすると、２つの同じ乗算器２をディジタル・シグナル
・プロセッサに内蔵しなければならなくなる。
【００１３】また、乗算結果を累積加算するためには、
少なくとも２つの加算器を内蔵する必要がある。さら
に、最終的な累積加算結果を得ようとすると、別々に加
算された結果を足し合わせなければならないため、もう
１つ加算器を内蔵するか、別々に加算された結果を保存
するためのレジスタ（アキュムレータ）を２組用意しな
ければならない。
少なくとも２つの加算器を内蔵する必要がある。さら
に、最終的な累積加算結果を得ようとすると、別々に加
算された結果を足し合わせなければならないため、もう
１つ加算器を内蔵するか、別々に加算された結果を保存
するためのレジスタ（アキュムレータ）を２組用意しな
ければならない。
【００１４】こうした並列化されたアーキテクチャを使
いこなすには、最適化機能付きのコンパイラが不可欠で
ある。しかし、コンパイラのオブジェクト変換効率が十
分でないため、ディジタル・シグナル・プロセッサのプ
ログラミングは、普通アセンブラを用いて行われてい
る。このことから、並列化されたアーキテクチャは、プ
ログラムに最適化の負担をかけ、ソフトウエアの開発効
率を落としてしまう。
いこなすには、最適化機能付きのコンパイラが不可欠で
ある。しかし、コンパイラのオブジェクト変換効率が十
分でないため、ディジタル・シグナル・プロセッサのプ
ログラミングは、普通アセンブラを用いて行われてい
る。このことから、並列化されたアーキテクチャは、プ
ログラムに最適化の負担をかけ、ソフトウエアの開発効
率を落としてしまう。
【００１５】さらに、ディジタル信号処理には、演算精
度の問題が常につきまとう。これは、固定小数点ＤＳＰ
を採用したときに特に問題となる。累積加算により、乗
算結果に含まれる誤差も累積され、システム全体の動作
が不安定になってしまうのである。
度の問題が常につきまとう。これは、固定小数点ＤＳＰ
を採用したときに特に問題となる。累積加算により、乗
算結果に含まれる誤差も累積され、システム全体の動作
が不安定になってしまうのである。
【００１６】なお、倍精度演算を取り入れると、精度の
問題は改善されるが、倍精度乗算器は単精度乗算器の４
倍の回路規模があり、ＬＳＩ上の面積占有率が大きくな
る。これに従来の乗算器を用いると、上で述べた理由か
ら、処理の並列化に際して乗算器が複数必要になるた
め、実用には、はなはだ不向きである。
問題は改善されるが、倍精度乗算器は単精度乗算器の４
倍の回路規模があり、ＬＳＩ上の面積占有率が大きくな
る。これに従来の乗算器を用いると、上で述べた理由か
ら、処理の並列化に際して乗算器が複数必要になるた
め、実用には、はなはだ不向きである。
【００１７】
【発明が解決しようとする課題】このように、従来は、
処理が複雑になるにつれてクロック周波数を上げなけれ
ばならず、消費電力が増大する欠点がある。また、処理
の並列化は、ディジタル・シグナル・プロセッサの回路
規模を大きくする欠点がある。また、並列化されたア−
キテクチャはプログラマに最適化の負担をかけるなどの
欠点がある。
処理が複雑になるにつれてクロック周波数を上げなけれ
ばならず、消費電力が増大する欠点がある。また、処理
の並列化は、ディジタル・シグナル・プロセッサの回路
規模を大きくする欠点がある。また、並列化されたア−
キテクチャはプログラマに最適化の負担をかけるなどの
欠点がある。
【００１８】本発明は、上記欠点を解決すべくなされた
もので、その目的は、消費電力の増大や回路規模の増大
なく、一度に複数のデータ対の乗算が可能な乗算器を提
供することである。
もので、その目的は、消費電力の増大や回路規模の増大
なく、一度に複数のデータ対の乗算が可能な乗算器を提
供することである。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の乗算器は、ブースのアルゴリズムを利用
し、被乗数の上位ワードが入力されるブースデコーダの
最下位ビット入力に被乗数の下位ワードの最上位ビット
と０とを切り替えて入力する被乗数分割手段と、部分積
の一部を０で置き換える０化手段と、部分積の他の一部
をそれよりも下位のビットの部分積の１ビットで置き換
えるビット拡張手段とから構成されている。
め、本発明の乗算器は、ブースのアルゴリズムを利用
し、被乗数の上位ワードが入力されるブースデコーダの
最下位ビット入力に被乗数の下位ワードの最上位ビット
と０とを切り替えて入力する被乗数分割手段と、部分積
の一部を０で置き換える０化手段と、部分積の他の一部
をそれよりも下位のビットの部分積の１ビットで置き換
えるビット拡張手段とから構成されている。
【００２０】本発明の乗算器は、ブースのアルゴリズム
を利用しており、被乗数の下位ワードが入力されるブー
スデコーダの最下位ビット入力に０と１とを切り替えて
入力すると共に、前記ブースデコーダに被乗数の下位ワ
ードとその反転信号とを切り替えて入力する被乗数補数
化手段と、被乗数の上位ワードが入力されるブースデコ
ーダの最下位ビット入力に被乗数の下位ワードの最上位
ビットと０とを切り替えて入力する被乗数分割手段と、
部分積の一部を０で置き換える０化手段と、部分積の他
の一部をそれよりも下位のビットの部分積の１ビットで
置き換えるビット拡張手段とから構成されている。
を利用しており、被乗数の下位ワードが入力されるブー
スデコーダの最下位ビット入力に０と１とを切り替えて
入力すると共に、前記ブースデコーダに被乗数の下位ワ
ードとその反転信号とを切り替えて入力する被乗数補数
化手段と、被乗数の上位ワードが入力されるブースデコ
ーダの最下位ビット入力に被乗数の下位ワードの最上位
ビットと０とを切り替えて入力する被乗数分割手段と、
部分積の一部を０で置き換える０化手段と、部分積の他
の一部をそれよりも下位のビットの部分積の１ビットで
置き換えるビット拡張手段とから構成されている。
【００２１】本発明の乗算器は、ブースのアルゴリズム
を利用しており、被乗数の上位ワードが入力されるブー
スデコーダの最下位ビット入力に被乗数の下位ワードの
最上位ビットと１とを切り替えて入力する被乗数分割手
段と、被乗数の上位ワードとその反転信号とを切り替え
て入力する被乗数反転手段と、部分積の一部を０で置き
換える０化手段と、部分積の他の一部をそれよりも下位
のビットの部分積の１ビットで置き換えるビット拡張手
段とから構成されている。
を利用しており、被乗数の上位ワードが入力されるブー
スデコーダの最下位ビット入力に被乗数の下位ワードの
最上位ビットと１とを切り替えて入力する被乗数分割手
段と、被乗数の上位ワードとその反転信号とを切り替え
て入力する被乗数反転手段と、部分積の一部を０で置き
換える０化手段と、部分積の他の一部をそれよりも下位
のビットの部分積の１ビットで置き換えるビット拡張手
段とから構成されている。
【００２２】
【作用】上記構成によれば、乗算器内部で生成される部
分積の一部を０にし、また、部分積の他の一部をそれよ
りも下位の部分積の１ビットで置き換えることによっ
て、１つの乗算器の中で、複数のデータ対の乗算が可能
になる。
分積の一部を０にし、また、部分積の他の一部をそれよ
りも下位の部分積の１ビットで置き換えることによっ
て、１つの乗算器の中で、複数のデータ対の乗算が可能
になる。
【００２３】また、一度に複数のデータ対の乗算が可能
なため、１つの乗算器でありながら、通常の乗算はもち
ろんのこと、倍精度乗算、ベクトルの内積、複素乗算が
可能である。
なため、１つの乗算器でありながら、通常の乗算はもち
ろんのこと、倍精度乗算、ベクトルの内積、複素乗算が
可能である。
【００２４】本乗算器をプロセッサに応用すると、上記
すべての演算が単一マシンサイクルで実行できるため、
プログラムのステップ数が削減され、特に積和演算が主
体の信号処理プログラムにおいて、従来の約１／２にま
でステップ数を短縮できる。
すべての演算が単一マシンサイクルで実行できるため、
プログラムのステップ数が削減され、特に積和演算が主
体の信号処理プログラムにおいて、従来の約１／２にま
でステップ数を短縮できる。
【００２５】また、演算スループットを同一とすると、
マシンサイクルは従来よりも長くとれるため、プロセッ
サ全体の消費電力が削減される。特に、信号処理を専門
に行うディジタル・シグナル・プロセッサにおいては、
従来の約１／２にまで消費電力を削減できる。
マシンサイクルは従来よりも長くとれるため、プロセッ
サ全体の消費電力が削減される。特に、信号処理を専門
に行うディジタル・シグナル・プロセッサにおいては、
従来の約１／２にまで消費電力を削減できる。
【００２６】
【実施例】以下、図面を参照しながら、本発明の乗算器
について詳細に説明する。まず、第１の実施例について
説明する。図１は、本発明の第１の実施例に係わる乗算
器を示している。図１において、１は、ブースのデコー
ダ、２は、ブースのセレクタ、３は、部分積加算のため
の並列加算回路、７は、アンドゲート、１０は、セレク
タである。
について詳細に説明する。まず、第１の実施例について
説明する。図１は、本発明の第１の実施例に係わる乗算
器を示している。図１において、１は、ブースのデコー
ダ、２は、ブースのセレクタ、３は、部分積加算のため
の並列加算回路、７は、アンドゲート、１０は、セレク
タである。
【００２７】図２は、本発明の乗算器に使用するセレク
タ１０の一例を示す回路図である。図２において、５
は、ノア・ゲート、７は、アンド・ゲート、８は、イン
バータである。
タ１０の一例を示す回路図である。図２において、５
は、ノア・ゲート、７は、アンド・ゲート、８は、イン
バータである。
【００２８】図１の乗算器の動作を説明する。まず、乗
数Ｘと被乗数Ｙとを上位ワードと下位ワードとに分割
し、 （乗数） Ｘ＝ＸH ＋ＸL ［５］ （被乗数）Ｙ＝ＹH ＋ＹL ［６］ とする。
数Ｘと被乗数Ｙとを上位ワードと下位ワードとに分割
し、 （乗数） Ｘ＝ＸH ＋ＸL ［５］ （被乗数）Ｙ＝ＹH ＋ＹL ［６］ とする。
【００２９】このとき、積Ｚは次式で表される。 （積） Ｚ＝（ＸH ＋ＸL ）（ＹH ＋ＹL ） ＝ＸH ＹH ＋ＸH ＹL ＋ＸL ＹH ＋ＸL ＹL ［７］ なお、図１のＸ7-4 、Ｘ3-0 がそれぞれＸH 、ＸL の入
力端子であり、図１のＹ7-4 、Ｘ3-0 がそれぞれＹH 、
ＹL の入力端子である。また、Ｓ1 は、制御信号であ
る。
力端子であり、図１のＹ7-4 、Ｘ3-0 がそれぞれＹH 、
ＹL の入力端子である。また、Ｓ1 は、制御信号であ
る。
【００３０】この実施例では、入力信号をワードごとに
加工し、制御信号Ｓ1 を切り換えることにより、単精
度、倍精度、それに内積の３種類の乗算が可能である。
以下、単精度、倍精度及び内積の乗算について順次説明
する。
加工し、制御信号Ｓ1 を切り換えることにより、単精
度、倍精度、それに内積の３種類の乗算が可能である。
以下、単精度、倍精度及び内積の乗算について順次説明
する。
【００３１】［単精度］第７式において、乗数、被乗数
の下位ワードＸL 、ＹL をＸL ＝０、ＹL ＝０とおく
と、第７式の第２〜４項はすべて０になるので、積Ｚ
は、 （単精度） Ｚ＝ＸH ＹH ［８］ になる。
の下位ワードＸL 、ＹL をＸL ＝０、ＹL ＝０とおく
と、第７式の第２〜４項はすべて０になるので、積Ｚ
は、 （単精度） Ｚ＝ＸH ＹH ［８］ になる。
【００３２】ＸL ＝０、ＬL ＝０にするには、図１で制
御信号Ｓ1 ＝１とし、入力端子Ｘ3-0 、Ｙ3-0 に０を入
力する。制御信号Ｓ1 ＝１のときには、この実施例の乗
算器は、図５の従来例と同じ動作を行う。セレクタ１０
は、右側の入力Ｘ7 ，Ｘ6 ，Ｘ5 ，Ｘ4 を選択し、アン
ド・ゲート７は、一方の入力端子に入力されている制御
信号Ｓ1 が１になるので、他方の入力をそのまま出力す
る。
御信号Ｓ1 ＝１とし、入力端子Ｘ3-0 、Ｙ3-0 に０を入
力する。制御信号Ｓ1 ＝１のときには、この実施例の乗
算器は、図５の従来例と同じ動作を行う。セレクタ１０
は、右側の入力Ｘ7 ，Ｘ6 ，Ｘ5 ，Ｘ4 を選択し、アン
ド・ゲート７は、一方の入力端子に入力されている制御
信号Ｓ1 が１になるので、他方の入力をそのまま出力す
る。
【００３３】この状態で、ＸH 、ＹH 、即ちＸ7-4 、Ｙ
7-4 に４ビットの単精度データを入力すれば、単精度乗
算の結果が得られる。入力データが固定小数点データの
ときは、出力の小数点位置は、Ｚ14とＺ13の間になり、
入力データが整数データのときは、出力の小数点位置
は、Ｚ8 とＺ7 の間になる。
7-4 に４ビットの単精度データを入力すれば、単精度乗
算の結果が得られる。入力データが固定小数点データの
ときは、出力の小数点位置は、Ｚ14とＺ13の間になり、
入力データが整数データのときは、出力の小数点位置
は、Ｚ8 とＺ7 の間になる。
【００３４】［倍精度］第７式をそのまま計算する。図
１で制御信号Ｓ1 ＝１とすれば、本実施例の乗算器は、
図５の従来の乗算器と同じ動作をするので、Ｘ，Ｙに８
ビットの倍精度データを入力すれば、出力に倍精度乗算
の結果が得られる。
１で制御信号Ｓ1 ＝１とすれば、本実施例の乗算器は、
図５の従来の乗算器と同じ動作をするので、Ｘ，Ｙに８
ビットの倍精度データを入力すれば、出力に倍精度乗算
の結果が得られる。
【００３５】入力データが固定小数点データのときは、
出力の小数点位置は、Ｚ14とＺ13の間になり、入力デー
タが整数データのときは、出力の小数点位置は、Ｚ0 の
すぐ下になる。
出力の小数点位置は、Ｚ14とＺ13の間になり、入力デー
タが整数データのときは、出力の小数点位置は、Ｚ0 の
すぐ下になる。
【００３６】［内積］ ２つのベクトル → Ａ＝（ａ0 ，ａ1 ） → Ｂ＝（ｂ0 ，ｂ1 ） の内積は次のようにして計算できる。
【００３７】まず、第７式において、 ＸH ＝ａ1 ， ＸL ＝ａ0 ， ＹH ＝ｂ0 ， ＹL ＝ｂ1 ． ［９］ とおいて乗算を実行する。
【００３８】その結果、次式が得られる。 Ｚ＝ａ1 ｂ0 ＋ａ1 ｂ1 ＋ａ0 ｂ0 ＋ａ0 ｂ1 ［１０］ 第１０式において、第１項と第４項とを乗算器内部で０
にすると、第１１式が （内積） Ｚ＝ａ1 ｂ1 ＋ａ0 ｂ0 ［１１］ 第９式を実行するには、乗数の上位ワードＸ7-4 にａ1
を、下位ワードＸ3-0にａ0 をそれぞれ４ビット・デー
タとして入力し、被乗数の上位ワードＹ7-4 にｂ0 を、
下位ワードＹ3-0 にｂ1 をそれぞれ４ビット・データと
して入力する。
にすると、第１１式が （内積） Ｚ＝ａ1 ｂ1 ＋ａ0 ｂ0 ［１１］ 第９式を実行するには、乗数の上位ワードＸ7-4 にａ1
を、下位ワードＸ3-0にａ0 をそれぞれ４ビット・デー
タとして入力し、被乗数の上位ワードＹ7-4 にｂ0 を、
下位ワードＹ3-0 にｂ1 をそれぞれ４ビット・データと
して入力する。
【００３９】第１０式で、第１項と第４項とを乗算器内
部で０にする操作は、制御信号Ｓ1＝０にすることに対
応する。このとき、アンド・ゲート７は０を出力し、セ
レクタ１０は乗数の下位ワードＸL の符号ビットＸ3 を
出力するので、ＸL ＹL ＝ａ0 ｂ1 に対応する部分積Ｐ
03〜Ｐ00、Ｐ13〜Ｐ10を生成するブースのセレクタ２の
左右の入力Ｌ、Ｒにはどちらにも０が入力され、ＸH Ｙ
H ＝ａ1 ｂ0 に対応する部分積Ｐ28〜Ｐ24、Ｐ38〜Ｐ34
を生成するブースのセレクタ２の左右の入力Ｌ、Ｒには
どちらにも符号ビットＸ3 が入力される。
部で０にする操作は、制御信号Ｓ1＝０にすることに対
応する。このとき、アンド・ゲート７は０を出力し、セ
レクタ１０は乗数の下位ワードＸL の符号ビットＸ3 を
出力するので、ＸL ＹL ＝ａ0 ｂ1 に対応する部分積Ｐ
03〜Ｐ00、Ｐ13〜Ｐ10を生成するブースのセレクタ２の
左右の入力Ｌ、Ｒにはどちらにも０が入力され、ＸH Ｙ
H ＝ａ1 ｂ0 に対応する部分積Ｐ28〜Ｐ24、Ｐ38〜Ｐ34
を生成するブースのセレクタ２の左右の入力Ｌ、Ｒには
どちらにも符号ビットＸ3 が入力される。
【００４０】また、被乗数Ｙの上位ワードＹH ＝ｂ0 が
入力されるブースのデコーダ１の最下位ビット入力Ｙ
m-1 には、Ｙ3 の代わりに０が入力されるので、被乗数
Ｙの上位ワードＹH ＝ｂ0 と下位ワードＹL ＝ｂ1 とは
独立した４ビットの数値としてデコードされる。その結
果、第７式の第１項と第４項、即ち第１０式の第１項と
第４項が０となって、第１１式の値が出力される。
入力されるブースのデコーダ１の最下位ビット入力Ｙ
m-1 には、Ｙ3 の代わりに０が入力されるので、被乗数
Ｙの上位ワードＹH ＝ｂ0 と下位ワードＹL ＝ｂ1 とは
独立した４ビットの数値としてデコードされる。その結
果、第７式の第１項と第４項、即ち第１０式の第１項と
第４項が０となって、第１１式の値が出力される。
【００４１】入力データが固定小数点データのときは、
出力の小数点位置は、Ｚ10とＺ9 の間になり、入力デー
タが整数データのときは、出力の小数点位置は、Ｚ4 と
Ｚ3の間になる。このことは、内積演算では、オーバー
フロー（桁溢れ）が生じないことを意味する。オーバー
フローは、乗算で１ビット、加算で１ビット発生する可
能性がある。内積演算では２組の乗算が行われるから、
オーバーフローの桁数は、合計３ビットである。符号ビ
ットの上には上下各ワードのビット数分符号拡張がされ
ているので、各ワードのビット数が２ビットよりも大き
ければオーバーフローは生じない。次に、第２の実施例
について説明する。図３は、本発明の第２の実施例に係
わる乗算器を示している。図３において、１１は、エク
スクルーシブ・オア・ゲート、Ｓ2 は、制御信号であ
る。なお、図１と同じ構成要素には同じ番号を付して、
その説明を省略する。
出力の小数点位置は、Ｚ10とＺ9 の間になり、入力デー
タが整数データのときは、出力の小数点位置は、Ｚ4 と
Ｚ3の間になる。このことは、内積演算では、オーバー
フロー（桁溢れ）が生じないことを意味する。オーバー
フローは、乗算で１ビット、加算で１ビット発生する可
能性がある。内積演算では２組の乗算が行われるから、
オーバーフローの桁数は、合計３ビットである。符号ビ
ットの上には上下各ワードのビット数分符号拡張がされ
ているので、各ワードのビット数が２ビットよりも大き
ければオーバーフローは生じない。次に、第２の実施例
について説明する。図３は、本発明の第２の実施例に係
わる乗算器を示している。図３において、１１は、エク
スクルーシブ・オア・ゲート、Ｓ2 は、制御信号であ
る。なお、図１と同じ構成要素には同じ番号を付して、
その説明を省略する。
【００４２】本実施例の乗算器は、制御信号Ｓ2 が０の
ときには、図１の乗算器とまったく同じ動作をするが、
制御信号Ｓ2 が１になると、被乗数Ｙの下位ワードＹL
の符号が反転する。このことを利用して、複素乗算が実
行できる。
ときには、図１の乗算器とまったく同じ動作をするが、
制御信号Ｓ2 が１になると、被乗数Ｙの下位ワードＹL
の符号が反転する。このことを利用して、複素乗算が実
行できる。
【００４３】いま、２つの複素数 Ｆ＝ａ＋ｊｂ Ｇ＝ｃ＋ｊｄ の積を計算することを考える。
【００４４】［実数部］積の実数部は、次のようにして
計算できる。まず、第７式において、 ＸH ＝ｂ， ＸL ＝ａ， ＹH ＝ｃ， ＹL ＝−ｄ． ［１２］ とおいて乗算を実行する。
計算できる。まず、第７式において、 ＸH ＝ｂ， ＸL ＝ａ， ＹH ＝ｃ， ＹL ＝−ｄ． ［１２］ とおいて乗算を実行する。
【００４５】その結果、次式が得られる。 Ｚ＝ｂｃ＋ｂ（−ｄ）＋ａｃ＋ａ（−ｄ） ［１３］ 第１３式で、第１項と第４項とを乗算器内部で０にする
と次式が得られ、複素数Ｆ、Ｇの積の実数部が計算され
る。 （実数部）Ｚ＝ａｃ−ｂｄ ［１４］ 第１２式を実行するには、乗数の上位ワードＸ7-4 にｂ
を、下位ワードＸ3-0にａをそれぞれ４ビット・データ
として入力し、被乗数の上位ワード入力Ｙ7-4にｃを、
下位ワードＹ3-0 にｄをそれぞれ４ビット・データとし
て入力し、Ｓ2＝１にする。
と次式が得られ、複素数Ｆ、Ｇの積の実数部が計算され
る。 （実数部）Ｚ＝ａｃ−ｂｄ ［１４］ 第１２式を実行するには、乗数の上位ワードＸ7-4 にｂ
を、下位ワードＸ3-0にａをそれぞれ４ビット・データ
として入力し、被乗数の上位ワード入力Ｙ7-4にｃを、
下位ワードＹ3-0 にｄをそれぞれ４ビット・データとし
て入力し、Ｓ2＝１にする。
【００４６】Ｓ2 ＝１にすると、エクスクルーシブ・オ
ア・ゲート１１により下位ワードＹ3-0 の各ビットは反
転され、被乗数Ｙの下位ワードＹL ＝ｄが入力されるブ
ースのデコーダ１の最下位ビット入力Ｙm-1 にはＳ2 ＝
１が入力されるので、下位ワードＹL ＝ｄの符号は反転
される。この被乗数符号反転方法は、例えば特開昭６２
−２２９４３９に開示されている。
ア・ゲート１１により下位ワードＹ3-0 の各ビットは反
転され、被乗数Ｙの下位ワードＹL ＝ｄが入力されるブ
ースのデコーダ１の最下位ビット入力Ｙm-1 にはＳ2 ＝
１が入力されるので、下位ワードＹL ＝ｄの符号は反転
される。この被乗数符号反転方法は、例えば特開昭６２
−２２９４３９に開示されている。
【００４７】第１３式で、第１項と第４項とを乗算器内
部で０にする操作は、制御信号Ｓ１＝０にすることに対
応する。このとき、アンド・ゲート７は０を出力し、セ
レクタ１０は乗数の下位ワードＸＬ の符号ビットＸ3
を出力するので、ＸL ＹL ＝ａ（−ｄ）に対応する部分
積Ｐ03〜Ｐ00、Ｐ13〜Ｐ10を生成するブースのセレクタ
２の左右の入力Ｌ、Ｒにはどちらにも０が入力され、Ｘ
H ＹH ＝ｂｃに対応する部分積Ｐ28〜Ｐ24、Ｐ38〜Ｐ34
を生成するブースのセレクタ２の左右の入力Ｌ、Ｒには
どちらにも符号ビットＸ3 が入力される。
部で０にする操作は、制御信号Ｓ１＝０にすることに対
応する。このとき、アンド・ゲート７は０を出力し、セ
レクタ１０は乗数の下位ワードＸＬ の符号ビットＸ3
を出力するので、ＸL ＹL ＝ａ（−ｄ）に対応する部分
積Ｐ03〜Ｐ00、Ｐ13〜Ｐ10を生成するブースのセレクタ
２の左右の入力Ｌ、Ｒにはどちらにも０が入力され、Ｘ
H ＹH ＝ｂｃに対応する部分積Ｐ28〜Ｐ24、Ｐ38〜Ｐ34
を生成するブースのセレクタ２の左右の入力Ｌ、Ｒには
どちらにも符号ビットＸ3 が入力される。
【００４８】また、被乗数Ｙの上位ワードＹH ＝ｃが入
力されるブースのデコーダ１の最下位ビット入力Ｙm-1
には、Ｙ3 の代わりに０が入力されるので、被乗数Ｙの
上位ワードＹH ＝ｃと下位ワードＹL ＝ｄとは独立した
４ビットの数値としてデコードされる。
力されるブースのデコーダ１の最下位ビット入力Ｙm-1
には、Ｙ3 の代わりに０が入力されるので、被乗数Ｙの
上位ワードＹH ＝ｃと下位ワードＹL ＝ｄとは独立した
４ビットの数値としてデコードされる。
【００４９】その結果、第７式の第１項と第４項、すな
わち第１３式の第１項と第４項が０になって、第１４式
の値が出力される。入力データが固定小数点データのと
きは、出力の小数点位置は、Ｚ10とＺ9 の間になり、入
力データが整数データのときは、出力の小数点位置は、
Ｚ4 とＺ3 の間になる。この場合も、符号ビットの上に
は上下各ワードのビット数分符号拡張がされているの
で、各ワードのビット数が２ビットよりも大きければオ
ーバーフローは生じない。
わち第１３式の第１項と第４項が０になって、第１４式
の値が出力される。入力データが固定小数点データのと
きは、出力の小数点位置は、Ｚ10とＺ9 の間になり、入
力データが整数データのときは、出力の小数点位置は、
Ｚ4 とＺ3 の間になる。この場合も、符号ビットの上に
は上下各ワードのビット数分符号拡張がされているの
で、各ワードのビット数が２ビットよりも大きければオ
ーバーフローは生じない。
【００５０】［虚数部］積の虚数部は、次のようにして
計算できる。まず、第７式において、 ＸH ＝ａ， ＸL ＝ｂ， ＹH ＝ｃ， ＹL ＝ｄ． ［１５］ とおいて乗算を実行する。
計算できる。まず、第７式において、 ＸH ＝ａ， ＸL ＝ｂ， ＹH ＝ｃ， ＹL ＝ｄ． ［１５］ とおいて乗算を実行する。
【００５１】その結果、次式が得られる。 Ｚ＝ａｃ＋ａｄ＋ｂｃ＋ｂｄ ［１６］ 第１６式で、第１項と第４項とを乗算器内部で０にする
と第１７式が得られ、複素数Ｆ、Ｇの積の虚数部が計算
される。 （虚数部）Ｚ＝ａｄ＋ｂｃ ［１７］ 第１５式を実行するには、乗数の上位ワードＸ7-4 にａ
を、下位ワードＸ3-0にｂをそれぞれ４ビット・データ
として入力し、被乗数の上位ワードＹ7-4 にｃを、下位
ワードＹ3-0 にｄをそれぞれ４ビット・データとして入
力し、Ｓ2 ＝０にする。
と第１７式が得られ、複素数Ｆ、Ｇの積の虚数部が計算
される。 （虚数部）Ｚ＝ａｄ＋ｂｃ ［１７］ 第１５式を実行するには、乗数の上位ワードＸ7-4 にａ
を、下位ワードＸ3-0にｂをそれぞれ４ビット・データ
として入力し、被乗数の上位ワードＹ7-4 にｃを、下位
ワードＹ3-0 にｄをそれぞれ４ビット・データとして入
力し、Ｓ2 ＝０にする。
【００５２】Ｓ2 ＝０にすると、エクスクルーシブ・オ
ア・ゲート１１は下位ワードＹ3-0各ビットをそのまま
出力し、被乗数Ｙの下位ワードＹL ＝ｄが入力されるブ
ースのデコーダ１の最下位ビット入力Ｙm-1 にはＳ2 ＝
０が入力されるので、下位ワードＹL ＝ｄの符号は反転
されない。
ア・ゲート１１は下位ワードＹ3-0各ビットをそのまま
出力し、被乗数Ｙの下位ワードＹL ＝ｄが入力されるブ
ースのデコーダ１の最下位ビット入力Ｙm-1 にはＳ2 ＝
０が入力されるので、下位ワードＹL ＝ｄの符号は反転
されない。
【００５３】第１６式で、第１項と第４項とを乗算器内
部で０にする操作は、制御信号Ｓ1＝０にすることに対
応する。このとき、アンド・ゲート７は０を出力し、セ
レクタ１０は乗数の下位ワードＸL の符号ビットＸ3 を
出力するので、ＸL ＹL ＝ｂｄに対応する部分積Ｐ03〜
Ｐ00、Ｐ13〜Ｐ10を生成するブースのセレクタ２の左右
の入力Ｌ、Ｒにはどちらにも０が入力され、ＸH ＹH ＝
ａｃに対応する部分積Ｐ28〜Ｐ24、Ｐ38〜Ｐ34を生成す
るブースのセレクタ２の左右の入力Ｌ、Ｒにはどちらに
も符号ビットＸ3 が入力される。
部で０にする操作は、制御信号Ｓ1＝０にすることに対
応する。このとき、アンド・ゲート７は０を出力し、セ
レクタ１０は乗数の下位ワードＸL の符号ビットＸ3 を
出力するので、ＸL ＹL ＝ｂｄに対応する部分積Ｐ03〜
Ｐ00、Ｐ13〜Ｐ10を生成するブースのセレクタ２の左右
の入力Ｌ、Ｒにはどちらにも０が入力され、ＸH ＹH ＝
ａｃに対応する部分積Ｐ28〜Ｐ24、Ｐ38〜Ｐ34を生成す
るブースのセレクタ２の左右の入力Ｌ、Ｒにはどちらに
も符号ビットＸ3 が入力される。
【００５４】また、被乗数Ｙの上位ワードＹH ＝ｃが入
力されるブースのデコーダ１の最下位ビット入力Ｙm-1
には、Ｙ3 の代わりに０が入力されるので、被乗数Ｙの
上位ワードＹH ＝ｃと下位ワードＹL ＝ｄとは独立した
４ビットの数値としてデコードされる。
力されるブースのデコーダ１の最下位ビット入力Ｙm-1
には、Ｙ3 の代わりに０が入力されるので、被乗数Ｙの
上位ワードＹH ＝ｃと下位ワードＹL ＝ｄとは独立した
４ビットの数値としてデコードされる。
【００５５】その結果、第７式の第１項と第４項、即ち
第１６式の第１項と第４項が０になって、第１７式の値
が出力される。入力データが固定小数点データのとき
は、出力の小数点位置はＺ10とＺ9 の間になり、入力デ
ータが整数データのときは、出力の小数点位置はＺ4 と
Ｚ3 の間になる。この場合も、各ワードのビット数が２
ビットよりも大きければオーバーフローは生じない。次
に、第３の実施例について説明する。図４は、本発明の
第３の実施例に係わる乗算器を示している。図４におい
て、６は、オア・ゲート、Ｓ2 は、制御信号である。な
お、図１及び図３の乗算器と同じ構成要素には同じ番号
を付して、その説明を省略する。
第１６式の第１項と第４項が０になって、第１７式の値
が出力される。入力データが固定小数点データのとき
は、出力の小数点位置はＺ10とＺ9 の間になり、入力デ
ータが整数データのときは、出力の小数点位置はＺ4 と
Ｚ3 の間になる。この場合も、各ワードのビット数が２
ビットよりも大きければオーバーフローは生じない。次
に、第３の実施例について説明する。図４は、本発明の
第３の実施例に係わる乗算器を示している。図４におい
て、６は、オア・ゲート、Ｓ2 は、制御信号である。な
お、図１及び図３の乗算器と同じ構成要素には同じ番号
を付して、その説明を省略する。
【００５６】本実施例の乗算器は、制御信号Ｓ2 が０の
ときには、図１の乗算器とまったく同じ動作をするが、
制御信号Ｓ2 が１になると、被乗数Ｙの上位ワードＹH
の符号が反転する。このことを利用して、複素乗算が実
行できる。
ときには、図１の乗算器とまったく同じ動作をするが、
制御信号Ｓ2 が１になると、被乗数Ｙの上位ワードＹH
の符号が反転する。このことを利用して、複素乗算が実
行できる。
【００５７】再び、２つの複素数 Ｆ＝ａ＋ｊｂ Ｇ＝ｃ＋ｊｄ の積を計算することを考える。
【００５８】［実数部］積の実数部は、次のようにして
計算できる。まず、第７式において、 ＸH ＝ａ， ＸL ＝ｂ， ＹH ＝−ｄ， ＹL ＝ｃ． ［１８］ とおいて乗算を実行する。
計算できる。まず、第７式において、 ＸH ＝ａ， ＸL ＝ｂ， ＹH ＝−ｄ， ＹL ＝ｃ． ［１８］ とおいて乗算を実行する。
【００５９】その結果、次式が得られる。 Ｚ＝ａ（−ｄ）＋ａｃ＋ｂ（−ｄ）＋ｂｃ ［１９］ 第１９式で、第１項と第４項とを乗算器内部で０にする
と第２０式が得られ、複素数Ｆ、Ｇの積の実数部が計算
される。 （実数部）Ｚ＝ａｃ−ｂｄ ［２０］ 第１８式を実行するには、乗数の上位ワードＸ7-4 にａ
を、下位ワードＸ3-0にｂをそれぞれ４ビット・データ
として入力し、被乗数の上位ワードＹ7-4 にｄを、下位
ワードＹ3-0 にｃをそれぞれ４ビット・データとして入
力し、Ｓ2 ＝１にする。
と第２０式が得られ、複素数Ｆ、Ｇの積の実数部が計算
される。 （実数部）Ｚ＝ａｃ−ｂｄ ［２０］ 第１８式を実行するには、乗数の上位ワードＸ7-4 にａ
を、下位ワードＸ3-0にｂをそれぞれ４ビット・データ
として入力し、被乗数の上位ワードＹ7-4 にｄを、下位
ワードＹ3-0 にｃをそれぞれ４ビット・データとして入
力し、Ｓ2 ＝１にする。
【００６０】Ｓ2 ＝１にすると、エクスクルーシブ・オ
ア・ゲート１１により上位ワードＹ7-4 の各ビットは反
転され、被乗数Ｙの上位ワードＹH ＝ｄが入力されるブ
ースのデコーダ１の最下位ビット入力Ｙm-1 にはオア・
ゲート６の出力（＝１）が入力されるので、上位ワード
ＹH ＝ｄの符号は反転される。
ア・ゲート１１により上位ワードＹ7-4 の各ビットは反
転され、被乗数Ｙの上位ワードＹH ＝ｄが入力されるブ
ースのデコーダ１の最下位ビット入力Ｙm-1 にはオア・
ゲート６の出力（＝１）が入力されるので、上位ワード
ＹH ＝ｄの符号は反転される。
【００６１】第１９式で、第１項と第４項とを乗算器内
部で０にする操作は、制御信号Ｓ1＝０にすることに対
応する。このとき、アンド・ゲート７は０を出力し、セ
レクタ１０は乗数の下位ワードＸL の符号ビットＸ3 を
出力するので、ＸL ＹL ＝ｂｃに対応する部分積Ｐ03〜
Ｐ00、Ｐ13〜Ｐ10を生成するブースのセレクタ２の左右
の入力Ｌ、Ｒにはどちらにも０が入力され、ＸH ＹH ＝
ａ（−ｄ）に対応する部分積Ｐ28〜Ｐ24、Ｐ38〜Ｐ34を
生成するブースのセレクタ２の左右の入力Ｌ、Ｒにはど
ちらにも符号ビットＸ3 が入力される。
部で０にする操作は、制御信号Ｓ1＝０にすることに対
応する。このとき、アンド・ゲート７は０を出力し、セ
レクタ１０は乗数の下位ワードＸL の符号ビットＸ3 を
出力するので、ＸL ＹL ＝ｂｃに対応する部分積Ｐ03〜
Ｐ00、Ｐ13〜Ｐ10を生成するブースのセレクタ２の左右
の入力Ｌ、Ｒにはどちらにも０が入力され、ＸH ＹH ＝
ａ（−ｄ）に対応する部分積Ｐ28〜Ｐ24、Ｐ38〜Ｐ34を
生成するブースのセレクタ２の左右の入力Ｌ、Ｒにはど
ちらにも符号ビットＸ3 が入力される。
【００６２】また、被乗数Ｙの上位ワードＹH ＝ｄが入
力されるブースのデコーダ１の最下位ビット入力Ｙm-1
には、Ｙ3 の代わりに１が入力されるので、被乗数Ｙの
上位ワードＹH ＝ｄと下位ワードＹL ＝ｃとは独立した
４ビットの数値としてデコードされる。
力されるブースのデコーダ１の最下位ビット入力Ｙm-1
には、Ｙ3 の代わりに１が入力されるので、被乗数Ｙの
上位ワードＹH ＝ｄと下位ワードＹL ＝ｃとは独立した
４ビットの数値としてデコードされる。
【００６３】その結果、第７式の第１項と第４項、即ち
第１９式の第１項と第４項が０になって、第２０式の値
が出力される。入力データが固定小数点データのとき
は、出力の小数点位置は、Ｚ10とＺ9 の間になり、入力
データが整数データのときは、出力の小数点位置は、Ｚ
4 とＺ3 の間になる。各ワードのビット数が２ビットよ
りも大きければオーバーフローは生じない。
第１９式の第１項と第４項が０になって、第２０式の値
が出力される。入力データが固定小数点データのとき
は、出力の小数点位置は、Ｚ10とＺ9 の間になり、入力
データが整数データのときは、出力の小数点位置は、Ｚ
4 とＺ3 の間になる。各ワードのビット数が２ビットよ
りも大きければオーバーフローは生じない。
【００６４】［虚数部］積の虚数部は、図３の実施例と
同じ様にして計算することができる。なお、本発明にお
いて、乗算されるデータ対の数は、２対に限定されるも
のではなく、３対以上であっても良い。
同じ様にして計算することができる。なお、本発明にお
いて、乗算されるデータ対の数は、２対に限定されるも
のではなく、３対以上であっても良い。
【００６５】
【発明の効果】以上、説明したように、本発明の乗算器
によれば、次のような効果を奏する。一度に複数のデー
タ対の乗算が可能なため、１つの乗算器でありながら、
通常の乗算はもちろんのこと、倍精度乗算、ベクトルの
内積、複素乗算が可能である。本乗算器をプロセッサに
組み込んだ場合、上記すべての演算が単一マシンサイク
ルで実行可能なため、プログラムのステップ数削減に効
果があり、特に積和演算が主体の信号処理プログラムに
おいては、場合により従来の約１／２にまでステップ数
を短縮できる。逆に、演算スループットを同一とした場
合、マシンサイクルは従来よりも長くとれ、プロセッサ
全体の消費電力削減に効果がある。特に、信号処理を専
門に行うディジタル・シグナル・プロセッサにおいて
は、場合により従来の約１／２にまで消費電力を削減で
きる。
によれば、次のような効果を奏する。一度に複数のデー
タ対の乗算が可能なため、１つの乗算器でありながら、
通常の乗算はもちろんのこと、倍精度乗算、ベクトルの
内積、複素乗算が可能である。本乗算器をプロセッサに
組み込んだ場合、上記すべての演算が単一マシンサイク
ルで実行可能なため、プログラムのステップ数削減に効
果があり、特に積和演算が主体の信号処理プログラムに
おいては、場合により従来の約１／２にまでステップ数
を短縮できる。逆に、演算スループットを同一とした場
合、マシンサイクルは従来よりも長くとれ、プロセッサ
全体の消費電力削減に効果がある。特に、信号処理を専
門に行うディジタル・シグナル・プロセッサにおいて
は、場合により従来の約１／２にまで消費電力を削減で
きる。
【図１】本発明の第１の実施例に係わる乗算器を示すブ
ロック図。
ロック図。
【図２】本発明の乗算器に使用するセレクタ１０の一例
を示す回路図。
を示す回路図。
【図３】本発明の第２の実施例に係わる乗算器を示すブ
ロック図。
ロック図。
【図４】本発明の第３の実施例に係わる乗算器を示すブ
ロック図。
ロック図。
【図５】従来の乗算器を示すブロック図。
【図６】従来の乗算器に使用するブースのデコーダ１の
一例を示す回路図。
一例を示す回路図。
【図７】従来の乗算器に使用するブースのセレクタ２の
一例を示す回路図。
一例を示す回路図。
１ …ブースのデコーダ、 ２ …ブースのセレクタ、 ３ …並列加算回路、 ４ …ナンド・ゲート、 ５ …ノアゲート、 ６ …オア・ゲート、 ７ …アンド・ゲート、 ８ …インバータ、 ９ …エクスクルーシブ・ノア・ゲート、 １０ …セレクタ、 １１ …エクスクルーシブ・オア・ゲート。
Claims (3)
- 【請求項１】 ブースのアルゴリズムを利用した乗算器
において、 被乗数の上位ワードが入力されるブースデコーダの最下
位ビット入力に被乗数の下位ワードの最上位ビットと０
とを切り替えて入力する被乗数分割手段と、 部分積の一部を０で置き換える０化手段と、 部分積の他の一部をそれよりも下位のビットの部分積の
１ビットで置き換えるビット拡張手段とを具備したこと
を特徴とする乗算器。 - 【請求項２】 ブースのアルゴリズムを利用した乗算器
において、 被乗数の下位ワードが入力されるブースデコーダの最下
位ビット入力に０と１とを切り替えて入力すると共に、
前記ブースデコーダに被乗数の下位ワードとその反転信
号とを切り替えて入力する被乗数補数化手段と、 被乗数の上位ワードが入力されるブースデコーダの最下
位ビット入力に被乗数の下位ワードの最上位ビットと０
とを切り替えて入力する被乗数分割手段と、 部分積の一部を０で置き換える０化手段と、 部分積の他の一部をそれよりも下位のビットの部分積の
１ビットで置き換えるビット拡張手段とを具備したこと
を特徴とする乗算器。 - 【請求項３】 ブースのアルゴリズムを利用した乗算器
において、 被乗数の上位ワードが入力されるブースデコーダの最下
位ビット入力に被乗数の下位ワードの最上位ビットと１
とを切り替えて入力する被乗数分割手段と、 被乗数の上位ワードとその反転信号とを切り替えて入力
する被乗数反転手段と、 部分積の一部を０で置き換える０化手段と、 部分積の他の一部をそれよりも下位のビットの部分積の
１ビットで置き換えるビット拡張手段とを具備したこと
を特徴とする乗算器。
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|---|---|---|---|
| JP26372493A JP3637073B2 (ja) | 1993-10-21 | 1993-10-21 | 倍精度・単精度・内積演算および複素乗算が可能な乗算器 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100324313B1 (ko) * | 1998-11-02 | 2002-06-22 | 김영환 | n비트와n/2비트를연산하는곱셈기 |
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| US6692534B1 (en) * | 1999-09-08 | 2004-02-17 | Sun Microsystems, Inc. | Specialized booth decoding apparatus |
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| US8539301B2 (en) * | 2009-10-21 | 2013-09-17 | Nec Laboratories America, Inc. | Message-wise unequal error protection |
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|---|---|---|---|---|
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| EP0813143A3 (en) * | 1989-11-13 | 1998-01-28 | Harris Corporation | Sign extension in plural-bit recoding multiplier |
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| US5420809A (en) * | 1993-11-30 | 1995-05-30 | Texas Instruments Incorporated | Method of operating a data processing apparatus to compute correlation |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704762B1 (en) | 1998-08-28 | 2004-03-09 | Nec Corporation | Multiplier and arithmetic unit for calculating sum of product |
| JP2021515936A (ja) * | 2018-03-05 | 2021-06-24 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | １６ビット浮動小数点乗算器を用いた行列と行列の乗算による複数精度整数乗算器 |
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