JPS62229439A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPS62229439A JPS62229439A JP61071179A JP7117986A JPS62229439A JP S62229439 A JPS62229439 A JP S62229439A JP 61071179 A JP61071179 A JP 61071179A JP 7117986 A JP7117986 A JP 7117986A JP S62229439 A JPS62229439 A JP S62229439A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は，デジタル信号処理の分野で用いられる並列乗
算器に係シ、特に２の補数表現されたデータをオペラン
ドとするブース（Ｂｏｏｔｈ）の二次のアルゴリズムに
基いて構成される並列乗算器に使用される乗数デコーダ
に関する。
算器に係シ、特に２の補数表現されたデータをオペラン
ドとするブース（Ｂｏｏｔｈ）の二次のアルゴリズムに
基いて構成される並列乗算器に使用される乗数デコーダ
に関する。
（従来の技術）
二進数の並列演算を高速に実現するための種々の方式が
［日経エレクトロニクスＪ１９７８年５月２９日号Ｐ．
７６〜８９などに示されており、その１つとして変形二
次のブース（Ｂｏｏｔｂ）のアルゴリズムが知られてい
る。このアルゴリズムは、２の補数表現されたデータＸ
、ＹをＸ＝−２ｍ−’ ・陥＋２”−２・ｘｍ−１＋−
＋２°”ｘｌ（ｍビ、トデータ）うものである。
［日経エレクトロニクスＪ１９７８年５月２９日号Ｐ．
７６〜８９などに示されており、その１つとして変形二
次のブース（Ｂｏｏｔｂ）のアルゴリズムが知られてい
る。このアルゴリズムは、２の補数表現されたデータＸ
、ＹをＸ＝−２ｍ−’ ・陥＋２”−２・ｘｍ−１＋−
＋２°”ｘｌ（ｍビ、トデータ）うものである。
Ｘ−Ｙ＝Ｘ・（−２・ｙｎ＋２ ・ｙｎ−１＋・・・＋
２・ｙｌ）ここで・ｙａＱ・ｐｉ自Ｙ ２ｉ ”Ｙ２．
＋１−２ｙ２ｉ＋２１０＝ ｉ＝０．１．・・・慢−１であシ、ｉの大きい方が最大
重みビットＭＳＢ側である。この場合、ｐ、は乗数デー
タＹの連続する３ビツトをデコードする乗数デコーダに
よりデコート９することにより得られ、その値は０．±
１．±２のいずれかである。また、部分積ｐ、・Ｘは上
記ｐ、に基いて被乗数データＩ Ｘの極性反転、シフトなど単純な処理で生成でき、その
値は０．±ＸＩ±２Ｘのいずれかてあす る。また１部分積の個数はＴｎであり、この各部分、漬
を２ピツトづつシフトすることによって２２ｉの重み付
けで加算する部分積加算回路はユ個で済む。したがって
、上記アルゴリズムは他の並列演算アルゴリズムに比べ
てハードウェア規模が小さいという利点があり、８×８
ビツトあるいはそれ以上の大規模な並列乗算器を１千、
グの集ａ回路で実現する場合に適している。
２・ｙｌ）ここで・ｙａＱ・ｐｉ自Ｙ ２ｉ ”Ｙ２．
＋１−２ｙ２ｉ＋２１０＝ ｉ＝０．１．・・・慢−１であシ、ｉの大きい方が最大
重みビットＭＳＢ側である。この場合、ｐ、は乗数デー
タＹの連続する３ビツトをデコードする乗数デコーダに
よりデコート９することにより得られ、その値は０．±
１．±２のいずれかである。また、部分積ｐ、・Ｘは上
記ｐ、に基いて被乗数データＩ Ｘの極性反転、シフトなど単純な処理で生成でき、その
値は０．±ＸＩ±２Ｘのいずれかてあす る。また１部分積の個数はＴｎであり、この各部分、漬
を２ピツトづつシフトすることによって２２ｉの重み付
けで加算する部分積加算回路はユ個で済む。したがって
、上記アルゴリズムは他の並列演算アルゴリズムに比べ
てハードウェア規模が小さいという利点があり、８×８
ビツトあるいはそれ以上の大規模な並列乗算器を１千、
グの集ａ回路で実現する場合に適している。
ここで、二次のＢｏｏｔｈのアルボＩＪ ｆムによる乗
算器の構成について概略的に説明しておく。
算器の構成について概略的に説明しておく。
第１３図に示す乗算器において、ｌは乗数データＹ（＝
ｙｎ、ｙｎ−４．・・・ｙｌ ）入力に基いて前記ｐ。
ｙｎ、ｙｎ−４．・・・ｙｌ ）入力に基いて前記ｐ。
を生成する乗数デコーダ（ｐｌ生成回路）、２は上記ｐ
および被乗数データＸが入力し１部分積出力を得る部分
積生成回路および部分積加算回路である。
および被乗数データＸが入力し１部分積出力を得る部分
積生成回路および部分積加算回路である。
第１４図は、上記ｐ、生成回路１の一部（データＹのう
ちの３個連続するビットのＩ ４ｍ分に対応する）１１
人と前記部分積（ｐＨ・Ｘ）生成回路の一部（ｐＨ−Ｘ
のうちの１ピツト分に対応する）２１にとを取シ出して
一例を示している。上記ｐ、生成回路１１ｋにおいて、
１２は排他的オア回路、１３および１４は３人カアンド
回路、１５は２人カオア回路であり、これらは第１表に
示すような真理値表にしたがって動作するように図示の
如く接続されている。また、上記ｐ、・Ｘ生成回路２１
ｋにおいて、４ノおよび４２は２人カアンド回路、４３
は２人カオア回路、４４は排他的オア回路であシ、Ｘ・
およびＸ Ｊ−ｔはＸデータ入力のうちのｊビ、ト目お
よび（ｊ−１）ビット目のビットデータであシ、これら
は前記第１表に示すような真理値表にしたがって動作す
るように図示の９口く接続されている。この場合、ｐ、
生成回路１１人の出力信号Ａ、ＢはＸＪまたはｘｊ−４
の選択あるいは非選択を制御するものであシ、前記出力
信号Ｃは上記信号Ａ、Ｂによシ決定された出力の符号を
決定して部分積ｐｌＸのｊビット目として出力させると
共にこの部分ｍ出力が１の補数である場合に２の補数化
を行なうためのものである。即ち、信号Ｃは、Ｘｊｉた
けＸ ｊ −１または０をそのままｐｉ・Ｘのｊビット
目出力（ｐｌ・Ｘ）ｊとして出力する（これによりｐ、
・ＸはＸまたは２Ｘまたは０となる）か、上記ＸＩまた
はＸ Ｊ−１ま九はＯを反転させて出方する（これによ
りｐ、・ＸはＸの１の補数（〜Ｘ）または２Ｘの１の補
数（−２Ｘ）または０の１の補数てなる）かを制御する
と共にキャリ出方ｃ人となる。このキ、ヤリ出力ＯＡは
、上記ｐ・・Ｘが凰 入力する部分積加算回路の最下位ビット段のキャリ入力
となシ、ｐ、−ｘ≦０のときＯＡ＝’“１″となってｐ
、−ｘの２の補数化を行なうことになる。
ちの３個連続するビットのＩ ４ｍ分に対応する）１１
人と前記部分積（ｐＨ・Ｘ）生成回路の一部（ｐＨ−Ｘ
のうちの１ピツト分に対応する）２１にとを取シ出して
一例を示している。上記ｐ、生成回路１１ｋにおいて、
１２は排他的オア回路、１３および１４は３人カアンド
回路、１５は２人カオア回路であり、これらは第１表に
示すような真理値表にしたがって動作するように図示の
如く接続されている。また、上記ｐ、・Ｘ生成回路２１
ｋにおいて、４ノおよび４２は２人カアンド回路、４３
は２人カオア回路、４４は排他的オア回路であシ、Ｘ・
およびＸ Ｊ−ｔはＸデータ入力のうちのｊビ、ト目お
よび（ｊ−１）ビット目のビットデータであシ、これら
は前記第１表に示すような真理値表にしたがって動作す
るように図示の９口く接続されている。この場合、ｐ、
生成回路１１人の出力信号Ａ、ＢはＸＪまたはｘｊ−４
の選択あるいは非選択を制御するものであシ、前記出力
信号Ｃは上記信号Ａ、Ｂによシ決定された出力の符号を
決定して部分積ｐｌＸのｊビット目として出力させると
共にこの部分ｍ出力が１の補数である場合に２の補数化
を行なうためのものである。即ち、信号Ｃは、Ｘｊｉた
けＸ ｊ −１または０をそのままｐｉ・Ｘのｊビット
目出力（ｐｌ・Ｘ）ｊとして出力する（これによりｐ、
・ＸはＸまたは２Ｘまたは０となる）か、上記ＸＩまた
はＸ Ｊ−１ま九はＯを反転させて出方する（これによ
りｐ、・ＸはＸの１の補数（〜Ｘ）または２Ｘの１の補
数（−２Ｘ）または０の１の補数てなる）かを制御する
と共にキャリ出方ｃ人となる。このキ、ヤリ出力ＯＡは
、上記ｐ・・Ｘが凰 入力する部分積加算回路の最下位ビット段のキャリ入力
となシ、ｐ、−ｘ≦０のときＯＡ＝’“１″となってｐ
、−ｘの２の補数化を行なうことになる。
第１５図は、第１４図の回路の変形例を示しており、ｐ
、生成回路１１Ｂにおいて出力信号Ｃ′を得るために２
人力ノア回路１６および２人力アンド回路１７を付加し
たものであり、第２表に示すような真理値表にしたがっ
て動作するように接続されている。この場合、前記第１
４図の回路７７ＡではＯの１の補数を２の補数化するた
めにもＣ＝″】”を生成しているが、上記第１５図の回
路ＪＩＢではそうではない点が異なる。
、生成回路１１Ｂにおいて出力信号Ｃ′を得るために２
人力ノア回路１６および２人力アンド回路１７を付加し
たものであり、第２表に示すような真理値表にしたがっ
て動作するように接続されている。この場合、前記第１
４図の回路７７ＡではＯの１の補数を２の補数化するた
めにもＣ＝″】”を生成しているが、上記第１５図の回
路ＪＩＢではそうではない点が異なる。
さらに、第１６図に示すｐ、生成回路１１ｏ。
ｐ、・Ｘ生成回路２１０および第１７図に示すｐｉ生成
回路２１Ｄは、それぞれ第１４図の回路の他の例を示し
ておシ、それぞれ第３表および第４表に示すよりなＸ理
値表にしたがって動作するように論理構成されている。
回路２１Ｄは、それぞれ第１４図の回路の他の例を示し
ておシ、それぞれ第３表および第４表に示すよりなＸ理
値表にしたがって動作するように論理構成されている。
この場合、ｐｌ＜０のときにＯＡ＝″ｌ” になってｐ
ｌ・Ｘの２の補数化を行なう。なお、上記第１６図のｐ
、生成回路１１０のφ４．φ８．φ０．φ、出力は、
ｐｉ・Ｘ生成回路２１０においてＸまたは−Ｘまたは
２Ｘまたは一２Ｘの択一的選択または非選択を制御して
部分積出力を決定するためのものであり、ＯＡ出力ｔま
部分積出力がＸの１の補数（−Ｘ）あるいは２Ｘの１の
補ａ（−２Ｘ）になる場合に２の補数化を行なりための
ものである。また、前記第１７図のｐ１生成回路１１Ｄ
のφ６．φ。、φ４．φ８．φ５出力は、ｐ、・Ｘ生成
回路２１ＤにおいてＸまたは−Ｘまたは２Ｘまたは一２
Ｘまたは固定レベル“Ｏ”を択一的に選択して部分積出
力として出力させるためのものであり、ＯＡ比出力ｐ−
ｘが−Ｘまたは一２ＸＫなる場合に２の補数化を行なう
ためのものである。なお、上記ｐ１生成回路ノ１０．ｌ
１ｆ）において、１８〜２０は２人力オア回路、２２〜
２４ば２人力アンド回路、２５〜２７Ｖｉ３人カアンド
回路である・また、前記部分積生成回路２１Ｅ、２１Ｄ
において、４５〜４８は２人力アンド回路、４９は４人
力オア回路、５０〜５４はクロ、クドインパータ回路、
５５けインバータ回路である。
ｌ・Ｘの２の補数化を行なう。なお、上記第１６図のｐ
、生成回路１１０のφ４．φ８．φ０．φ、出力は、
ｐｉ・Ｘ生成回路２１０においてＸまたは−Ｘまたは
２Ｘまたは一２Ｘの択一的選択または非選択を制御して
部分積出力を決定するためのものであり、ＯＡ出力ｔま
部分積出力がＸの１の補数（−Ｘ）あるいは２Ｘの１の
補ａ（−２Ｘ）になる場合に２の補数化を行なりための
ものである。また、前記第１７図のｐ１生成回路１１Ｄ
のφ６．φ。、φ４．φ８．φ５出力は、ｐ、・Ｘ生成
回路２１ＤにおいてＸまたは−Ｘまたは２Ｘまたは一２
Ｘまたは固定レベル“Ｏ”を択一的に選択して部分積出
力として出力させるためのものであり、ＯＡ比出力ｐ−
ｘが−Ｘまたは一２ＸＫなる場合に２の補数化を行なう
ためのものである。なお、上記ｐ１生成回路ノ１０．ｌ
１ｆ）において、１８〜２０は２人力オア回路、２２〜
２４ば２人力アンド回路、２５〜２７Ｖｉ３人カアンド
回路である・また、前記部分積生成回路２１Ｅ、２１Ｄ
において、４５〜４８は２人力アンド回路、４９は４人
力オア回路、５０〜５４はクロ、クドインパータ回路、
５５けインバータ回路である。
ところで、Ｘ−Ｙなる乗算結果あるいは−Ｘ−Ｙなる禽
≠宴妄乗算結果に対して２の補数表現の別のデータ２の
加算（±ｘ−ｙ＋ｚ）あるいは減算（±ｘ−ｙ−ｚ）を
行なわせたい場合、上記二次のＢｏｏｔｈのアルゴリズ
ムを用いた乗算器と加減算器とを使用して積和回路を実
現しようとすると、加減算器の加数人力と被加数入力と
の関係あるいけ減数入力と被減数入力との関係がハード
ウェア上で固定されていることから、通常は第１８図あ
るいは第１９図に示すように２の補数回路３を用いる必
要がある。即ち、第１８図の積和回路においては、乗算
器１０のＸ−Ｙ出力またはこれを２の補数回路３により
変換して得た一Ｘ−Ｙ出力を、制御信号ＯＰまたはＯＰ
によシ制御されるスイッチ回路４または５により切換選
択して加減算器６の被加数入力（被減数入力）とし、こ
の加減算器６の加減算入力として２人力を導き、加減算
制御信号により加算動作または減算動作を行なわせるこ
とによって、４種の積和計算（±Ｘ−Ｙ±Ｚ）を選択的
に行なわせるものである。また、第１９図の積和回路に
おいては、２人力またはこれを２の補数回路３により変
換して得た一２出力を、制御信号ｏｐまたはＯＰにより
制御されるスイッチ回路４または５によシ切換選択して
加減算器６の被加数入力（被減数入力）とし、乗算器１
θのＸ−Ｙ出力を上記加減算器６の加減数入力として導
き、加減算制御信号によシ加算動作または減算動作を行
なわせることによって、前記４種の積和計算を選択的に
行なわせるものである。
≠宴妄乗算結果に対して２の補数表現の別のデータ２の
加算（±ｘ−ｙ＋ｚ）あるいは減算（±ｘ−ｙ−ｚ）を
行なわせたい場合、上記二次のＢｏｏｔｈのアルゴリズ
ムを用いた乗算器と加減算器とを使用して積和回路を実
現しようとすると、加減算器の加数人力と被加数入力と
の関係あるいけ減数入力と被減数入力との関係がハード
ウェア上で固定されていることから、通常は第１８図あ
るいは第１９図に示すように２の補数回路３を用いる必
要がある。即ち、第１８図の積和回路においては、乗算
器１０のＸ−Ｙ出力またはこれを２の補数回路３により
変換して得た一Ｘ−Ｙ出力を、制御信号ＯＰまたはＯＰ
によシ制御されるスイッチ回路４または５により切換選
択して加減算器６の被加数入力（被減数入力）とし、こ
の加減算器６の加減算入力として２人力を導き、加減算
制御信号により加算動作または減算動作を行なわせるこ
とによって、４種の積和計算（±Ｘ−Ｙ±Ｚ）を選択的
に行なわせるものである。また、第１９図の積和回路に
おいては、２人力またはこれを２の補数回路３により変
換して得た一２出力を、制御信号ｏｐまたはＯＰにより
制御されるスイッチ回路４または５によシ切換選択して
加減算器６の被加数入力（被減数入力）とし、乗算器１
θのＸ−Ｙ出力を上記加減算器６の加減数入力として導
き、加減算制御信号によシ加算動作または減算動作を行
なわせることによって、前記４種の積和計算を選択的に
行なわせるものである。
しかし、上記したように４ｆ！ｌＩの積和計算を選択的
に行なわせるのに２の補数回路３を必要とすることは、
ハードウェア規模が増大するので好ましくなく、シかも
それによる処理時間分だけ演ｎ時間が多くかかるという
問題がある。特に、高速演算のために並列演算を行なう
ためには、３の補数回路３も並列形になるので、そのキ
ャリ信号の伝搬時間分だけ高速性が妨げられることにな
り、このキャリ信号の伝搬時間を短かくするためにキャ
リ先見回路を使用すると、ハードウェア規模が大幅に増
加することになる。
に行なわせるのに２の補数回路３を必要とすることは、
ハードウェア規模が増大するので好ましくなく、シかも
それによる処理時間分だけ演ｎ時間が多くかかるという
問題がある。特に、高速演算のために並列演算を行なう
ためには、３の補数回路３も並列形になるので、そのキ
ャリ信号の伝搬時間分だけ高速性が妨げられることにな
り、このキャリ信号の伝搬時間を短かくするためにキャ
リ先見回路を使用すると、ハードウェア規模が大幅に増
加することになる。
また、上記したような問題はＸ、Ｙ入力について−ｘ−
ｙなる負の積計算を行なうために、二次のＢｏｏｔｈの
アルゴリズムによる乗算器とそれによる乗算出力Ｘ−Ｙ
を入力とする２の補数回路とを用いて構成した場合にも
同様に生じる。
ｙなる負の積計算を行なうために、二次のＢｏｏｔｈの
アルゴリズムによる乗算器とそれによる乗算出力Ｘ−Ｙ
を入力とする２の補数回路とを用いて構成した場合にも
同様に生じる。
（発明が解決しようとする問題点）
本発明は上記したよりなｘ、ｙ入力について−ｘ−ｙな
る負の積計算を行なうために２の補数回路を用いること
に伴なう問題を解決するためになされたもので、２の補
数回路を用いることなく、二次のＢｏｏｔｈのアルゴリ
ズムによる乗算器における乗数デコーダに若干の回路変
更を行なうだけでハードウェア規模が殆んど増大するこ
となく負の積計算を行なうことが可能な並列乗算器を提
供することを目的とする。
る負の積計算を行なうために２の補数回路を用いること
に伴なう問題を解決するためになされたもので、２の補
数回路を用いることなく、二次のＢｏｏｔｈのアルゴリ
ズムによる乗算器における乗数デコーダに若干の回路変
更を行なうだけでハードウェア規模が殆んど増大するこ
となく負の積計算を行なうことが可能な並列乗算器を提
供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の並列乗算器は、二次のＢｏｏｔｈのアルコ９リ
ズムによる並列乗算器に対して、乗数ｒ−タをデコード
するための乗数デコーダを、Ｙ人ように変更してなるこ
とを特徴とす息ものである。
ズムによる並列乗算器に対して、乗数ｒ−タをデコード
するための乗数デコーダを、Ｙ人ように変更してなるこ
とを特徴とす息ものである。
（作用）
これによって、部分積生成回路によシ被乗数人力Ｘと上
記五との部分積η・Ｘが生成され、部分積加算回路によ
シ上記石・Ｘが２２１の重み付けで加算されることによ
って 得られるようになる。
記五との部分積η・Ｘが生成され、部分積加算回路によ
シ上記石・Ｘが２２１の重み付けで加算されることによ
って 得られるようになる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図に示す乗算器は、二次のＢｏｏｔ、ｈのアル
ゴリズムによる乗算器の一部（乗数デコーダ）を変更し
たものであシ、１′は乗数データＹ”” （ｙｎ ”
ｎ−１’ ・・・、ｙｌ）について後述するようにデコ
ードを行なって五を生成する石生成回路、２は上記賃お
よび被乗数データＸ （＝Ｘ、＃ Ｘｍ−１Ｆ・・・厚
、）が入力し、部分積（ｐＢＸ）をそれぞれ生成すると
共に谷部分積の加算を行なうための部分積生成回路およ
び部分積卸η：回路である。
る。第１図に示す乗算器は、二次のＢｏｏｔ、ｈのアル
ゴリズムによる乗算器の一部（乗数デコーダ）を変更し
たものであシ、１′は乗数データＹ”” （ｙｎ ”
ｎ−１’ ・・・、ｙｌ）について後述するようにデコ
ードを行なって五を生成する石生成回路、２は上記賃お
よび被乗数データＸ （＝Ｘ、＃ Ｘｍ−１Ｆ・・・厚
、）が入力し、部分積（ｐＢＸ）をそれぞれ生成すると
共に谷部分積の加算を行なうための部分積生成回路およ
び部分積卸η：回路である。
上記構成は次に述べる原理に基いている。即ち、前述し
た二次のＢｏｏｔｈのアルゴリズムここで・ｐＩ４ ）
’２１ ＋７２１−１−２３’２１＋２（ｉ＝０＋Ｌ・
・・丁−１） ’０ｗｎ０ において、 ｐＩ ｉ ｙ２１ ＋ ｙ２１＋１ ｚ）’
２ｉ＋２と定義すると、 −ｐ１＝石（１＝０出・・・Ｖ １） が成シ立ち、 が成シ立つ。
た二次のＢｏｏｔｈのアルゴリズムここで・ｐＩ４ ）
’２１ ＋７２１−１−２３’２１＋２（ｉ＝０＋Ｌ・
・・丁−１） ’０ｗｎ０ において、 ｐＩ ｉ ｙ２１ ＋ ｙ２１＋１ ｚ）’
２ｉ＋２と定義すると、 −ｐ１＝石（１＝０出・・・Ｖ １） が成シ立ち、 が成シ立つ。
したがって、上式（２）から明らかなように、第１図の
ｐｉ生成回路１′によシｐｉを生成し、部分積生成回路
および部分積加算回路２によシ部分積ｐｌ−ｘを生成す
ると共にその加算−ｘ−ｙなる負の積出力が得られる。
ｐｉ生成回路１′によシｐｉを生成し、部分積生成回路
および部分積加算回路２によシ部分積ｐｌ−ｘを生成す
ると共にその加算−ｘ−ｙなる負の積出力が得られる。
次に、上記行生成回路１′の種々の実施例について順に
説明する。第２図（、）に示すｐｌ生成回路３ノは、従
来のｐｉ生成回路１１の各人力）’２ｉ ｔ ）’２１
＋１ ｔ ）’２１＋２ をそれぞれイン／ゞ−タ回
路３２，３３，３４により反転させて入力させるように
したものである。この場合、１＝０に相当する邑生成回
路３１ｏは２図（ｂ）に示すように１０人力がｌ”に固
定される。したがって、上記ｐ１生成回路１１の構成散
索として前述した第１４図の回路１１Ａを用いた場合に
おける第５表に示すような真理値表にしたがうようにな
シ、所望の部分積Ｐｉ・Ｘが得られることが分る。また
、上記ｐｉ生成回路１１の構成要素として前述した第１
６図または第１７図の回路１１ｃ。
説明する。第２図（、）に示すｐｌ生成回路３ノは、従
来のｐｉ生成回路１１の各人力）’２ｉ ｔ ）’２１
＋１ ｔ ）’２１＋２ をそれぞれイン／ゞ−タ回
路３２，３３，３４により反転させて入力させるように
したものである。この場合、１＝０に相当する邑生成回
路３１ｏは２図（ｂ）に示すように１０人力がｌ”に固
定される。したがって、上記ｐ１生成回路１１の構成散
索として前述した第１４図の回路１１Ａを用いた場合に
おける第５表に示すような真理値表にしたがうようにな
シ、所望の部分積Ｐｉ・Ｘが得られることが分る。また
、上記ｐｉ生成回路１１の構成要素として前述した第１
６図または第１７図の回路１１ｃ。
１１Ｄを用いた場合におけるｐｉ生成動作およびＰ、−
Ｘ生成回路（第１６図のｐ、−ｘ生成回路２１Ｃｔ九は
第１７図のｐｌ・Ｘ生成回路２１Ｄと同じ構成である）
の腎・Ｘ出力は第６表または第７表に示すような真理値
表にしたがうようになる。
Ｘ生成回路（第１６図のｐ、−ｘ生成回路２１Ｃｔ九は
第１７図のｐｌ・Ｘ生成回路２１Ｄと同じ構成である）
の腎・Ｘ出力は第６表または第７表に示すような真理値
表にしたがうようになる。
第５表
上述したｉ生成回路それぞれはＹ入力を操作したもので
あるが、Ｙ入力を操作することな〈従来のｐｉ生成回路
自身の内部回路自身を変更することによっても石生成回
路を実現可能である。
あるが、Ｙ入力を操作することな〈従来のｐｉ生成回路
自身の内部回路自身を変更することによっても石生成回
路を実現可能である。
即ち、第３図に示す釘生成回路、ｔＪＡは、前述した第
１４図のｐｉ生成回路ＪＪＡにおいて）’２１＋２人力
がｐｉ比出力符号（出力信号Ｃ）を決定することに着目
し、ｙ 入力をインバータ回路３５２１＋２ によシ反転して出力信号Ｃを生成するように変更したも
のである。また、ｐ、−Ｘ生成回路２１人は従来例のｐ
、・Ｘ生成回路２１人と同じ構成のものを用いるが、従
来例とは入力信号Ｃが異なっていることによってｐｌ・
Ｘを生成するよう忙動作する。したがって、第３図の回
路における石生成およびｐ、−Ｘ生成動作は前記第５表
に示した真理値表にしたがうようになる。
１４図のｐｉ生成回路ＪＪＡにおいて）’２１＋２人力
がｐｉ比出力符号（出力信号Ｃ）を決定することに着目
し、ｙ 入力をインバータ回路３５２１＋２ によシ反転して出力信号Ｃを生成するように変更したも
のである。また、ｐ、−Ｘ生成回路２１人は従来例のｐ
、・Ｘ生成回路２１人と同じ構成のものを用いるが、従
来例とは入力信号Ｃが異なっていることによってｐｌ・
Ｘを生成するよう忙動作する。したがって、第３図の回
路における石生成およびｐ、−Ｘ生成動作は前記第５表
に示した真理値表にしたがうようになる。
また、第４図に示すｉ生成回路ＪＩＢは前記第３図に示
したｐＩＸ生成回路ＪＡにおけるインバー ｐ 回路３
５ Ｋ代えて、ｙ およびｙ２１＋、が入力する２入力
オア回路３６と、このオア回路３６の出力が入力すると
共Ｉ／ｃｙ２□＋２が禁止入力となる２入力アンド回路
３７とを用いたものである。この場合、釘生成動作およ
び前記第１５図のｐｌ・Ｘ生成回路、？ＪＡと同じ構成
のｐ、−Ｘ生成回路２ＪＡを用いたときの石・Ｘ出力は
第８表に示すような真理値表にしたがうようになシ。
したｐＩＸ生成回路ＪＡにおけるインバー ｐ 回路３
５ Ｋ代えて、ｙ およびｙ２１＋、が入力する２入力
オア回路３６と、このオア回路３６の出力が入力すると
共Ｉ／ｃｙ２□＋２が禁止入力となる２入力アンド回路
３７とを用いたものである。この場合、釘生成動作およ
び前記第１５図のｐｌ・Ｘ生成回路、？ＪＡと同じ構成
のｐ、−Ｘ生成回路２ＪＡを用いたときの石・Ｘ出力は
第８表に示すような真理値表にしたがうようになシ。
Ｐｌ・ＸがＸの１．の補数、２Ｘの１の補数になる場合
に前記第１５図に示した釘生成回路ｊＪＢの出力信号Ｃ
／ （第２表参照）とは異なる出力信号Ｃ“が得られる
ことによって所要の茗・Ｘが得られるようになる。
に前記第１５図に示した釘生成回路ｊＪＢの出力信号Ｃ
／ （第２表参照）とは異なる出力信号Ｃ“が得られる
ことによって所要の茗・Ｘが得られるようになる。
第８表
また、５ｇ５図に示す石生成回路３１Ｃは、前述した第
１６図のｐ１生成回路１１Ｃにおけるφｄ出力とφ、比
出力を交換すると共にφｆ小出力φ、比出力を交換する
ように出力経路を変更し、さらにＣＡ出力が”１″にな
る成立条件をφ。出力、φ、出力のいずれかが０１”に
なる場合となるように論理構成を変更（３８は２入力オ
ア回路、３９は２入力アンド回路）したものである。こ
の場合のｉ生成動作および石・Ｘ生成回路２１Ｃとして
第１６図のｐｌ−Ｘ生成回路２１Ｃと同じ構成のものを
用い念ときのｐｌ−Ｘ出力は前記第６表に示したような
真理値表にしたがうようになる。
１６図のｐ１生成回路１１Ｃにおけるφｄ出力とφ、比
出力を交換すると共にφｆ小出力φ、比出力を交換する
ように出力経路を変更し、さらにＣＡ出力が”１″にな
る成立条件をφ。出力、φ、出力のいずれかが０１”に
なる場合となるように論理構成を変更（３８は２入力オ
ア回路、３９は２入力アンド回路）したものである。こ
の場合のｉ生成動作および石・Ｘ生成回路２１Ｃとして
第１６図のｐｌ−Ｘ生成回路２１Ｃと同じ構成のものを
用い念ときのｐｌ−Ｘ出力は前記第６表に示したような
真理値表にしたがうようになる。
また、第６図に示す釘生成回路３１Ｃは、前述した第１
７図のｐ１生成回路１１Ｄにおけるφ。
７図のｐ１生成回路１１Ｄにおけるφ。
出力とφ。出力とを交換すると共にφ、出力とφ、比出
力を交換するように出力経路を変更し、さらにＣＡ出力
が“１ｎになる成立条件をφ。出力。
力を交換するように出力経路を変更し、さらにＣＡ出力
が“１ｎになる成立条件をφ。出力。
φ 出力のいずれかが′１″になる場合となるように論
理構成を変更（３８は２入力オア回路、３９は２入力ア
ンド回路）したものである。この場合の「生成動作およ
びｐ、−Ｘ生成回路２１Ｄとして第１７図のｐ、・Ｘ生
成回路２１Ｄと同じ構成のものを用いたときの行・Ｘ１
ｉｊ力は前記第７表に示したような真理値表にしたがう
ようになる。
理構成を変更（３８は２入力オア回路、３９は２入力ア
ンド回路）したものである。この場合の「生成動作およ
びｐ、−Ｘ生成回路２１Ｄとして第１７図のｐ、・Ｘ生
成回路２１Ｄと同じ構成のものを用いたときの行・Ｘ１
ｉｊ力は前記第７表に示したような真理値表にしたがう
ようになる。
次に１本発明の応用例として、Ｘ、Ｙ入力について負の
乗算出力（−ｘ−ｙ）および正の乗算出力（ｘ−ｙ）を
選択的に得る正負切換型乗算器について説明する。第７
図において、７０は制御信号ＯＰの論理レペＡ／”Ｏ’
、”ｌ”に応じてＹ入力からＰｉまたは行を選択的に生
成するためのＰＩまた青生成回路、１２はＸ入力とｐ、
または仔生成回路７Ｑからのｐ、入力ま九は行入力との
部分積を生成して加算を行なう従来と同様の部分積土取
口路および部分積加算回路である。
乗算出力（−ｘ−ｙ）および正の乗算出力（ｘ−ｙ）を
選択的に得る正負切換型乗算器について説明する。第７
図において、７０は制御信号ＯＰの論理レペＡ／”Ｏ’
、”ｌ”に応じてＹ入力からＰｉまたは行を選択的に生
成するためのＰＩまた青生成回路、１２はＸ入力とｐ、
または仔生成回路７Ｑからのｐ、入力ま九は行入力との
部分積を生成して加算を行なう従来と同様の部分積土取
口路および部分積加算回路である。
次に、上記ＰｉまたはＩ生成回路７θの種々の実施例に
ついて説明する。第８図（ａ）に示すｐ。
ついて説明する。第８図（ａ）に示すｐ。
またはｉ生成回路７Ｉは、前述した第２図（ａｌの石生
成回路３１におけるインバータ回路３２゜°２３・３４
に代えてｙ２ｔ ・）’２１＋１・）’２１＋２人力を
制御信号ＯＰの”０″、′１′に応じてそのまままたは
反転させて入力させるように排他的オア回路７２１７３
．７４を使用したものである。したがって、ＯＰ；”０
”、１”に応じてｐ、または「生成回路７１の出力はｐ
ｌまたは石になる。
成回路３１におけるインバータ回路３２゜°２３・３４
に代えてｙ２ｔ ・）’２１＋１・）’２１＋２人力を
制御信号ＯＰの”０″、′１′に応じてそのまままたは
反転させて入力させるように排他的オア回路７２１７３
．７４を使用したものである。したがって、ＯＰ；”０
”、１”に応じてｐ、または「生成回路７１の出力はｐ
ｌまたは石になる。
この場合、１＝０に相当するｐ。！たは錫生成回路は、
第８図（ｂ）に示すように７０人力としてＯＰ傷信号そ
のｔま使用できる。すなわち、ＯＰ＝“′０”のときに
はｙ０＝″′０”となり、ＯＰ＝”１″のときにはｙ。
第８図（ｂ）に示すように７０人力としてＯＰ傷信号そ
のｔま使用できる。すなわち、ＯＰ＝“′０”のときに
はｙ０＝″′０”となり、ＯＰ＝”１″のときにはｙ。
＝″１′になるので、ｙ、入力系の排他的オア回路を省
略可能である。
略可能である。
また、第９図に示すｐ、または吋生成回路７１Ａは、前
述した第３図の行生成回路３１ｋにおけるインバータ回
路３５に代えてＯＰ；”０″。
述した第３図の行生成回路３１ｋにおけるインバータ回
路３５に代えてＯＰ；”０″。
”１″に応じてｙ 入力をそのまままたは反転２１＋
２ させて出力Ｃまたはでとするように排他的オア回路２５
を用いたものである。これによって、ＯＰ＝″０″、′
１″に応じて前記第１表または第５表に示したような真
理値表にしたがう動作が得られる。
２ させて出力Ｃまたはでとするように排他的オア回路２５
を用いたものである。これによって、ＯＰ＝″０″、′
１″に応じて前記第１表または第５表に示したような真
理値表にしたがう動作が得られる。
また、第’１０図に示すｐ または行生成回路７１Ｂは
、前述した第４図の石生成回路３１Ｂにおける出力ＣＩ
生成回路部分の論理構成を変更してｏｐ＝“θ″、゛１
″に応じて前記第２表または第８表に示したようなＣ′
比出力たはＣＩ出力を得るようにしたものである。ここ
で７６はｙ２．。
、前述した第４図の石生成回路３１Ｂにおける出力ＣＩ
生成回路部分の論理構成を変更してｏｐ＝“θ″、゛１
″に応じて前記第２表または第８表に示したようなＣ′
比出力たはＣＩ出力を得るようにしたものである。ここ
で７６はｙ２．。
Ｙｚ１＋＋が入力する２入力オア回路、７７は上記オア
回路７６の出力およびＯＰ大入力入力すると共にｙ２ｉ
＋２が禁止入力となる３入力アンド回路、７８はｙ２．
入力および）’２１＋１人力に対して負論理での陶理和
をとる２入力オア回路、７９は上記オア回路７８の出力
およびＹ２ｉ＋２人力が入力すると共にｏｐ大入力禁止
入力となる３入力アンド回路、８０は上記３入力アンド
回路７７．７９の各出力が入力する２入力オア回路であ
る。
回路７６の出力およびＯＰ大入力入力すると共にｙ２ｉ
＋２が禁止入力となる３入力アンド回路、７８はｙ２．
入力および）’２１＋１人力に対して負論理での陶理和
をとる２入力オア回路、７９は上記オア回路７８の出力
およびＹ２ｉ＋２人力が入力すると共にｏｐ大入力禁止
入力となる３入力アンド回路、８０は上記３入力アンド
回路７７．７９の各出力が入力する２入力オア回路であ
る。
また、第５図に示した二うな行生成回路３１Ｃに対して
は第１０図に示すようにＩ）！または行生成回路７７Ｃ
を論理構成することによりてＯＰ二″ｌ Ｑ Ｉ＋、”
】′に応じてｐｌまたは西を生成することが可能になる
。ここで、８１および８２は排他的オア回路、８３〜９
２は２入力アンド回路、９３〜９６は３入力アンド回路
、９７〜１０ノは２入力オア回路である。
は第１０図に示すようにＩ）！または行生成回路７７Ｃ
を論理構成することによりてＯＰ二″ｌ Ｑ Ｉ＋、”
】′に応じてｐｌまたは西を生成することが可能になる
。ここで、８１および８２は排他的オア回路、８３〜９
２は２入力アンド回路、９３〜９６は３入力アンド回路
、９７〜１０ノは２入力オア回路である。
同様に、第６図に示したような行生成回路３１Ｄに対し
ても上記第１１図の回路に準じてｐ、または青を生成す
るように論理構成することが可能である。
ても上記第１１図の回路に準じてｐ、または青を生成す
るように論理構成することが可能である。
そして、第７図に示したような正負切換型乗算器を用い
れば。その出力（ｘ−ｙまたは−ｘ−ｙ）とこの補数表
現の別の入力２との間で４檀の計算上Ｘ−Ｙ±２を選択
的に行なう次めの積和回路を第１２図に示すように構成
することが可能になシ、これによって柔軟性に富んだデ
フタル１Ｓ号処理系が実現可能になる。ここで、７は正
負切ｙＪ：型乗算器、６は加減算制御信号に応じて乗算
器からの入力（ｘ−ｙまたは−ｘ−ｙ）に対して２人力
を加′３′［ま几は減算するように動作する加減算回路
である。
れば。その出力（ｘ−ｙまたは−ｘ−ｙ）とこの補数表
現の別の入力２との間で４檀の計算上Ｘ−Ｙ±２を選択
的に行なう次めの積和回路を第１２図に示すように構成
することが可能になシ、これによって柔軟性に富んだデ
フタル１Ｓ号処理系が実現可能になる。ここで、７は正
負切ｙＪ：型乗算器、６は加減算制御信号に応じて乗算
器からの入力（ｘ−ｙまたは−ｘ−ｙ）に対して２人力
を加′３′［ま几は減算するように動作する加減算回路
である。
上述したように本発明の並列乗算器によれば、二次のＢ
ｏｏｔｈのアルゴリズムによる並列乗算器における乗数
デコーダに対する若干の回路変更を行なうだけで被乗数
データＸと乗数データ弊との負の乗算出力（−ｘ−ｙ）
が得られるようになる。したがって、従来の乗算器の出
力を２の補数回路に人力させる構成に比べて、上記２の
補数回路を会費とすることに伴なうノ・−ドウエアの増
加とかキャリ伝搬に起因する高速動作の妨げなどの問題
が生じなくなる。しかも、上記乗数デコーダにおける回
路変更に伴なう追加回路は前記各実施例で示したように
非常に少なく、この追加回路による動作の遅れは最大で
も僅か数ｒ−ト分であシ、前記２の補数回路のキャリ伝
搬に起因する動作の遅れに比べて優位性が大きい。
ｏｏｔｈのアルゴリズムによる並列乗算器における乗数
デコーダに対する若干の回路変更を行なうだけで被乗数
データＸと乗数データ弊との負の乗算出力（−ｘ−ｙ）
が得られるようになる。したがって、従来の乗算器の出
力を２の補数回路に人力させる構成に比べて、上記２の
補数回路を会費とすることに伴なうノ・−ドウエアの増
加とかキャリ伝搬に起因する高速動作の妨げなどの問題
が生じなくなる。しかも、上記乗数デコーダにおける回
路変更に伴なう追加回路は前記各実施例で示したように
非常に少なく、この追加回路による動作の遅れは最大で
も僅か数ｒ−ト分であシ、前記２の補数回路のキャリ伝
搬に起因する動作の遅れに比べて優位性が大きい。
さらに、本発明によれば、制御信号に応じて正の乗算出
力（ｘ−ｙ）または負の乗算出力（−ｘ−ｙ）を選択的
に得るように回路変更することが容易であり、この場合
にも上記し友ように追加回路数が少なく、動作遅れが少
ないという利点がある。しかも、さらに加減算回路を組
み合わせることによって、別の入力Ｚとの間で４椙の計
算（±Ｘ−Ｙ±２）を選択的に行なわせることが容易に
なり、デジタル信号処理上の柔軟性を増すことが可能に
なる利点もある。
力（ｘ−ｙ）または負の乗算出力（−ｘ−ｙ）を選択的
に得るように回路変更することが容易であり、この場合
にも上記し友ように追加回路数が少なく、動作遅れが少
ないという利点がある。しかも、さらに加減算回路を組
み合わせることによって、別の入力Ｚとの間で４椙の計
算（±Ｘ−Ｙ±２）を選択的に行なわせることが容易に
なり、デジタル信号処理上の柔軟性を増すことが可能に
なる利点もある。
第１図は本発明の並列乗算器を示すブロック図、第２図
（＆）は第１図中のｉ生成回路の一例を示す回路図、第
２図（ｂ）は同図（ａ）の杆生成回路における１＝０に
相当する錫生成回路を示す回路図、第３図乃至第６図は
それぞれ第１図中の行生成回路の他の例を示す回路図、
第７図は本発明の一応用例に係る正負切換型乗算器を示
すブロック図、第８図（ａ）は第７図中のｐ、または行
！ 生成回路の一例を示す回路図、第８図（ｂ）はｌＴｈ１
図（ａｔの回路におけるｌ＝ｏに相当するｐ。または［
生成回路を示す回路図、第９図乃至第１１図はそれぞれ
第７図中のｐ または石生成回路の他の例を示す回路図
、第１２図は本発明の他の応用例に係る積和回路を示す
ブロック図、第１３図は従来の二次のＢｏｏ ｔｈのア
ルゴリズムによる並列乗算器を示すブロック図、第１４
図乃至第１７図はそれぞれ第１３図中のｐ１生成回路の
相−５′４なる例を示す回路図、第１８図および第１９
図はそれぞれ従来の（★和回路を示すブロック図である
。 １′・・・行生成回路、２・・・部分積生成回路および
部分積加算回路、６・−・加減算器、７・・・正負切換
型乗算器、１〕・・・ｐ１生成回路の一部、２１Ａ。 ２１Ｔ３．２ＩＣ，２１Ｄ・・・部分積生成回路の一部
、３１，３１０．３１に、３１Ｂ、３１Ｃ。 ３１０・・・Ｔ）１生成回路の一部、７ｏ・・・ｐｌま
たは行生成回路、７１．７１０・・・ｐ、またはｉ生成
回回の一部。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 −ｘ−ｖ ｏｐ 第７図 （ａ） （ｔ）） 第８図 第９図 、７１Ｃ 第１１図 −Ｘ・ｙ 第１３図 第１５図 第１７図 第１９図
（＆）は第１図中のｉ生成回路の一例を示す回路図、第
２図（ｂ）は同図（ａ）の杆生成回路における１＝０に
相当する錫生成回路を示す回路図、第３図乃至第６図は
それぞれ第１図中の行生成回路の他の例を示す回路図、
第７図は本発明の一応用例に係る正負切換型乗算器を示
すブロック図、第８図（ａ）は第７図中のｐ、または行
！ 生成回路の一例を示す回路図、第８図（ｂ）はｌＴｈ１
図（ａｔの回路におけるｌ＝ｏに相当するｐ。または［
生成回路を示す回路図、第９図乃至第１１図はそれぞれ
第７図中のｐ または石生成回路の他の例を示す回路図
、第１２図は本発明の他の応用例に係る積和回路を示す
ブロック図、第１３図は従来の二次のＢｏｏ ｔｈのア
ルゴリズムによる並列乗算器を示すブロック図、第１４
図乃至第１７図はそれぞれ第１３図中のｐ１生成回路の
相−５′４なる例を示す回路図、第１８図および第１９
図はそれぞれ従来の（★和回路を示すブロック図である
。 １′・・・行生成回路、２・・・部分積生成回路および
部分積加算回路、６・−・加減算器、７・・・正負切換
型乗算器、１〕・・・ｐ１生成回路の一部、２１Ａ。 ２１Ｔ３．２ＩＣ，２１Ｄ・・・部分積生成回路の一部
、３１，３１０．３１に、３１Ｂ、３１Ｃ。 ３１０・・・Ｔ）１生成回路の一部、７ｏ・・・ｐｌま
たは行生成回路、７１．７１０・・・ｐ、またはｉ生成
回回の一部。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 −ｘ−ｖ ｏｐ 第７図 （ａ） （ｔ）） 第８図 第９図 、７１Ｃ 第１１図 −Ｘ・ｙ 第１３図 第１５図 第１７図 第１９図
Claims (13)
- （１）それぞれ２の補数表現の被乗数データＸ入力およ
び乗数データＹ（■ｙ＿ｎ、ｙ＿ｎ＿−＿１、…、ｙ＿
１で表わされる偶数ビットのデータ、ｙ＿ｎは符号ビッ
ト）入力のうち、Ｙ入力から＠ｐ＿ｉ＠■＠ｙ＿２＿ｉ
＠＋＠ｙ＿２＿ｉ＿＋＿１＠−２＠ｙ＿２＿ｉ＿＋＿２
＠（ｉ＝０、１、…ｎ／２−１とし、ｙ＿０■０とする
）を生成する＠ｐ＿ｉ＠生成回路と、この＠ｐ＿ｉ＠生
成回路の＠ｐ＿ｉ＠出力と前記Ｘ入力との部分積＠ｐ＿
ｉ＠・Ｘを生成する部分積生成回路と、この部分積生成
回路の＠ｐ＿ｉ＠・Ｘ出力を２＾２＾ｉの重み付けで加
算することによって負の乗算出力（−Ｘ・Ｙ＝Σ＾ｎ＾
／＾２＾−＾１＿ｉ＿＝＿０＠ｐ＿ｉ＠・Ｘ・２＾２＾
ｉ）を生成する部分積加算回路とを具備することを特徴
とする並列乗算器。 - （２）前記＠ｐ＿ｉ＠生成回路は、Ｙ入力のうちのｙ＿
２＿ｉ、ｙ＿２＿ｉ＿＋＿１、ｙ＿２＿ｉ＿＋＿２（ｉ
＝０、１、…ｎ／２−１とし、ｙ＿０■０とする）が入
力した場合にｐ＿ｉ■ｙ＿２＿ｉ＋ｙ＿２＿ｉ＿＋＿１
−２ｙ＿２＿ｉ＿＋＿２を生成することが可能なｐ＿ｉ
生成回路に対してＹ入力を反転させた＠Ｙ＠（＝＠ｙ＿
ｎ＠、＠ｙ＿ｎ＿−＿１＠、…＠ｙ＿１＠）、＠ｙ＿０
＠＝１を入力するようにしてなることを特徴とする前記
特許請求の範囲第１項記載の並列乗算器。 - （３）前記＠ｐ＿ｉ＠生成回路は、前記部分積生成回路
においてＸあるいは２Ｘの選択または非選択を決定する
ための２種の信号Ａ、Ｂおよびこの信号により決定され
た出力の符号を決定して部分積出力として出力させると
共にこの部分積出力がＸの１の補数、２Ｘの１の補数、
０の１の補数のいずれかになる場合に２の補数化するた
めの信号＠Ｃ＠を出力することを特徴とする前記特許請
求の範囲第１項記載の並列乗算器。 - （４）前記＠ｐｉ＠生成回路は、前記部分積生成回路に
おいてＸあるいは２Ｘの選択または非選択を制御するた
めの２種の信号Ａ、Ｂおよびこの信号により決定された
出力の符号を決定して部分積出力として出力させると共
にこの部分積出力がＸの１の補数、２Ｘの１の補数にな
る場合に２の補数化するための信号Ｃ′を出力すること
を特徴とする前記特許請求の範囲第１項記載の並列乗算
器。 - （５）前記＠ｐ＿ｉ＠生成回路は、前記部分積生成回路
においてＸまたは−Ｘまたは２Ｘまたは−２Ｘの択一的
選択または非選択を制御して部分積出力を決定するため
の４種の信号φ＿ｄ、φ＿ｅ、φ＿ｆ、φ＿ｇおよび上
記部分積出力がＸの１の補数あるいは２Ｘの１の補数に
なる場合に２の補数化を行なうための信号ＣＡを出力す
ることを特徴とする前記特許請求の範囲第１項記載の並
列乗算器。 - （６）前記＠ｐ＿ｉ＠生成回路は、前記部分積生成回路
においてＸまたは−Ｘまたは２Ｘまたは−２Ｘまたは０
を択一的に選択して部分積出力として出力させるための
５種の信号φ＿ｄ、φ＿ｅ、φ＿ｆ、φ＿ｇ、φ＿ｈお
よび上記部分積出力がＸの１の補数あるいは２Ｘの１の
補数になる場合に２の補数化するための信号ＣＡを出力
することを特徴とする前記特許請求の範囲第１項記載の
並列乗算器。 - （７）前記＠ｐ＿ｉ＠生成回路に制御信号入力の論理レ
ベルに応じて＠ｐ＿ｉ＠またはｐ＿ｉ■ｙ＿２＿ｉ＋ｙ
＿２＿ｉ＿＋＿１−２ｙ＿２＿ｉ＿＋＿２、（ｉ＝０、
１、…ｎ／２−１とし、ｙ＿０■０とする）を生成する
機能を付加し、負の乗算出力（−Ｘ・Ｙ）または正の乗
算出力（Ｘ・Ｙ）を選択し得るようにしてなることを特
徴とする前記特許請求の範囲第１項記載の並列乗算器。 - （８）前記＠ｐ＿ｉ＠生成回路におけるｐ＿ｉ生成回路
のＹ入力を制御信号入力の論理レベルに応じて反転制御
する機能を付加してなることを特徴とする前記特許請求
の範囲第２項記載の並列乗算器。 - （９）前記＠ｐ＿ｉ＠生成回路における符号決定・２の
補数化用の信号出力＠Ｃ＠を制御信号入力の論理レベル
に応じて反転制御する機能を付加してなることを特徴と
する前記特許請求の範囲第３項記載の並列乗算器。 - （１０）前記＠ｐ＿ｉ＠生成回路における２種の信号Ａ
、Ｂによって部分積出力がＸの１の補数あるいは２Ｘの
１の補数になる場合に対応する符号決定・２の補数化用
の信号Ｃ′を制御信号入力の論理レベルに応じて反転制
御する機能を付加してなることを特徴とする前記特許請
求の範囲第４項記載の並列乗算器。 - （１１）前記＠ｐ＿ｉ＠生成回路における４種の信号の
うちφ＿ｄとφ＿ｅ、およびφ＿ｆとφ＿ｇを制御信号
入力の論理レベルに応じて切り換える機能ならびに前記
部分積出力がＸの１の補数あるいは２Ｘの１の補数にな
る場合に対応する２の補数化用の信号ＣＡを上記制御信
号入力の論理レベルに応じて反転制御する機能を付加し
てなることを特徴とする特許請求の範囲第５項記載の並
列乗算器。 - （１２）前記＠ｐ＿ｉ＠生成回路における５種の信号の
うちφ＿ｄとφ＿ｅ、およびφ＿ｆとφ＿ｇを制御入力
の論理レベルに応じて切り換える機能ならびに前記部分
積出力がＸの１の補数あるいは２Ｘの１の補数になる場
合に対応する２の補数化用の信号ＣＡを上記制御信号入
力の論理レベルに応じて反転制御する機能を付加してな
ることを特徴とする特許請求の範囲第６項記載の並列乗
算器。 - （１３）前記＠ｐ＿ｉ＠は生成回路に制御信号入力の論
理レベルに応じて＠ｐ＿ｉ＠またはｐ＿ｉ■ｙ＿２＿ｉ
＋ｙ＿２＿ｉ＿＋＿１−２＿ｙ＿２＿ｉ＿＋＿２（ｉ＝
０、１、…、ｎ／２−１とし、ｙ＿０■０とする）を生
成する機能を付加し、さらに乗算出力ＸＹまたは−Ｘ・
Ｙに対して別の２の補数表現されたデータＺを加減算制
御信号に応じて加算または減算するための加減算を備え
てなり、４種の計算（±Ｘ・Ｙ±Ｚ）を選択的に行ない
得るようにしたことを特徴とする前記特許請求の範囲第
１項記載の並列乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071179A JPS62229439A (ja) | 1986-03-31 | 1986-03-31 | 並列乗算器 |
| US07/028,183 US4813008A (en) | 1986-03-31 | 1987-03-19 | Multiplier circuit suitable for obtaining a negative product of a multiplier and a multiplicand |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071179A JPS62229439A (ja) | 1986-03-31 | 1986-03-31 | 並列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229439A true JPS62229439A (ja) | 1987-10-08 |
| JPH0431412B2 JPH0431412B2 (ja) | 1992-05-26 |
Family
ID=13453171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071179A Granted JPS62229439A (ja) | 1986-03-31 | 1986-03-31 | 並列乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4813008A (ja) |
| JP (1) | JPS62229439A (ja) |
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1986
- 1986-03-31 JP JP61071179A patent/JPS62229439A/ja active Granted
-
1987
- 1987-03-19 US US07/028,183 patent/US4813008A/en not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4813008A (en) | 1989-03-14 |
| JPH0431412B2 (ja) | 1992-05-26 |
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