JPH03147021A - 命令指定方法及び命令実行方式 - Google Patents
命令指定方法及び命令実行方式Info
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- JPH03147021A JPH03147021A JP1285471A JP28547189A JPH03147021A JP H03147021 A JPH03147021 A JP H03147021A JP 1285471 A JP1285471 A JP 1285471A JP 28547189 A JP28547189 A JP 28547189A JP H03147021 A JPH03147021 A JP H03147021A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
情報処理装置で実行する命令を指定し、これを実行する
命令指定方式及び命令実行方式に関し、ビット使用効率
が向上し、大きな即値データを指定でき、複数の命令を
同時実行するためのハードウェア構成が簡単となること
を目的とし、情報処理装置で実行する命令を指定する命
令指定方式に於いて、少なくとも命令コードとオペラン
ド指定部とを持ち単一の命令を指定する１又は複数の命
令語と、該一又は命令語の構成を指定するタイプコード
とで大命令語を形成し、単一の大命令語で並列実行する
一又は複数の命令を指定し、情報処理装置において前記
大命令語を入力する入力手段と、前記タイプコードより
、前記大命令語の演算指定命令の組合せ且つ演算指定命
令の数を判断する演算形式判断部と、複数の演算形式判
断部と、演算形式判断部の形式判断に従い、前記大命令
語内の演算指定命令のそれぞれを前記複数の演算手段の
内適当な演算手段に割り当て、送出する演算割り当て手
段を有し構成する。
命令指定方式及び命令実行方式に関し、ビット使用効率
が向上し、大きな即値データを指定でき、複数の命令を
同時実行するためのハードウェア構成が簡単となること
を目的とし、情報処理装置で実行する命令を指定する命
令指定方式に於いて、少なくとも命令コードとオペラン
ド指定部とを持ち単一の命令を指定する１又は複数の命
令語と、該一又は命令語の構成を指定するタイプコード
とで大命令語を形成し、単一の大命令語で並列実行する
一又は複数の命令を指定し、情報処理装置において前記
大命令語を入力する入力手段と、前記タイプコードより
、前記大命令語の演算指定命令の組合せ且つ演算指定命
令の数を判断する演算形式判断部と、複数の演算形式判
断部と、演算形式判断部の形式判断に従い、前記大命令
語内の演算指定命令のそれぞれを前記複数の演算手段の
内適当な演算手段に割り当て、送出する演算割り当て手
段を有し構成する。
本発明は命令指定方式及び命令実行方式に関し、情報処
理装置で実行する命令を指定し、これを実行する命令指
定方式に関する。
理装置で実行する命令を指定し、これを実行する命令指
定方式に関する。
近年、半導体の集積度、スピードの向上に伴いプロセッ
サの性能向上は著しいが、−層の性能向上が要求されて
いる。この性能向上の要求に応えるため、ＲＩ Ｓ Ｃ
（Ｒｅｄｕｃｅｄ ｌ ｎ５ｔｒｕｃｔｉｏｎＳ ｅ
ｔ Ｃ０１１１１Ｌｌｔｆ３ｒ）と呼ばれるアーキテ
クチャが普及しつつある。このアーキテクチャは一般的
に３２ｂ目固定長の命令語で、演算はレジスタ間のみで
行ない、メモリアクセスはメモリとレジスタの間の転送
のみに限りプログラムの使用Ｖ４麿が高い命令のみを持
つものである。これらの制限により命令実行に必要な物
量の削減及び１ｉｌｌｌＨ１の簡単化ができ、ひいては
動作クロックの高速化あるいは１命令実行に必要なサイ
クル数の短縮により性能向上が図れる。また−層の性能
向上を進めるために、複数の命令を同時に実行する試み
も進められている。
サの性能向上は著しいが、−層の性能向上が要求されて
いる。この性能向上の要求に応えるため、ＲＩ Ｓ Ｃ
（Ｒｅｄｕｃｅｄ ｌ ｎ５ｔｒｕｃｔｉｏｎＳ ｅ
ｔ Ｃ０１１１１Ｌｌｔｆ３ｒ）と呼ばれるアーキテ
クチャが普及しつつある。このアーキテクチャは一般的
に３２ｂ目固定長の命令語で、演算はレジスタ間のみで
行ない、メモリアクセスはメモリとレジスタの間の転送
のみに限りプログラムの使用Ｖ４麿が高い命令のみを持
つものである。これらの制限により命令実行に必要な物
量の削減及び１ｉｌｌｌＨ１の簡単化ができ、ひいては
動作クロックの高速化あるいは１命令実行に必要なサイ
クル数の短縮により性能向上が図れる。また−層の性能
向上を進めるために、複数の命令を同時に実行する試み
も進められている。
第６図（Ａ）〜（Ｃ）夫々は従来のＲＩＳＣアーキテク
チャによる命令形式の各個を示す。
チャによる命令形式の各個を示す。
第６図（Ａ＞に示す第１の形式の命令は命令コードＯＰ
に基づき、第２レジスタ指定フイールドＲ２Ｘで指定す
るレジスタの内容と、第３レジスタ指定フイールドＲ３
Ｘで指定するレジスタの内容とを演算して第２レジスタ
指定フイールドＲ２Ｘで指定するレジスタに格納するこ
とを指示する。
に基づき、第２レジスタ指定フイールドＲ２Ｘで指定す
るレジスタの内容と、第３レジスタ指定フイールドＲ３
Ｘで指定するレジスタの内容とを演算して第２レジスタ
指定フイールドＲ２Ｘで指定するレジスタに格納するこ
とを指示する。
同図（Ｂ）に示す第２の形式の命令は演算命令を場合に
第２レジスタ指定フイールドＲ２Ｘの指定レジスタの内
容と１６ビツトの即値データＩＭＭ１６とを演算して第
ルジスタ指定フィールドＲＩＸのレジスタに格納し、ロ
ード命令の場合に上記Ｒ２Ｘのレジスタの内容であるア
ドレスと１ＭＭ１６として与えられた変位とを加算して
得られるメモリ上のアドレスのデータを第２レジスタ指
定フイールドＲａ２のレジスタに格納することを指定す
る。
第２レジスタ指定フイールドＲ２Ｘの指定レジスタの内
容と１６ビツトの即値データＩＭＭ１６とを演算して第
ルジスタ指定フィールドＲＩＸのレジスタに格納し、ロ
ード命令の場合に上記Ｒ２Ｘのレジスタの内容であるア
ドレスと１ＭＭ１６として与えられた変位とを加算して
得られるメモリ上のアドレスのデータを第２レジスタ指
定フイールドＲａ２のレジスタに格納することを指定す
る。
同図（Ｃ）に示す第３の形式の命令は２１ビツトの即値
データＩＭＭ２１を第２レジスタ指定フイールドＲａ２
の指定レジスタに格納することを指示する。
データＩＭＭ２１を第２レジスタ指定フイールドＲａ２
の指定レジスタに格納することを指示する。
従来の第１の形式の命令は第２１〜第３１ビツトが使用
されておらずビット使用効率が悪いという問題がある。
されておらずビット使用効率が悪いという問題がある。
第２又は第３の形式では１６又は２１ビツトを越える大
きな即値データ及び変位を必要とするとき複数命令で指
定しなければならない。また、複数命令を並列実行しよ
うとするとき、この並列実行する命令の組合せの数が多
いため、制御が複雑になり並列実行するハードウェア構
成が大規模化するという問題があった。
きな即値データ及び変位を必要とするとき複数命令で指
定しなければならない。また、複数命令を並列実行しよ
うとするとき、この並列実行する命令の組合せの数が多
いため、制御が複雑になり並列実行するハードウェア構
成が大規模化するという問題があった。
本発明は上記の点に鑑みなされたもので、ビット使用効
率が向上し、大きな即値データを指定でき、複数の命令
を同時実行するためのハードウェア構成が簡単となる命
令指定方式及び命令実行方式を提供することを目的とす
る。
率が向上し、大きな即値データを指定でき、複数の命令
を同時実行するためのハードウェア構成が簡単となる命
令指定方式及び命令実行方式を提供することを目的とす
る。
本発明の命令指定方式は、
情報処理装置で実行する命令を指定する命令指定方式に
於いて、 少なくとも命令コードとオペランド指定部とを持ち単一
の命令を指定する１又は複数の命令語と、該一又は命令
語の構成を指定するタイプ」−ドとで大命令語を形成し
、単一の大命令３Ｂで並列実行する一又は複数の命令を
指定する。
於いて、 少なくとも命令コードとオペランド指定部とを持ち単一
の命令を指定する１又は複数の命令語と、該一又は命令
語の構成を指定するタイプ」−ドとで大命令語を形成し
、単一の大命令３Ｂで並列実行する一又は複数の命令を
指定する。
また、本発明の命令実行方式は、
情報処理装置に於いて、
演算を指定する演算指定命令を１又は複数個有し、且つ
前記演算指定命令が幾つあるか且つどの様な演算指定部
の組合せかの演算形式を指定するタイプコードを有する
大命令語を設定し、前記大命令語を入力する入力手段と
、 前記タイプコードより、前記大命令語の演算指定命令の
組合せ且つ演算指定命令の数を判断する演算形式判断部
と、 複数の演算形式判断部と、 演算形式判断部の形式判断に従い、前記大命令語内の演
算指定命令のそれぞれを前記複数の演算手段の内適当な
演算手段に割り当て、送出する演粋割り当て手段を有す
る。
前記演算指定命令が幾つあるか且つどの様な演算指定部
の組合せかの演算形式を指定するタイプコードを有する
大命令語を設定し、前記大命令語を入力する入力手段と
、 前記タイプコードより、前記大命令語の演算指定命令の
組合せ且つ演算指定命令の数を判断する演算形式判断部
と、 複数の演算形式判断部と、 演算形式判断部の形式判断に従い、前記大命令語内の演
算指定命令のそれぞれを前記複数の演算手段の内適当な
演算手段に割り当て、送出する演粋割り当て手段を有す
る。
本発明においては、固定長の大命令語をタイプコードと
複数の命令語とで構成することで大命令語の未使用ビッ
トがなくなりビット使用効率が向上する。また、大命令
語を構成する命令語の数を少なくして大きな即値データ
を指定することができる。更にタイプコードにより大命
令語を構成する命令語の構成つまり組合せを規定できこ
の組合せの規定により複数命令を並列実行する際の！１
１＠及びハードウェア構成が簡単となる。
複数の命令語とで構成することで大命令語の未使用ビッ
トがなくなりビット使用効率が向上する。また、大命令
語を構成する命令語の数を少なくして大きな即値データ
を指定することができる。更にタイプコードにより大命
令語を構成する命令語の構成つまり組合せを規定できこ
の組合せの規定により複数命令を並列実行する際の！１
１＠及びハードウェア構成が簡単となる。
第１図（Ａ）〜（Ｄ）は本発明方式の命令形式の各実施
例を示す。
例を示す。
第１図（Ａ＞に示す第１の形式の大命令語は６４ビツト
構成で、ビットＯ〜３のタイプコードＴｙρ０と、ビッ
ト４〜２３．２４〜４３．４４−６３夫々の形式Ａの３
つの命令語よりなる。ビット４〜２３の形式Ａの命令語
は５ビツトの命令」−ドＯＰａと、オペランド指定部と
しての５ビツトの第２レジスタ指定フイールドＲａ２、
及び５ビツトの第２レジスタ指定フイールドＲａ２、及
び５ビツトの第３レジスタ指定フイールドＲａ３とより
構成されており、第２レジスタ指定フイールドＲａ２の
指定するレジスタの内容を第２レジスタ指定フイールド
Ｒａ２の指定するレジスタの内容とを演算して第３レジ
スタ指定フイールドＲａ３の指定するレジスタに格納す
ることを指示する。ビット２４〜４３の形式への命令語
は５ビツトの命令コードＯＰｂに対応して、オペランド
旧定部としての５ビツトの第ルジスタ指定フィールドＲ
ｂ１、及び５ビツトの第２レジスタ指定フイールドＲｂ
２、及び５ビツトの第３レジスタ指定フイールドＲｂ３
とより構成されており、第ルジスタ指定フィールドＲｂ
１の指定するレジスタの内容を第２レジスタ指定フイー
ルドＲｂ２の指定するレジスタの内容とを演算して第３
レジスタ指定フイールドＲｂ３の指定するレジスタに格
納することを指示する。
構成で、ビットＯ〜３のタイプコードＴｙρ０と、ビッ
ト４〜２３．２４〜４３．４４−６３夫々の形式Ａの３
つの命令語よりなる。ビット４〜２３の形式Ａの命令語
は５ビツトの命令」−ドＯＰａと、オペランド指定部と
しての５ビツトの第２レジスタ指定フイールドＲａ２、
及び５ビツトの第２レジスタ指定フイールドＲａ２、及
び５ビツトの第３レジスタ指定フイールドＲａ３とより
構成されており、第２レジスタ指定フイールドＲａ２の
指定するレジスタの内容を第２レジスタ指定フイールド
Ｒａ２の指定するレジスタの内容とを演算して第３レジ
スタ指定フイールドＲａ３の指定するレジスタに格納す
ることを指示する。ビット２４〜４３の形式への命令語
は５ビツトの命令コードＯＰｂに対応して、オペランド
旧定部としての５ビツトの第ルジスタ指定フィールドＲ
ｂ１、及び５ビツトの第２レジスタ指定フイールドＲｂ
２、及び５ビツトの第３レジスタ指定フイールドＲｂ３
とより構成されており、第ルジスタ指定フィールドＲｂ
１の指定するレジスタの内容を第２レジスタ指定フイー
ルドＲｂ２の指定するレジスタの内容とを演算して第３
レジスタ指定フイールドＲｂ３の指定するレジスタに格
納することを指示する。
ビット４４〜６３の形式Ａの命令語は５ビツトの命令コ
ードＯＰＣに対応して、オペランド指定部としての５ビ
ツトの第ルジスタ指定フィールドＲＣ１、及び５ビツト
の第２レジスタ指定フイールドＲｃ２、及び５ビツトの
第３レジスタ指定フイールドＲｃ３とより構成されてお
り、第ルジスタ指定フィールドＲＣ１の指定するレジス
タの内容を第２レジスタ指定フイールドＲｃ２の指定す
るレジスタの内容とを演算して第３レジスタ指定フイー
ルドＲｃ３の指定するレジスタに格納することを指示す
る。演算の種類は４ビットのタイプコードＴ ｙｐｅと
５ビツトの命令コードＯＰａ。
ードＯＰＣに対応して、オペランド指定部としての５ビ
ツトの第ルジスタ指定フィールドＲＣ１、及び５ビツト
の第２レジスタ指定フイールドＲｃ２、及び５ビツトの
第３レジスタ指定フイールドＲｃ３とより構成されてお
り、第ルジスタ指定フィールドＲＣ１の指定するレジス
タの内容を第２レジスタ指定フイールドＲｃ２の指定す
るレジスタの内容とを演算して第３レジスタ指定フイー
ルドＲｃ３の指定するレジスタに格納することを指示す
る。演算の種類は４ビットのタイプコードＴ ｙｐｅと
５ビツトの命令コードＯＰａ。
ＯＰｂ、ＯＰｃとの組合せによって指定され、これは後
述する形式Ｂ、Ｃ，Ｄについても同様である。
述する形式Ｂ、Ｃ，Ｄについても同様である。
第１図（Ｂ）に示す第２の形式の大命令語は６４ビツト
構成で、ビットＯ〜３のタイプコードＴ ｙｐｅと、ビ
ット４〜２３の形式Ａの命令語と、ビット２４〜６３の
形式Ｂの命令語よりなる。形式Ａの命令語はタイプコー
ドＴ ｙｐｅと５ビツトの命令コードＯＰａとに応じて
５ビツトの第２レジスタ指定フイールドＲａ２の指定す
るレジスタの内容を５ビツトの第２レジスタ指定フイー
ルドＲａ２の指定するレジスタの内容とを演算して５ビ
ツトの第３レジスタ指定フイールドＲａ３の指定するレ
ジスタに格納することを指示する。形式Ｂの命令語はビ
ット２４〜２８の命令コードＯＰｂが演算命令の場合に
ビット２９〜３３の第ルジスタ指定フィールドＲｔ）１
の指定レジスタの内容とビット３４〜５８の即値データ
ＩＭＭ２５とを演算してビット５９・−６３の第３レジ
スタ指定フイールドＲｂ３の１ｂ定レジスタに格納し、
ロード命令の場合にＲｂ１のレジスタの内容であるアド
レスと１ＭＭ２５として与えられた変位とを加算して得
られるメモリ上のアドレスのデータをＲｂ３の指定レジ
スタに格納することを指示する。
構成で、ビットＯ〜３のタイプコードＴ ｙｐｅと、ビ
ット４〜２３の形式Ａの命令語と、ビット２４〜６３の
形式Ｂの命令語よりなる。形式Ａの命令語はタイプコー
ドＴ ｙｐｅと５ビツトの命令コードＯＰａとに応じて
５ビツトの第２レジスタ指定フイールドＲａ２の指定す
るレジスタの内容を５ビツトの第２レジスタ指定フイー
ルドＲａ２の指定するレジスタの内容とを演算して５ビ
ツトの第３レジスタ指定フイールドＲａ３の指定するレ
ジスタに格納することを指示する。形式Ｂの命令語はビ
ット２４〜２８の命令コードＯＰｂが演算命令の場合に
ビット２９〜３３の第ルジスタ指定フィールドＲｔ）１
の指定レジスタの内容とビット３４〜５８の即値データ
ＩＭＭ２５とを演算してビット５９・−６３の第３レジ
スタ指定フイールドＲｂ３の１ｂ定レジスタに格納し、
ロード命令の場合にＲｂ１のレジスタの内容であるアド
レスと１ＭＭ２５として与えられた変位とを加算して得
られるメモリ上のアドレスのデータをＲｂ３の指定レジ
スタに格納することを指示する。
第１図（Ｃ）に示す第３の形式の大命令語は６４ビツト
構成で、ビットＯ〜３のタイプコードＴ ｙｐｅと、ビ
ット４〜２３の形式Ａの命令語と、ビット２４〜６３の
形式Ｃの命令語とよりなる。
構成で、ビットＯ〜３のタイプコードＴ ｙｐｅと、ビ
ット４〜２３の形式Ａの命令語と、ビット２４〜６３の
形式Ｃの命令語とよりなる。
形式Ａの命令語はタイプコードＴ ｙｐｅと５ビツトの
命令コードＯＰａとに応じて５ビツトの第２レジスタ指
定フイールドＲａ２の指定するレジスタの内容を５ビツ
トの第２レジスタ指定フイールドＲａ２の指定するレジ
スタの内容とを演算して５ビツトの第３レジスタ指定フ
イールドＲａ３の指定するレジスタに格納することを指
示する。形式Ｃの命令語はタイプコードＴ ｙｐｅと、
ビット２４〜２６の命令コードＯＰｂとに応じてビット
２７〜５８の即値データＩＭＭ３２をビット５９〜６３
の第３レジスタ指定フイールドＲｂ３の指定レジスタに
格納することを指示する。
命令コードＯＰａとに応じて５ビツトの第２レジスタ指
定フイールドＲａ２の指定するレジスタの内容を５ビツ
トの第２レジスタ指定フイールドＲａ２の指定するレジ
スタの内容とを演算して５ビツトの第３レジスタ指定フ
イールドＲａ３の指定するレジスタに格納することを指
示する。形式Ｃの命令語はタイプコードＴ ｙｐｅと、
ビット２４〜２６の命令コードＯＰｂとに応じてビット
２７〜５８の即値データＩＭＭ３２をビット５９〜６３
の第３レジスタ指定フイールドＲｂ３の指定レジスタに
格納することを指示する。
第１図（Ｄ）に示す第４の形式の大命令語は６４ビツト
構成で、ビットＯ〜３のタイプコードＴ ｙｐｅと、ビ
ット４〜６３の形式りの６０ピッ１−の命令語で構成さ
れている。形式りの命令語はタイプコードＴ ｙｐｅと
ビット４〜８の命令コードＯｐａに応じてビット９〜４
０の即値データＩＭＭ３２をビット５９〜６３の第３レ
ジスタ指定フイールドＲａ３の指定レジスタに格納する
ことを指示している。
構成で、ビットＯ〜３のタイプコードＴ ｙｐｅと、ビ
ット４〜６３の形式りの６０ピッ１−の命令語で構成さ
れている。形式りの命令語はタイプコードＴ ｙｐｅと
ビット４〜８の命令コードＯｐａに応じてビット９〜４
０の即値データＩＭＭ３２をビット５９〜６３の第３レ
ジスタ指定フイールドＲａ３の指定レジスタに格納する
ことを指示している。
上記の形式Ａ−ＤはタイプコードＴ ｙｐｅの値によっ
て区別される。
て区別される。
第２図は本発明方式を適用した情報処理装置の一実施例
のブロック図を示す。
のブロック図を示す。
同図中、インストラクション・メモリ２０から読出され
た６４ビツトの大命令語はプロセッサ２１内の命令レジ
スタ（ＩＲ）２２に格納され、格納された大命令語の各
ビットが制御回路２３に供給される。
た６４ビツトの大命令語はプロセッサ２１内の命令レジ
スタ（ＩＲ）２２に格納され、格納された大命令語の各
ビットが制御回路２３に供給される。
制御回路２３は第３図に示す構成であり、デコーダ（Ｄ
ＥＣ）２５はｌＲ２２の０〜３ビツトつまりタイプコー
ドＴ Ｙｐｅをデコードし、デコーダ２６．２７．２８
夫々はｌＲ２２のＯ〜３ビット（タイプコードＴｙｐｅ
）を付加して４〜８ビツト。
ＥＣ）２５はｌＲ２２の０〜３ビツトつまりタイプコー
ドＴ Ｙｐｅをデコードし、デコーダ２６．２７．２８
夫々はｌＲ２２のＯ〜３ビット（タイプコードＴｙｐｅ
）を付加して４〜８ビツト。
２４〜２８ビツト、４４〜４８ビツト（第１の形式の命
令コードＯＰａ、ＯＰｂ、ＯＰｃに相当）夫々のデコー
ドを行なって第１〜第３演算器制御信号を生成する。セ
レクタ２４はデコーダ２５の出力に応じてｌＲ２２のビ
ット１９〜２３又はビット５９〜６３のいずれかを選択
し、選択されたビットがＥサイクルでラッチ回路（ＬＴ
）２９にラッチされる。ｌＲ２２のビット５９〜６３は
Ｅサイクルでラッチ回路３０にラッチされる。セレクタ
３１はデコーダ２５の出力に応じてｌＲ２２のビット５
９〜６３又はビット３９〜４３のいずれかを選択し、選
択されたビットがＥサイクルでラッチ回路３２にラッチ
される。ラッチ回路２９゜３２．３０夫々の出力はＷサ
イクルでラッチ回路３５．３６．３７にラッチされ、デ
コーダ４０゜４１．４２夫々でデコードされる。またラ
ンチ３６の出力はＡサイクルでラッチ回路４３にラッチ
され、デコーダ４４でデコードされる。デコーダ４０〜
４２．４４夫々はデコーダ２６〜２８の出力する演算器
制御信号の一部によって動作可能となるよう制御されて
いる。３２個のオア回路４５゜〜４５３１夫々はデコー
ダ４０〜４２．４４の出力よりクロック・ゲート・イネ
ーブル信号（ＣＧＥ）Ｏ〜３１を作成する。
令コードＯＰａ、ＯＰｂ、ＯＰｃに相当）夫々のデコー
ドを行なって第１〜第３演算器制御信号を生成する。セ
レクタ２４はデコーダ２５の出力に応じてｌＲ２２のビ
ット１９〜２３又はビット５９〜６３のいずれかを選択
し、選択されたビットがＥサイクルでラッチ回路（ＬＴ
）２９にラッチされる。ｌＲ２２のビット５９〜６３は
Ｅサイクルでラッチ回路３０にラッチされる。セレクタ
３１はデコーダ２５の出力に応じてｌＲ２２のビット５
９〜６３又はビット３９〜４３のいずれかを選択し、選
択されたビットがＥサイクルでラッチ回路３２にラッチ
される。ラッチ回路２９゜３２．３０夫々の出力はＷサ
イクルでラッチ回路３５．３６．３７にラッチされ、デ
コーダ４０゜４１．４２夫々でデコードされる。またラ
ンチ３６の出力はＡサイクルでラッチ回路４３にラッチ
され、デコーダ４４でデコードされる。デコーダ４０〜
４２．４４夫々はデコーダ２６〜２８の出力する演算器
制御信号の一部によって動作可能となるよう制御されて
いる。３２個のオア回路４５゜〜４５３１夫々はデコー
ダ４０〜４２．４４の出力よりクロック・ゲート・イネ
ーブル信号（ＣＧＥ）Ｏ〜３１を作成する。
第２図に示すブロセッザ２１はバイブライン動作を行な
う。この場合、第４図（Ａ＞に示すクロックに同１１シ
て、１番目の大命令語は同図（Ｂ）の如くフェッチ（Ｆ
）、デコード（Ｄ）、イグビキュート（Ｅ）、ライト（
Ｗ＞の各サイクルが実行され、２番目、３番目の大命令
語は同図（Ｃ）。
う。この場合、第４図（Ａ＞に示すクロックに同１１シ
て、１番目の大命令語は同図（Ｂ）の如くフェッチ（Ｆ
）、デコード（Ｄ）、イグビキュート（Ｅ）、ライト（
Ｗ＞の各サイクルが実行され、２番目、３番目の大命令
語は同図（Ｃ）。
（Ｄ）夫々に示す如く各サイクルが実行される。
つまり連続して実行される各大命令語は各サイクルが１
サイクルずれている。
サイクルずれている。
但し大命令語内のロード命令はＥサイクルの代りにアド
レス計算が行なわれ、Ｗサイクルの代りにメモリアクセ
スが行なわれ（Ａサイクル）、この次にＷサイクルが実
行される。
レス計算が行なわれ、Ｗサイクルの代りにメモリアクセ
スが行なわれ（Ａサイクル）、この次にＷサイクルが実
行される。
ここで、ｌＲ２２に第１の形式の大命令語が格納れてい
る場合、デコーダ２５はタイプコードＴ ｙｐｅをデコ
ードし、デコーダ２６．２７．２８夫々はタイプコード
Ｔ ｙｐｅを付加した命令コードＯＰａ、ＯＰｂ、ＯＰ
ｃ夫々をデコードする。また、Ｅサイクルでラッチ回路
２９．３２．３０夫々に第３レジスタ指定フイールドＲ
ａ３．Ｒｂ３゜ＲＣ３夫々がラッチされ、Ｗサイクルで
ラッチ回路３５．３６．３７夫々に上記第３レジスタ指
定フイールドＲａ３．Ｒｂ３．Ｒｃ３夫々がラッチされ
てデコーダ４０，４１．４２夫々でデコードされる。
る場合、デコーダ２５はタイプコードＴ ｙｐｅをデコ
ードし、デコーダ２６．２７．２８夫々はタイプコード
Ｔ ｙｐｅを付加した命令コードＯＰａ、ＯＰｂ、ＯＰ
ｃ夫々をデコードする。また、Ｅサイクルでラッチ回路
２９．３２．３０夫々に第３レジスタ指定フイールドＲ
ａ３．Ｒｂ３゜ＲＣ３夫々がラッチされ、Ｗサイクルで
ラッチ回路３５．３６．３７夫々に上記第３レジスタ指
定フイールドＲａ３．Ｒｂ３．Ｒｃ３夫々がラッチされ
てデコーダ４０，４１．４２夫々でデコードされる。
ｌＲ２２に第２の形式の大命令語が格納されている場合
、デ」−ダ２５はタイプコードＴ ｌ／Ｄｅをデコード
し、デコーダ２６．２７夫々はタイプコード丁ｙｐｅを
付加して命令コードｏｐａ、ｏｐｂ夫々をデコードする
。また、セレクタ３１がデコーダ２５の出力によりＴＲ
２２のビット５９・〜６３を選択してＥサイクルでラッ
チ回路２９゜３２夫々に第３レジスタ指定フイールドＲ
ａ３゜Ｒｂ３夫々がラッチされ、更にＷサイクルでラッ
チ回路３５．３６夫々にラッチされてデコーダ４０．４
１夫々でデコードされる。デコーダ４２はデコーダ２８
の出力する演算器υＩｍ信号の一部によって非動作状態
とされる。また、ラッチ回路３６の出力する第３レジス
タ指定フイールドＲｂ３はＡサイクルでラッチ回路４３
にラッチされ、形式Ｂの命令語がロード命令の場合にの
みデコーダ２７の出力する演算器制御信号の一部で動作
状態とされるデコーダ４４でデコードされる。
、デ」−ダ２５はタイプコードＴ ｌ／Ｄｅをデコード
し、デコーダ２６．２７夫々はタイプコード丁ｙｐｅを
付加して命令コードｏｐａ、ｏｐｂ夫々をデコードする
。また、セレクタ３１がデコーダ２５の出力によりＴＲ
２２のビット５９・〜６３を選択してＥサイクルでラッ
チ回路２９゜３２夫々に第３レジスタ指定フイールドＲ
ａ３゜Ｒｂ３夫々がラッチされ、更にＷサイクルでラッ
チ回路３５．３６夫々にラッチされてデコーダ４０．４
１夫々でデコードされる。デコーダ４２はデコーダ２８
の出力する演算器υＩｍ信号の一部によって非動作状態
とされる。また、ラッチ回路３６の出力する第３レジス
タ指定フイールドＲｂ３はＡサイクルでラッチ回路４３
にラッチされ、形式Ｂの命令語がロード命令の場合にの
みデコーダ２７の出力する演算器制御信号の一部で動作
状態とされるデコーダ４４でデコードされる。
［Ｒ２２に第３の形式の大命令語が格納されている場合
、デコーダ２５はタイプ」−ドＴ ’／Ｆｌｅをデコー
ドし、デコーダ２６．２７夫々はタイプコードＴ ｙｐ
ｅを付加して命令コードＯＰａ、ＯＰｂ夫々をデコード
する。また、セレクタ３１がデコーダ２５の出力により
ｌＲ２２のビット５９・〜６３を選択してＥサイクルで
ラッチ回路２９゜３２夫々に第３レジスタ指定フイール
ドＲａ３゜Ｒｂ３夫々がラッチされ、更にＷサイクルで
ラッチ回路３５．３６夫々にラッチされてデコーダ４０
．４１夫々でデコードされる。デコーダ４２はデコーダ
２８の出力する演算器制御信号の一部によって非動作状
態とされる。また、ラッチ回路３６の出力する第３レジ
スタ指定フイールドＲｂ３はＡサイクルでラッチ回路４
３にラッチされ、形式〇の命令語がロード命令の場合に
のみデコーダ２７の出力する演算器制御信号の一部で動
作状態とされるデコーダ４４でデコードされる。
、デコーダ２５はタイプ」−ドＴ ’／Ｆｌｅをデコー
ドし、デコーダ２６．２７夫々はタイプコードＴ ｙｐ
ｅを付加して命令コードＯＰａ、ＯＰｂ夫々をデコード
する。また、セレクタ３１がデコーダ２５の出力により
ｌＲ２２のビット５９・〜６３を選択してＥサイクルで
ラッチ回路２９゜３２夫々に第３レジスタ指定フイール
ドＲａ３゜Ｒｂ３夫々がラッチされ、更にＷサイクルで
ラッチ回路３５．３６夫々にラッチされてデコーダ４０
．４１夫々でデコードされる。デコーダ４２はデコーダ
２８の出力する演算器制御信号の一部によって非動作状
態とされる。また、ラッチ回路３６の出力する第３レジ
スタ指定フイールドＲｂ３はＡサイクルでラッチ回路４
３にラッチされ、形式〇の命令語がロード命令の場合に
のみデコーダ２７の出力する演算器制御信号の一部で動
作状態とされるデコーダ４４でデコードされる。
ｌＲ２２に第４の形式の大命令語が格納されている場合
、デコーダ２５はタイプコードＴ Ｍｌ）ｅをデコード
し、デコーダ２６はタイプコードＴ ｙｐｅを付加して
命令コードＯＰａをデコードする。また、セレクタ２４
がデコーダ２５の出力によりｌＲ２２のピット５９〜６
３を選択してＥせイクルでラッチ回路２９に第３レジス
タ指定フイールドＲａ３がラッチされ、更にＷサイクル
でラッチ回路３５にラッチされてデコーダ４０でデコー
ドされる。デコーダ４１，４２．４４はデコーダ２８の
出力する演算器制御信号の一部によって非動作状態とさ
れる。
、デコーダ２５はタイプコードＴ Ｍｌ）ｅをデコード
し、デコーダ２６はタイプコードＴ ｙｐｅを付加して
命令コードＯＰａをデコードする。また、セレクタ２４
がデコーダ２５の出力によりｌＲ２２のピット５９〜６
３を選択してＥせイクルでラッチ回路２９に第３レジス
タ指定フイールドＲａ３がラッチされ、更にＷサイクル
でラッチ回路３５にラッチされてデコーダ４０でデコー
ドされる。デコーダ４１，４２．４４はデコーダ２８の
出力する演算器制御信号の一部によって非動作状態とさ
れる。
制御回路２３出力によって制御されるレジスタファイル
５０は第５図に示す構成である。第５図口、端子ＲＩｃ
３．Ｒｌｂ３．ＲＩｃ３．ＲＩＩ。
５０は第５図に示す構成である。第５図口、端子ＲＩｃ
３．Ｒｌｂ３．ＲＩｃ３．ＲＩＩ。
夫々に入来する各３２ビツトのデータはセレクタ５１ｏ
〜５１３１に供給される。セレクタ５１ｏ〜５１３１夫
々はデコーダ４０〜４２．４４の出力により制御されて
上記４系統のいずれかを選択し、３２個のレジスタＲ０
〜Ｒ３１夫々に供給する。
〜５１３１に供給される。セレクタ５１ｏ〜５１３１夫
々はデコーダ４０〜４２．４４の出力により制御されて
上記４系統のいずれかを選択し、３２個のレジスタＲ０
〜Ｒ３１夫々に供給する。
レジスタＲ０〜Ｒ３１夫々はオア回路４５ｏ〜４５３１
よりＣＧＥ信号を供給されたとき入来データを格納する
。レジスタＲ０〜Ｒ３１出力は６個のセレクタ５２ａ〜
５２ｆ夫々に供給される。セレクタ５２ａ〜５２ｆは夫
々１Ｒ２２のピッｌ”９〜１３（Ｒａ１に相当）、ピッ
ト１４〜１８（Ｒａ２に相当）、ピット２９〜３３（Ｒ
ｂ１に相当）、ピット３４〜３８ （Ｒｂ２に相当）、
ピット４９〜５３ （Ｒｃｌに相当）、ピット５４・〜
５８（Ｒａ２に相当）によって制御され、これらのｌＲ
２２の各ピットで指定されたレジスタＲ０〜Ｒ３１のい
ずれかのデータが端子ＲＯａ１゜ＲＯｂｌ、ＲＯｂ２．
ＲＯｃｌ、ＲＯｃ２夫々より出力される。
よりＣＧＥ信号を供給されたとき入来データを格納する
。レジスタＲ０〜Ｒ３１出力は６個のセレクタ５２ａ〜
５２ｆ夫々に供給される。セレクタ５２ａ〜５２ｆは夫
々１Ｒ２２のピッｌ”９〜１３（Ｒａ１に相当）、ピッ
ト１４〜１８（Ｒａ２に相当）、ピット２９〜３３（Ｒ
ｂ１に相当）、ピット３４〜３８ （Ｒｂ２に相当）、
ピット４９〜５３ （Ｒｃｌに相当）、ピット５４・〜
５８（Ｒａ２に相当）によって制御され、これらのｌＲ
２２の各ピットで指定されたレジスタＲ０〜Ｒ３１のい
ずれかのデータが端子ＲＯａ１゜ＲＯｂｌ、ＲＯｂ２．
ＲＯｃｌ、ＲＯｃ２夫々より出力される。
第２図に戻って説明するにレジスタファイルＲＯａ２，
５０の端子ＲＯａ１の出力データはラッチ回路５５ａで
ラッチされ、端子ＲＯａ２の出力データ及びｌＲ２２の
ピット９〜４０の即値データＩＭＭ３２のうちセレクタ
５４で選択されたデータがラッチ回路５５ｂにラッチさ
れ、第１演算器５６で演算され、その結果がラッチ回路
５７にラッチされる。
５０の端子ＲＯａ１の出力データはラッチ回路５５ａで
ラッチされ、端子ＲＯａ２の出力データ及びｌＲ２２の
ピット９〜４０の即値データＩＭＭ３２のうちセレクタ
５４で選択されたデータがラッチ回路５５ｂにラッチさ
れ、第１演算器５６で演算され、その結果がラッチ回路
５７にラッチされる。
端子ＲＯｂｌの出力データはラッチ回路５９ａにラッチ
され、端子ＲＯｂ２の出力データ及びｌＲ２２のピット
３４〜５８．２７〜５８の即値データＩＭＭ２５．ＩＭ
Ｍ３２のうらセレクタ５８で選択されたデータがラッチ
回路５９ｂにラッチされ、第２演算器６０で演算され、
その結果がラッチ回路６１にラッチされる。
され、端子ＲＯｂ２の出力データ及びｌＲ２２のピット
３４〜５８．２７〜５８の即値データＩＭＭ２５．ＩＭ
Ｍ３２のうらセレクタ５８で選択されたデータがラッチ
回路５９ｂにラッチされ、第２演算器６０で演算され、
その結果がラッチ回路６１にラッチされる。
端子ＲＯｃ１．ＲＯｃ２の出力はラッチ回路６２ａ、６
２ｂでラッチされて第３演算器６３で演算され、その結
果がラッチ回路６４にラッチされる。
２ｂでラッチされて第３演算器６３で演算され、その結
果がラッチ回路６４にラッチされる。
ここで、第１の形式の大命令語を実行する場合にはレジ
スタファイル５０のＲＯａｌ、ＲＯａ２゜ＲＯｂｌ、Ｒ
Ｏｂ２．ＲＯｃｌ、ＲＯｃ２夫々よりレジスタ指定フィ
ールドＲａ１．Ｒａ２゜Ｒｂ１．Ｒｂ２．Ｒｃｌ、Ｒａ
２夫々で指定されたレジスタの格納データが出力され、
かつセレクタ５８が端子ＲＯｂ２の出力データを選択す
ることにより上記の各データがラップ回路５５ａ。
スタファイル５０のＲＯａｌ、ＲＯａ２゜ＲＯｂｌ、Ｒ
Ｏｂ２．ＲＯｃｌ、ＲＯｃ２夫々よりレジスタ指定フィ
ールドＲａ１．Ｒａ２゜Ｒｂ１．Ｒｂ２．Ｒｃｌ、Ｒａ
２夫々で指定されたレジスタの格納データが出力され、
かつセレクタ５８が端子ＲＯｂ２の出力データを選択す
ることにより上記の各データがラップ回路５５ａ。
５５ｂ、５９ａ、５９ｂ、６２ａ、６２ｂ夫々ニラツチ
され、演算器５６，６０．６３夫々で同時に演算される
。その演算結果は夫々レジスタフフィル５０の端子ＲＩ
ａ３．ＲＩｂ３．Ｒ１ｃ３に供給される。
され、演算器５６，６０．６３夫々で同時に演算される
。その演算結果は夫々レジスタフフィル５０の端子ＲＩ
ａ３．ＲＩｂ３．Ｒ１ｃ３に供給される。
第２の形式の大命令語を実行する場合にはレジスタファ
イル５０のＲＯａｌ、ＲＯａ２゜ＲＯｂｌ、ＲＯｂ２夫
々よりレジスタ指定フィールドＲａ１．Ｒａ２．Ｒｂ１
夫々で指定されたレジスタの格納データが出力され、か
つセレクタ５８が即値データＩＭＭ２５を選択すること
により上記の各データがラッチ回路５５ａ、５５ｂ。
イル５０のＲＯａｌ、ＲＯａ２゜ＲＯｂｌ、ＲＯｂ２夫
々よりレジスタ指定フィールドＲａ１．Ｒａ２．Ｒｂ１
夫々で指定されたレジスタの格納データが出力され、か
つセレクタ５８が即値データＩＭＭ２５を選択すること
により上記の各データがラッチ回路５５ａ、５５ｂ。
５９ａ、５９ｂ夫々にラッチされ、演算器５６゜６０夫
々で同時に演算される。その演算結果は夫々レジスタフ
ァイル５０の端子ＲＩａ３゜ＲＩｂ３に供給される。但
し形式Ｂの命令語がロード命令の場合には演算器６０で
行なったアドレス計算結果がオペランドメモリ７０に供
給され、ロードデータはオペランドメモリ７０からレジ
スタファイル５０の端子ＲＩＬに供給される。
々で同時に演算される。その演算結果は夫々レジスタフ
ァイル５０の端子ＲＩａ３゜ＲＩｂ３に供給される。但
し形式Ｂの命令語がロード命令の場合には演算器６０で
行なったアドレス計算結果がオペランドメモリ７０に供
給され、ロードデータはオペランドメモリ７０からレジ
スタファイル５０の端子ＲＩＬに供給される。
第３の形式の大命令語を実行する場合にはレジスタファ
イル５０のＲＯａｌ、ＲＯａ２゜ＲＯｂｌ、ＲＯｂ２夫
々よりレジスタ指定フィールドＲａ１．Ｒａ２．Ｒｂ１
夫々で指定されたレジスタの格納データが出力され、か
つセレクタ５８が即値データＩＭＭ３２を選択すること
により上記の各データがラッチ回路５５ａ、５５ｂ。
イル５０のＲＯａｌ、ＲＯａ２゜ＲＯｂｌ、ＲＯｂ２夫
々よりレジスタ指定フィールドＲａ１．Ｒａ２．Ｒｂ１
夫々で指定されたレジスタの格納データが出力され、か
つセレクタ５８が即値データＩＭＭ３２を選択すること
により上記の各データがラッチ回路５５ａ、５５ｂ。
５９ａ、５９ｂ夫々にラッチされ、演算器５６゜６０夫
々で同時に演算される。その演算結果は夫々レジスタフ
ァイル５０の端子ＲＩ ａ３゜Ｒ［）３に供給される。
々で同時に演算される。その演算結果は夫々レジスタフ
ァイル５０の端子ＲＩ ａ３゜Ｒ［）３に供給される。
但し形式Ｂの命令語がロード命令の場合には演算器６０
で行なったアドレス計算結果がオペランドメモリ７０に
供給され、ロードデータはオペランドメモリ７０がらレ
ジスタファイル５０の端子ＲｆＬに供給される。
で行なったアドレス計算結果がオペランドメモリ７０に
供給され、ロードデータはオペランドメモリ７０がらレ
ジスタファイル５０の端子ＲｆＬに供給される。
第４の形式の大命令語を実行する場合にはレジスタファ
イル５０のＲＯａｌよりレジスタ指定フィールドＲａｌ
で指定されたレジスタの格納データが出力され、かつセ
レクタ５４が即値データＩＭＭ３２を選択することによ
り上記の各データがラッチ回路５５ａ、５５ｂ夫々にラ
ッチされ、演算器５６で演算される。その演算結果は夫
々レジスタフフィル５０の端子ＲＩａ３に供給される。
イル５０のＲＯａｌよりレジスタ指定フィールドＲａｌ
で指定されたレジスタの格納データが出力され、かつセ
レクタ５４が即値データＩＭＭ３２を選択することによ
り上記の各データがラッチ回路５５ａ、５５ｂ夫々にラ
ッチされ、演算器５６で演算される。その演算結果は夫
々レジスタフフィル５０の端子ＲＩａ３に供給される。
なお、この実施例では、プロセッサ２１が３２ビツト構
成であるため第３の形式の大命令語のビット４１〜５８
は未使用であるが、プロセッサ２１を６４ビツト構成と
した場合には第３の形式の大命令語のビット９〜５８を
即値データＩＭＭ５１として全ビット使用できる。
成であるため第３の形式の大命令語のビット４１〜５８
は未使用であるが、プロセッサ２１を６４ビツト構成と
した場合には第３の形式の大命令語のビット９〜５８を
即値データＩＭＭ５１として全ビット使用できる。
プログラムカウンタ（ＰＣ）の出力する命令アドレスと
ラッチ回路６１よりの分岐アドレスとのいずれかはセレ
クタ７２で選択されてインストラクション・メモリ２０
に供給され、次の大命令語が読出される。
ラッチ回路６１よりの分岐アドレスとのいずれかはセレ
クタ７２で選択されてインストラクション・メモリ２０
に供給され、次の大命令語が読出される。
第２図では第１演算器５６は論理演算及び加粋器を行な
うＡＬＵと乗算器とで構成し、第２演算器６０はＡＬＵ
とシフト回路とで構成し、第３演算器６３はＡＬｔＪで
構成しており第１〜第４の形式夫々の命令コードＯＰａ
、ＯＰｂ、ＯＰｃは各演算器５６．６０．６３で可能な
命令だけを規定しておくことが並列実行が容易とされる
。
うＡＬＵと乗算器とで構成し、第２演算器６０はＡＬＵ
とシフト回路とで構成し、第３演算器６３はＡＬｔＪで
構成しており第１〜第４の形式夫々の命令コードＯＰａ
、ＯＰｂ、ＯＰｃは各演算器５６．６０．６３で可能な
命令だけを規定しておくことが並列実行が容易とされる
。
このように、固定長の大命令語をタイプコードと複数の
命令語とで構成することで大命令語の未使用ビットがな
くなりビット使用効率が向上する。
命令語とで構成することで大命令語の未使用ビットがな
くなりビット使用効率が向上する。
また、大命令語を構成する命令語の数を少なくして大き
な即値データを指定することができる。更にタイプコー
ドにより大命令語を構成する命令語の構成つまり組合せ
が規定され、この組合せの規定により複数命令を並列実
行する際の制御及びハードウェア構成を簡単とすること
ができる。
な即値データを指定することができる。更にタイプコー
ドにより大命令語を構成する命令語の構成つまり組合せ
が規定され、この組合せの規定により複数命令を並列実
行する際の制御及びハードウェア構成を簡単とすること
ができる。
上述の如く、本発明の命令指定方式及び命令実行方式に
よれば、未使用ビットが少なくビット使用効率が向上し
、大きな即値データを単一の大命令語で指定でき、大命
令語を構成する命令語の規定によりハードウェア構成が
簡単となり実用上きわめて有用である。
よれば、未使用ビットが少なくビット使用効率が向上し
、大きな即値データを単一の大命令語で指定でき、大命
令語を構成する命令語の規定によりハードウェア構成が
簡単となり実用上きわめて有用である。
第１図は本発明方式の命令形式の各実施例を示す図、
第２図は本発明方式を適用した情報処理装置の一実論例
のブロック図、 第３図は制御回路のブロック図、 第４図はパイプライン動作を示す図、 第５図はレジスタファイルのブロック図、第６図は従来
方式の命令形式の各個を示す図である。 図において、 ２０はインストラクション・メモリ、 ２１はプロセッサ、 ２２は命令レジスタ、 ２３は制腫回路、 ５０はレジスタファイル、 ５６．６０．６３は演算器、 ７０はオペランド・メモリ、 Ｔ ｙｐｅはタイプコード、 ＯＰａ、ＯＰｂ、ＯＰｃは命令コード、Ｒａ１〜Ｒｃ３
はレジスタ指定フィールド、１ＭＭ２５，１ＭＭ３２は
即値データ を示す。 第２図 ＠＃回路のフ゛℃・７２図 （Ａ） ＣＬＯＣに パイブ２Ａフ動作区ホ↑図 第４図
のブロック図、 第３図は制御回路のブロック図、 第４図はパイプライン動作を示す図、 第５図はレジスタファイルのブロック図、第６図は従来
方式の命令形式の各個を示す図である。 図において、 ２０はインストラクション・メモリ、 ２１はプロセッサ、 ２２は命令レジスタ、 ２３は制腫回路、 ５０はレジスタファイル、 ５６．６０．６３は演算器、 ７０はオペランド・メモリ、 Ｔ ｙｐｅはタイプコード、 ＯＰａ、ＯＰｂ、ＯＰｃは命令コード、Ｒａ１〜Ｒｃ３
はレジスタ指定フィールド、１ＭＭ２５，１ＭＭ３２は
即値データ を示す。 第２図 ＠＃回路のフ゛℃・７２図 （Ａ） ＣＬＯＣに パイブ２Ａフ動作区ホ↑図 第４図
Claims (5)
- （１）情報処理装置で実行する命令を指定する命令指定
方式に於いて、 少なくとも命令コードとオペランド指定部とを持ち単一
の命令を指定する１又は複数の命令語と、 該一又は命令語の構成を指定するタイプコードとで大命
令語を形成し、単一の大命令語で並列実行する一又は複
数の命令を指定することを特徴とする命令指定方式。 - （２）情報処理装置に於いて、 演算を指定する演算指定命令を１又は複数個有し、且つ
前記演算指定命令が幾つあるか且つどの様な演算指定部
の組合せかの演算形式を指定するタイプコードを有する
大命令語を設定し、前記大命令語を入力する入力手段（
２２）と、前記タイプコードより、前記大命令語の演算
指定命令の組合せ且つ演算指定命令の数を判断する演算
形式判断部（２５）と、 複数の演算手段（５６、６０、６３）と、 演算形式判断部（２５）の形式判断に従い、前記大命令
語内の演算指定命令のそれぞれを前記複数の演算手段（
５６、６０、６３）の内適当な演算手段に割り当て、送
出する演算割り当て手段（５２ａ〜５２ｆ）を有するこ
とを特徴とする命令実行方式。 - （３）情報処理装置に於いて、 少なくとも命令コードとオペランド指定部とを持ち一つ
の演算を指定する演算指定命令を１又は複数個有し、且
つ前記演算指定部が幾つあるか且つどの様な演算指定命
令の組合せかの演算形式を指定するタイプコードを有す
る大命令語を設定し、 前記大命令語を入力する入力手段と（２５）と、 前記タイプコードより、前記大命令語の演算指定命令の
組合せ且つ演算指定命令の数を判断する演算形式判断部
（２５）と、 複数のオペランドレジスタと（Ｒ０〜Ｒ３１）と、 複数の演算手段と（５６、６０、６３）と、演算形式判
断部（２５）の形式判断に従い、前記大命令語内の演算
指定部のそれぞれを前記複数の演算手段（５６、６０、
６３）の内適当な演算手段を割り当て、且つそれぞれの
演算指定命令内の前記オペランド指定部により、複数の
オペランドレジスタ（Ｒ０〜Ｒ３１）を演算指定命令毎
に指定する演算割り当て手段 （５２ａ〜５２ｆ）を有することを特徴とする命令実行
方式。 - （４）複数の演算手段（５６、６０、６３）では、ひと
つの大命令語内の演算指定命令を同時に実行することを
特徴とする特許請求の範囲第２項の命令実行方式。 - （５）複数の演算手段（５６、６０、６３）では、ひと
つの大命令語内の演算指定命令を同時に実行することを
特徴とする特許請求の範囲第３項の命令実行方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1285471A JP2835103B2 (ja) | 1989-11-01 | 1989-11-01 | 命令指定方法及び命令実行方式 |
| EP90311767A EP0426393B1 (en) | 1989-11-01 | 1990-10-26 | Instructing method and execution system |
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