JP3327818B2 - プログラム変換装置及び記録媒体 - Google Patents

Description

【発明の詳細な説明】

【００２７】

【発明の属する技術分野】本発明は、高級言語で記述さ
れたソースプログラムを翻訳し連結編集することにより
ＶＬＩＷプロセッサを対象とする実行可能コードを生成
するプログラム変換装置及び記録媒体に関し、特に、ソ
ースプログラム中の定数を含む命令を分割し並列化スケ
ジューリングする技術に関する。

【００２８】

【関連する技術】ＶＬＩＷ（長語命令）プロセッサは、
内部に複数の演算ユニットを備え、１個のＶＬＩＷに置
かれた複数のオペレーションを同時並列に実行する。こ
のようなＶＬＩＷは、プログラム変換装置、即ち、コン
パイラよってソースプログラムにおけるオペレーション
レベルでの並列性が検出されスケジューリングされた後
に生成されたものである。

【００２９】ところが、ＶＬＩＷは固定長命令であるた
めにコード効率が悪い。つまり、ＶＬＩＷ中に無効命令
（ｎｏｐ）や無意味なコードが挿入されることが多い。
このような無駄領域の発生を回避するプロセッサとし
て、特願平９―１５９０５８や特願平９―１５９０５９
に開示されたＶＬＩＷプロセッサがある。これらＶＬＩ
Ｗプロセッサは、専用の定数バッファを有し、元々１個
の命令に含まれていた定数の全部又は部分桁を分離して
抜き出したもの（以下、「分割定数」という。）が異な
るＶＬＩＷに配置されたプログラムであっても、実行時
にそれら分割定数を定数バッファに蓄積することで元の
定数に復元し、復元した定数を分岐先や演算対象として
使用する機能を有する（以下、このような機能を有する
ＶＬＩＷプロセッサを「定数復元型ＶＬＩＷプロセッ
サ」と呼ぶ。）。これによって、これら定数復元型ＶＬ
ＩＷプロセッサを対象とするコンパイラはプログラム中
の長い定数を分割し、分割された定数で無駄領域を埋め
ておくことができるので、プログラムのコード効率が向
上されるという効果がある。

【００３０】

【発明が解決しようとする課題】しかしながら、上記定
数復元型ＶＬＩＷプロセッサに対応するコンパイラは未
だ提案されていない。このようなコンパイラに要求され
る機能は、プログラム中に現れる長い定数を分割し、複
数のＶＬＩＷに分散して適切に配置することで無駄領域
の発生を抑えた実行可能コードを生成することである
が、その前提として、複数のオペレーションが並列実行
される状況の下で、分割して配置されていた定数が必ず
復元され、予定されていた命令によって使用されること
が保証されなければならない。

【００３１】そこで、本発明はかかる問題点に鑑みてな
されたものであり、上記定数復元型ＶＬＩＷプロセッサ
を対象とするコンパイラや、定数復元型ＶＬＩＷプロセ
ッサに好適な実行可能コードを提供することを目的とす
る。

【００３２】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るコンパイラは、直列に並べられた命令
からなる命令列を複数の命令を同時並列に実行するプロ
セッサを対象とする長語命令列に変換するコンパイラで
あって、入力された前記命令列中の定数を用いた命令を
複数の命令に分割する分割ステップと、分割後の命令列
に対して各命令の実行順序に基づく依存関係を解析する
解析ステップと、解析された依存関係を遵守しつつ分割
後の前記命令列に対して同時並列に実行できる複数の命
令を単位とする前記長語命令列に並べ替える並べ替えス
テップとを含むことを特徴とする。

【００３３】ここで、前記分割ステップは、定数を用い
た前記命令が前記長語命令を構成する単位オペレーショ
ンに収まるサイズであるか否か判定する命令サイズ判定
サブステップと、単位オペレーションに収まるサイズで
ないと判定した場合に前記命令を前記単位オペレーショ
ンに収まるサイズの複数の命令に分割する分割サブステ
ップとを含むとすることができる。

【００３４】また、前記コンパイラはさらに、前記分割
サブステップにおいて分割生成された２以上の命令が前
記並べ替えステップにおける並べ替えによって同一の長
語命令に配置された場合にそれら命令を結合する結合ス
テップを含むとすることができる。また、前記命令サイ
ズ判定サブステップにおいては、前記定数の最終的なサ
イズが決定されていない場合にはそのサイズを仮定して
前記判定を行い、前記コンパイラはさらに、定数の最終
的なサイズを決定しながら複数の前記長語命令列を連結
編集する定数サイズ決定ステップと、決定された定数の
サイズが前記命令サイズ判定サブステップにおいて仮定
されたその定数のサイズよりも大きい場合にその差分サ
イズに相当する部分定数を前記記憶バッファに補充して
格納する命令を生成し前記長語命令列に挿入する挿入ス
テップとを含むとすることができる。

【００３５】また、前記コンパイラは、前記定数サイズ
決定ステップの後に再び前記分割ステップを実行させ、
前記分割ステップ中の前記命令サイズ判定サブステップ
においては、前記定数サイズ決定ステップにおいて決定
された定数の最終的なサイズを考慮して前記判定を行う
とすることができる。さらに、上記目的を達成するため
に、本発明に係る実行可能コードは、複数の命令を同時
並列に実行するプロセッサを対象とする長語命令列であ
って、前記長語命令列中の一の長語命令には、前記長語
命令列中に暗黙的に指定される前記プロセッサが備える
記憶バッファに格納される定数が置かれ、前記一の長語
命令に後続し、かつ、最初に前記記憶バッファを参照す
る他の一の長語命令には、前記記憶バッファに格納され
た定数を用いる命令が置かれていることを特徴とする。

【００３６】

【発明の実施の形態】以下、本発明に係るコンパイラの
実施形態について図面を参照しながら説明する。 ［動作環境］本コンパイラは、高級言語で記述されたソ
ースプログラムを翻訳し連結編集することにより後述す
るＶＬＩＷプロセッサを対象とする実行可能プログラム
を生成するクロスコンパイラであり、汎用のコンピュー
タシステム、即ち、エンジニアリングワークステーショ
ンやパソコン等で実行されるプログラムとして実現され
る。従って、本コンパイラ及び本コンパイラによって生
成されたコードは、フロッピーディスクやＣＤ−ＲＯ
Ｍ、半導体メモリ等の記録媒体に収納されて配布され得
る。

【００３７】なお、本明細書における「コンパイラ」
は、高級言語で記述されたソースコードを翻訳しアセン
ブラコードを生成する狭義のコンパイラではなく、狭義
のコンパイラに加えて、アセンブラコードを翻訳し機械
語のオブジェクトコードを生成したり、それらオブジェ
クトコードを連結編集する機能を備える広義のコンパイ
ラを意味する。 ［対象プロセッサ］本コンパイラの詳細を説明する前
に、本コンパイラが対象とするプロセッサが備えるべき
機能（アーキテクチャ及び命令セット）を明らかにす
る。 （アーキテクチャ）対象プロセッサは、上述の定数復元
型ＶＬＩＷプロセッサである。

【００３８】図１は、対象プロセッサのアーキテクチャ
の一例を示すブロック図である。対象プロセッサ１００
は、３２ビット固定長のＶＬＩＷを実行するプロセッサ
であり、命令フェッチ回路１０１、命令レジスタ１０
２、３個の命令解読器１０３〜１０５、最大３２ビット
長の定数を蓄積し復元する専用のシフトレジスタである
定数バッファ１０７、１６個の３２ビット長レジスタＲ
０〜Ｒ１５からなるレジスタ群１０８、並列に動作する
２個の演算器１０９、１１０等を備える。

【００３９】このＶＬＩＷプロセッサ１００は、分割定
数が元の命令から分離されて異なるＶＬＩＷに配置され
たプログラムであっても、実行時にそれら分割された定
数を定数バッファ１０７にシフトしながら蓄積すること
で元の定数に復元したり、定数バッファ１０７の格納値
を分岐先や演算対象として使用する機能を有する。ま
た、定数バッファ１０７は、その格納値が使用（参照）
されると、次の蓄積に備えるために、必ず直後にクリア
される（ゼロが格納される）。

【００４０】但し、プログラムの実行時において、分割
定数全てが定数バッファ１０７に適切な順序で格納され
ることで必ず元の定数に復元されことや、復元された定
数が予定された命令によって必ず使用されること等は、
コンパイラの責任において保証しなければならないとす
る。つまり、このＶＬＩＷプロセッサ１００を対象する
コンパイラは、命令中の定数を分割して複数のＶＬＩＷ
に分散して配置した場合には、関連する他の命令との実
行順序関係等を考慮しながら、分割された定数が必ず復
元され元の命令によって使用されるようにスケジューリ
ングしＶＬＩＷを生成しなければならない。

【００４１】なお、本明細書において、「ＶＬＩＷ」及
び「長語命令」は、この対象プロセッサ１００に１サイ
クルで同時並列に実行させるオペレーションの集まりを
指定したコードを指し、単なる「命令」（「長語命令」
を除く）は、１個のオペレーションに対応するコードを
指す。また、「定数」には、命令中に数値として明示さ
れた値（即値）の他にリンク時に確定するラベルも含ま
れる。

【００４２】図２（ａ）及び図２（ｂ）は、本ＶＬＩＷ
プロセッサ１００が実行するＶＬＩＷの２種類のフォー
マット（３オペレーションフォーマット及び２オペレー
ションフォーマット）を示す。１個のＶＬＩＷは３つの
フィールド（８ビットの第１フィールド５１、１２ビッ
トの第２フィールド５２、１２ビットの第３フィールド
５３）に分割される。

【００４３】図２（ａ）の３オペレーションフォーマッ
トでは、第１フィールド５１にそのＶＬＩＷのフォーマ
ットを特定するフォーマット情報及び第１オペレーショ
ンが置かれ、第２フィールド５２に第２オペレーション
が置かれ、第３フィールド５３に第３オペレーションが
置かれる。図２（ｂ）の２オペレーションフォーマット
では、第１フィールド５１にフォーマット情報及び第１
オペレーションが置かれ、第２フィールド５２と第３フ
ィールド５３に跨る２４ビット領域に第２オペレーショ
ンが置かれる。

【００４４】フォーマット情報は、上記２種類のフォー
マットを区別する他に、上記定数バッファ１０７に蓄積
して格納すべき定数のみが置かれているフィールド（第
２フィールド５２、第３フィールド５３又は第２及び第
３フィールド５２、５３）を特定するものとする。第１
オペレーションは分岐命令に限られるとする。このとき
の分岐ラベル（分岐先アドレス）は、定数バッファ１０
７、第２フィールド５２、第３フィールド５３及びそれ
らの組み合わせによって特定されるとする。

【００４５】第２及び第３オペレーションは分岐を除く
一般の転送・演算命令とする。但し、ロード／ストア等
のメモリアクセスを伴う命令は第２及び第３オペレーシ
ョンのいずれかに限られるとする。これら分岐を除く一
般の転送・演算命令は、１２ビット長と２４ビット長の
２種類のいずれかである。転送・演算命令は、基本的に
は１２ビットで表現されるが、ビット長の長いオペラン
ドが必要な場合には２４ビットで表現される。

【００４６】図３（ａ）〜（ｃ）は、１２ビットオペレ
ーションにおける３種類のフォーマットを示す。図３
（ａ）はレジスタ間演算のフォーマット、図３（ｂ）は
レジスタと４ビット定数を用いた演算のフォーマット、
図３（ｃ）は定数バッファ１０７に格納する１２ビット
の分割定数のみを指定したフォーマットを示す。図４
（ａ）及び（ｂ）は、２４ビットオペレーションにおけ
る２種類のフォーマットを示す。図４（ａ）はレジスタ
と１６ビット定数を用いた演算のフォーマット、図４
（ｂ）は定数バッファ１０７に格納する２４ビットの分
割定数のみを指定したフォーマットを示す。 （命令セット）本ＶＬＩＷプロセッサ１００の命令セッ
トのうち主な命令を説明する。 「（例１）mov 0x1234 , R0」 １６ビット長の定数０x１２３４（０xは１６進数である
ことを示す）をレジスタＲ０に設定する転送命令であ
り、一般的なプロセッサの命令と同じである。

【００４７】この命令は、１６ビット長の定数をもつた
めに２４ビットオペレーションに属する。従って、この
命令を含むＶＬＩＷには、もはや他の転送・演算命令を
配置することはできない。 「（例２）sfst 0x1234:12u」 １６ビット定数０x１２３４中の上位１２ビット（0x123
4:12u）を上述の定数バッファ１０７に設定する転送命
令であり、分割定数設定命令の一つである。

【００４８】ここで、「分割定数設定命令」とは、分割
定数を暗黙的に定められた記憶領域（定数バッファ１０
７）に格納する命令をいい、本ＶＬＩＷプロセッサ１０
０に特有の命令の一つである。また、分割定数は、具体
的には、分岐命令に用いられる分岐ラベルの全部や部分
桁、転送・演算命令に用いられる定数の部分桁等が該当
する。

【００４９】この命令の最終的な実行可能コードは、こ
の命令が置かれたフィールドには上記１２ビット長の分
割定数のみ（１２ビットオペレーション）を配置し、そ
の旨を指定するフォーマット情報を第１フィールド５１
に配置したコードである。従って、この命令を含むＶＬ
ＩＷには、他の１２ビットオペレーションをさらに１個
だけ含ませることができる。 「（例３）mov 0x1234:4l , R0」 既に定数バッファ１０７に格納されている分割定数を上
位１２ビットとし、この命令で指定されている定数０x
１２３４の下位４ビット（0x1234:4l）を下位４ビット
として結合した１６ビット長の定数をレジスタＲ０に設
定する転送命令であり、分割定数使用命令の一つであ
る。ここで、「分割定数使用命令」とは、暗黙的に定め
られた記憶領域（定数バッファ１０７）に格納された分
割定数を用いる命令をいい、本ＶＬＩＷプロセッサ１０
０に特有の命令の一つである。

【００５０】この例３の命令は１２ビットオペレーショ
ンに属する。従って、この命令を含むＶＬＩＷには、他
の１２ビットオペレーションをさらに１個だけ含ませる
ことができる。なお、上述の例１の命令による実行結果
は、例２の命令が実行された後に例３の命令が実行され
た場合の実行結果と同一になる。従って、コンパイラ
は、例１の２４ビット長命令に代えて、それを分割して
得られる２個の１２ビット長命令、即ち、例２の分割定
数設定命令と例３の分割定数使用命令とを生成しておく
ことが可能となる。これによって、例えば、１個のフィ
ールド分の無駄領域が発生する場合に、その領域を上記
分割定数設定命令で埋めておくことでコード効率が向上
される。 ［コンパイラの構成］図５は、本コンパイラの構成及び
関連する入出力データを示すブロック図である。

【００５１】本コンパイラは、大きく分けて３つのグル
ープ、即ち、(i)高級言語で書かれたソースコード４１
から直列型のアセンブラコード４２を生成するグループ
（コンパイラ上流部１０、アセンブラコード生成部１
１）と、(ii)直列型のアセンブラコード４２に対して本
ＶＬＩＷプロセッサ１００に特有の並列化スケジューリ
ングを施すことで並列化されたアセンブラコード４３や
そのオブジェクトコード４４ａ〜４４ｂ等を生成するグ
ループ（定数分割部１２、並列化スケジューリング部１
３、定数結合部１４、コード出力部１５及び並列化アセ
ンブラ部１６）と、(iii)複数の再配置可能なオブジェ
クトコード４４ａ〜４４ｂを連結編集することにより最
終の実行可能コード４６を生成するグループ（リンカ部
１７）から構成される。

【００５２】なお、再配置情報４５ａ〜４５ｂ及び配置
情報４０は、それぞれリンカ部１７に入力／リンカ部１
７から出力されるラベルに関する情報であって、最終的
なラベルアドレスを解決するための情報として用いられ
る他に、再び定数分割部１２に入力することにより最適
なコードを生成するために用いられたりする。また、図
示されている入出力データ４０〜４５、その他中間言語
データは、上記コンピュータシステムのハードディスク
にファイルとして置かれたり、メモリ上に一時データと
して置かれる。 （コンパイラ上流部１０）コンパイラ上流部１０は、フ
ァイル形式で保存されている高級言語ソースコード４１
を読み込み、構文解析及び意味解析を行なった後に内部
形式コードを生成する。更に、必要に応じて、最終的に
生成される実行可能コードのサイズやその実行時間が短
くなるようにその内部形式コードを最適化する。ここで
の処理は、通常のコンパイラ（定数復元型ＶＬＩＷプロ
セッサでない一般のプロセッサを対象とするコンパイ
ラ）が有するコンパイラ上流部による処理と同一であ
る。 （アセンブラコード生成部１１）アセンブラコード生成
部１１は、コンパイラ上流部１０により生成され最適化
された内部形式コードから直列型アセンブラコード４２
を生成する。ここで、「直列型アセンブラコード」と
は、単一オペレーションのアセンブラ命令が直列に並べ
られたコードであり、通常のプロセッサ（１個の演算ユ
ニットを備えるプロセッサ）を対象とするアセンブラコ
ードをいう。ここでの処理は、通常のコンパイラが有す
るアセンブラコード生成部による処理と同一である。 （定数分割部１２）定数分割部１２は、アセンブラコー
ド生成部１１が生成したアセンブラコード４２を読み込
み、この中に含まれる全ての長定数使用命令を分割定数
設定命令と分割定数使用命令とに分割する。つまり、各
長定数使用命令を、結果的に同一の処理を行なう２種類
の命令（分割定数設定命令と分割定数使用命令）に置き
換える。このとき、長定数使用命令中の長定数の長さに
よっては、２個以上の分割定数設定命令と分割定数使用
命令に分割される場合もある。

【００５３】ここで、「長定数」とは、１個のＶＬＩＷ
に含まれる単位オペレーションで記述できない長さの定
数をいい、具体的には、(i)分岐命令に使用される場合
においては、第１オペレーションに収まらない定数（１
ビット以上で表現される分岐ラベル）、及び(ii)転送・
演算命令に使用される場合においては、図３（ｂ）に示
された１２ビットオペレーションに収まらない定数（５
ビット以上で表現される定数）をいう。また、「長定数
使用命令」とは、長定数を用いる命令をいう。

【００５４】一方、１個のＶＬＩＷに含まれる単位オペ
レーションで記述できる定数、具体的には、転送・演算
命令に使用される定数であって４ビット以下で表現され
る定数を「短定数」と呼び、短定数を用いる命令を「短
定数使用命令」と呼ぶ。なお、分割定数使用命令は、形
式的には短定数（４ビット以下の桁数の定数）を用いて
表現された命令であるので、短定数使用命令に属する。

【００５５】定数分割部１２での処理の詳細は以下の通
りである。図６は、定数分割部１２での処理手順を示す
フローチャートである。定数分割部１２は、アセンブラ
コード生成部１１が生成したアセンブラコード４２中の
全ての命令について、以下の処理（ステップＳ２〜Ｓ
４）を繰り返す（ステップＳ１〜Ｓ５）。

【００５６】まず、定数分割部１２は、着目する命令
（以下、単に「着目命令」と呼ぶ。）に含まれるラベル
のサイズ（ラベルが示すアドレスを表現するために必要
なビット数）を決定する（ステップＳ２）。具体的に
は、そのラベルが同じコンパイル単位のソースコード４
１内に存在するためにサイズの分かる局所ラベルである
場合や配置情報４０等によってサイズが明示されている
場合にはそのサイズを、他のコンパイル単位のソースコ
ード４１内に存在するためにサイズの分からない外部ラ
ベルである場合にはそのサイズを仮定してラベルにサイ
ズ情報を付加する。なお、本実施形態ではサイズの分か
らないラベルは使用頻度の最も高いアドレスサイズとし
て統計的に得られている１６ビット長であると仮定する
ものとする。

【００５７】次に、着目命令が長定数使用命令か否かを
判断する（ステップＳ３）。長定数使用命令である場合
には、その長定数使用命令を分割定数設定命令と分割定
数使用命令とに分割する（ステップＳ４）。具体的に
は、長定数使用命令が分岐命令である場合には、その長
定数（分岐ラベルが示すアドレス）を下位から順に１２
ビット単位で分割し、得られた分割定数を上位から順に
定数バッファ１０７に設定する１個以上の分割定数設定
命令と１個の分割定数使用命令（分岐命令のオペコード
に相当する命令）を生成し、その着目命令をそれら分割
定数設定命令及び分割定数使用命令で置き換える。例え
ば、長定数が１９ビットの場合には、リーディングゼロ
を付加した２４ビット（１２ビットの倍数）の定数とみ
なして上位１２ビットと下位１２ビットに分割し、上位
１２ビットの分割定数についての分割定数設定命令、下
位１２ビットの分割定数についての分割定数設定命令及
び分割定数使用命令の合計３個の命令をこの順で生成
し、これらで着目命令を置き換える。

【００５８】一方、長定数使用命令が転送・演算命令で
ある場合には、その長定数のうち短定数（下位４ビット
分）を超える部分を下位から順に１２ビット単位で分割
し、得られた分割定数を上位から順に定数バッファ１０
７に設定する１個以上の分割定数設定命令と１個の分割
定数使用命令（転送・演算命令のオペコードと短定数を
示すオペランドを含む命令）を生成し、その着目命令を
それら分割定数設定命令及び分割定数使用命令で置き換
える。例えば、長定数が１９ビットの場合には、リーデ
ィングゼロを付加した２８ビット（１２ビット×ｎ＋４
ビット）の定数とみなして上位１２ビットと続く中位１
２ビットと下位４ビットに分割し、上位１２ビットの分
割定数についての分割定数設定命令、中位１２ビットの
分割定数についての分割定数設定命令及び下位４ビット
の短定数を含む分割定数使用命令の合計３個の命令をこ
の順で生成し、これらで着目命令を置き換える。

【００５９】なお、長定数使用命令が分岐命令か転送・
演算命令かによって長定数の分割方法を変えているの
は、分岐命令が置かれる第１フィールド５１には分割定
数（分岐ラベル）を含ませることができないが、転送・
演算命令が置かれる第２及び第３フィールド５２及び５
３には分割定数（短定数）を含ませることができるから
である。 （並列化スケジューリング部１３）並列化スケジューリ
ング部１３は、定数分割部１２によって長定数使用命令
が排除された後の直列型アセンブラコードを入力とし、
アセンブラ命令レベルでの並列性を検出し、図２（ａ）
の３オペレーションフォーマット又は図２（ｂ）の２オ
ペレーションフォーマットのいずれかに対応するＶＬＩ
Ｗにパッキングされた並列化アセンブラコードを生成す
る。ここで、「並列化アセンブラコード」とは、ＶＬＩ
Ｗプロセッサを対象とするアセンブラコードをいい、並
列実行可能な複数のオペレーションを特定するようアセ
ンブラ命令が並列かつ直列に並べられている。

【００６０】この並列化スケジューリング部１３はさら
に、依存グラフ生成部２０と命令並べ替え部２１から成
る。 （依存グラフ生成部２０）依存グラフ生成部２０は、定
数分割部１２から出力されたアセンブラコードについて
依存グラフを生成する。ここで、「依存グラフ」とは、
アセンブラ命令をノード（節）とし、命令間の実行順序
関係をリンク（矢、エッジとも呼ばれる）として表した
有向グラフであり、アセンブラコード中の命令の実行順
序を規定する。

【００６１】依存グラフ生成部２０での処理の詳細は以
下の通りである。図７は、依存グラフ生成部２０での処
理手順を示すフローチャートである。依存グラフ生成部
２０は、定数分割部１２によって長定数使用命令が排除
された後の直列型アセンブラコード中の全ての命令につ
いて、以下の処理（ステップＳ１２〜Ｓ２７）を繰り返
す（ステップＳ１１〜Ｓ２９）。

【００６２】つまり、着目命令についてのノードを生成
した後に（ステップＳ１２）、(i)レジスタ群１０８に
ついての排他制御に基づく依存グラフの生成（ステップ
Ｓ１３〜Ｓ１８）と、(ii)メモリについての排他制御に
基づく依存グラフの生成（ステップＳ１９〜Ｓ２４）
と、(iii)定数バッファ１０７についての排他制御に基
づく依存グラフの生成（ステップＳ２５〜Ｓ２８）を繰
り返す。その詳細は以下の通りである。

【００６３】まず、依存グラフ生成部２０は、着目命令
に対応するノードを生成する（ステップＳ１２）。具体
的には、着目命令とノードを対応づける情報を生成す
る。次に、着目命令がレジスタを参照しているか否か判
定する（ステップＳ１３）。ここで、「レジスタの参
照」とは、レジスタの値を読み出すことをいう。レジス
タを参照している場合には、直前のレジスタ定義命令
（そのレジスタを定義する命令であって、かつ、直前の
命令）を特定し、特定したその命令からこの着目命令に
入射するリンクを張る（ステップＳ１４）。具体的に
は、特定した命令に対応するノードから着目命令に対応
するノードに入射するリンクを特定する情報を生成す
る。

【００６４】ここで、「レジスタの定義」とは、レジス
タの値を破壊して新たな値を設定することをいう。ま
た、「直前の命令」とは、着目命令に先行する最も近い
命令をいう。なお、１個の命令において複数のレジスタ
を参照している場合には、依存グラフ生成部２０は、そ
れぞれのレジスタに対して上記ステップＳ１３、Ｓ１４
での処理を繰り返す。このことは、以降のステップにつ
いても同様である。

【００６５】次に、依存グラフ生成部２０は、その着目
命令がレジスタを定義しているか否かを判定する（ステ
ップＳ１５）。レジスタを定義している場合には、直前
のレジスタ操作命令（そのレジスタを操作する命令であ
って、かつ、直前の命令）を特定し、特定したその命令
がレジスタ定義命令であるか否かを判定する（ステップ
Ｓ１６）。ここで、「レジスタの操作」とは、レジスタ
の定義と参照を含む意味である。

【００６６】その結果、レジスタ定義命令である場合に
は、そのレジスタ定義命令から着目命令に入射するリン
クを張る（ステップＳ１７）。一方、レジスタ定義命令
でない場合、即ち、レジスタ参照命令である場合には、
その直前のレジスタ定義命令を特定し、そのレジスタ定
義命令が置かれている位置から着目命令が置かれている
位置までの区間に置かれた全てのレジスタ参照命令（そ
のレジスタを参照する命令）から着目命令に入射するリ
ンクを張る（ステップＳ１８）。

【００６７】以上のレジスタの参照と定義に関する処理
（ステップＳ１３〜Ｓ１８）をメモリについても行う
（ステップＳ１９〜２４）。続いて、依存グラフ生成部
２０は、着目命令が分割定数設定命令であるか否かを判
定する（ステップＳ２５）。分割定数設定命令である場
合には、直前の定数バッファ操作命令からこの着目命令
に入射するリンクを張る（ステップＳ２６）。ここで、
「定数バッファ操作命令」とは、定数バッファ１０７を
操作（定義及び参照）する命令、即ち、分割定数設定命
令と分割定数使用命令とを含む意味である。

【００６８】最後に、依存グラフ生成部２０は、着目命
令が分割定数使用命令であるか否かを判定する（ステッ
プＳ２７）。分割定数使用命令である場合には、直前の
定数バッファ操作命令からこの着目命令に入射するリン
クを張る（ステップＳ２８）。なお、レジスタに関する
依存グラフの生成処理（ステップＳ１３〜Ｓ１８）と定
数バッファ１０７に関する依存グラフの生成処理（ステ
ップＳ２５〜Ｓ２８）とが相違するのは、定数バッファ
１０７にアクセスする分割定数設定命令及び分割定数使
用命令は、いずれも定数バッファ１０７の参照と定義の
両方を伴う命令だからである。つまり、定数バッファ１
０７はシフトレジスタから構成されるので、分割定数設
定命令はシフト＆セット（参照と定義）を伴う命令であ
り、また、定数バッファ１０７は参照された直後に内容
がクリアされるので、分割定数使用命令は参照だけでな
く定義を伴う命令だからである。 （命令並べ替え部２１）命令並べ替え部２１は、依存グ
ラフ生成部２０によって生成された依存グラフが示す実
行順序を遵守しつつ、定数分割部１２から出力された直
列型アセンブラコード中の各命令を対象プロセッサ１０
０のＶＬＩＷ単位でパッキングしながら並べ替えてい
く。このとき、各命令が可能な限り並列に実行されるよ
うに、かつ、実行時間が短くなるように命令を並べ替え
る。

【００６９】命令並べ替え部２１での処理の詳細は以下
の通りである。図８は、命令並べ替え部２１での処理手
順を示すフローチャートである。命令並べ替え部２１
は、直列型アセンブラコード中の全ての命令についての
並べ替えを終える（ＶＬＩＷ単位でパッキングし、この
並列化スケジューリング部１３から出力し終える）ま
で、以下の処理（ステップＳ４２〜Ｓ５０）を繰り返す
（ステップＳ４１〜Ｓ５１）。

【００７０】まず、命令並べ替え部２１は、依存グラフ
を調べることで、その現時点で出力可能な全ての命令を
出力可能命令集合に入れる（ステップＳ４２）。ここ
で、「出力可能命令」とは、依存する先行命令が無いた
めに独立して実行可能（出力が可能）と判断される命令
をいい、具体的には、(i)依存グラフにおいて、自ノー
ドへ入射するリンクが無い場合、及び、(ii)自ノードへ
入射するリンク元のノードに対応する命令が全て出力済
み又は分割定数設定命令である場合における着目命令が
該当する。

【００７１】また、「出力可能命令集合」とは、その時
点における出力可能命令の全てを集めたものをいう。な
お、リンク元が分割定数設定命令である場合が含まれる
のは、もし分割定数設定命令と分割定数使用命令とが１
個のＶＬＩＷに含まれることとなった場合であっても、
それら命令は、後述するように、定数結合部１４により
１つの命令に置き換えられるので問題が生じないからで
ある。

【００７２】出力可能命令集合が作成されていると（ス
テップＳ４２）、その出力可能命令集合が空となるま
で、それら命令の一つを選択し、その集合から取り除い
ていく処理（ステップＳ４５〜Ｓ４８）を繰り返す（ス
テップＳ４３〜Ｓ４９）。但し、１個のＶＬＩＷが完成
された時点をもって、その繰り返しループ（ステップＳ
４３〜Ｓ４９）を抜け、再び出力可能命令集合を生成し
直し（ステップＳ４２）、同じ処理（ステップＳ４５〜
Ｓ４８）を繰り返す（ステップＳ４３〜Ｓ４９）。これ
は、完成されたＶＬＩＷを構成する命令が出力可能命令
集合から取り除かれた場合には、その時点において新た
な出力可能命令が発生している可能性があるためであ
る。

【００７３】そのために、まず、出力予定命令集合に入
っている命令によって１個のＶＬＩＷが完成されるか
（これ以上の命令を入れることができないか）を判定す
る（ステップＳ４４）。ここで、「出力予定命令」と
は、最終的に１個のＶＬＩＷを構成し得る並列実行可能
な命令をいい、「出力予定命令集合」とは、最大個数の
出力予定命令（１個のＶＬＩＷに配置可能な最大個数の
出力予定命令）を集めるための命令の一時的な置き場所
である。つまり、上記の出力可能命令集合に入れられた
後に、続いてこの出力予定命令集合に移された命令だけ
が、最終的なＶＬＩＷを構成する命令としてこの並列化
スケジューリング部１３から出力されることになる。

【００７４】上記ステップＳ４４において１個のＶＬＩ
Ｗが完成されないと判定された場合には、命令並べ替え
部２１は、出力可能命令集合から実行時間及びコードサ
イズを短縮するのに適した命令を１つ選択する（ステッ
プＳ４５）。具体的には、依存グラフを参照して、この
基本ブロックから生成される最終的なＶＬＩＷの総個数
を期待値として算出し、その期待値が最小となる命令を
１つ選択する。

【００７５】続いて、選択されたその命令（着目命令）
を出力予定命令集合に入れることが可能か否か判定する
（ステップＳ４６）。ここで、もし、その時点で出力予
定命令集合に既に入っている命令が存在する場合には、
既に入っている命令とその着目命令とを併せた命令が１
個のＶＬＩＷを構成し得るか（出力可能か）否かを判定
する（ステップＳ４６）。

【００７６】例えば、既に１２ビット長の命令が出力予
定命令集合にあり、前記ステップＳ４５で選ばれた命令
長が２４ビットであった場合には１個のＶＬＩＷに収ま
らないので、出力不可と判定する。また、自ノードへ入
射するリンク元の分割定数設定命令が出力済みでなく、
かつ、出力予定命令集合にない場合も出力不可と判定す
る。後者の場合は、分割定数設定命令が出力されずに分
割定数使用命令だけが出力されるという誤ったコードの
生成を回避するためである。

【００７７】上記ステップＳ４６で肯定的に判定された
場合には、その着目命令を出力可能命令集合から出力予
定命令集合に移す（ステップＳ４７、Ｓ４８）。一方、
上記ステップＳ４６で否定的に判定された場合には、そ
の時点において出力できる可能性が無くなったことにな
るので、その着目命令を出力可能命令集合から取り除く
（ステップＳ４８）。

【００７８】ステップＳ４４において出力予定命令集合
に入っている命令によって１個のＶＬＩＷが完成された
と判定された場合には、それら全ての命令を出力予定命
令集合から取り除いた後に１個のＶＬＩＷとして出力す
る（ステップＳ５０）。なお、ステップＳ４９からステ
ップＳ５０に処理手順が流れた場合に、出力予定命令集
合に残された命令だけでは１個のＶＬＩＷの全てのオペ
レーションが埋まらないときが生じるが、このときに
は、空いているオペレーションに無効命令（ｎｏｐ）を
挿入したＶＬＩＷを出力する。

【００７９】このようにして、並列化スケジューリング
部１３に入力された直列型アセンブラコードは、ＶＬＩ
Ｗ単位にパッキングされた並列化アセンブラコードとな
って出力されていく。 （定数結合部１４）定数結合部１４は、(i)定数分割部
１２による分割によって同一の長定数使用命令から生成
された分割定数設定命令と分割定数使用命令とが並列化
スケジューリング部１３によって同一のＶＬＩＷ（同一
のサイクル）にパッキングされた場合、及び、(ii)同様
に、同一の長定数使用命令から生成された複数の分割定
数設定命令が同一のＶＬＩＷ（同一のサイクル）にパッ
キングされた場合に、それぞれ、それら２つの命令を結
合した１個の長定数使用命令、及び、１個の分割定数設
定命令に置き換える。これは、定数分割部１２による分
割が無駄に終わった（複数のＶＬＩＷに跨って分割定数
を埋める必要が無かった）場合に相当する。 （コード出力部１５）コード出力部１５は、定数結合部
１４による結合（置き換え）が行われた後のアセンブラ
コードを内部形式からテキスト形式に変換し、ファイル
（並列化アセンブラコード４３）として出力する。 （並列化アセンブラ部１６）並列化アセンブラ部１６
は、コード出力部１５が出力した並列化アセンブラコー
ド４３をこのコンパイラが対象とするＶＬＩＷプロセッ
サ１００専用の機械語に変換し、再配置可能なオブジェ
クトコード４４ａ〜４４ｂと再配置情報４５ａ〜４５ｂ
とを生成する。このときに、ＶＬＩＷの第１フィールド
５１に置くフォーマット情報を決定する。例えば、分割
定数設定命令を含むＶＬＩＷであれば、分割定数のみが
置かれたフィールドと、その旨を示すフォーマット情報
に対応する機械語を生成する。

【００８０】再配置情報４５ａ〜４５ｂは、各オブジェ
クトコード４４ａに用いられてるラベルの名前、そのラ
ベルが用いられている命令が置かれているアドレス、そ
のラベルのサイズを示す情報からなる。このラベルのサ
イズは、定数分割部１２によって決定されたサイズ（図
６のステップＳ２において決定されたラベルのサイズ）
であり、外部ラベルである場合には暫定的な値（上述の
例では１６ビット）である。 （リンカ部１７）リンカ部１７は、異なるコンパイル単
位で生成された複数の再配置可能なオブジェクトコード
４４ａ〜４４ｂを１つに連結編集し、中に含まれる不定
ラベルを解決し、対象とするＶＬＩＷプロセッサ１００
用の最終的な実行可能コード４６及び配置情報４０を生
成する。

【００８１】図９は、リンカ部１７の詳細な構成を示す
ブロック図である。リンカ部１７はさらに、ラベルアド
レス算出部２２、命令挿入部２３及び出力部２４からな
る。ラベルアドレス算出部２２は、リンカ部に入力され
る複数の再配置可能なオブジェクトコード４４ａ〜４４
ｂをリンクした後の各ラベルの最終的なアドレスを算出
するものであり、これによりラベルのサイズも確定され
る。ここでの処理は、通常のコンパイラが有するラベル
アドレス算出部による処理と同一である。

【００８２】命令挿入部２３は、ラベルアドレス算出部
２２によって算出された最終的なラベルのサイズが再配
置情報４５ａ〜４５ｂに含まれるサイズ、即ち、定数分
割部１２によって決定されたサイズより大きくなる場合
に、その手当をすべく、必要な分割定数設定命令を挿入
する。図１０は、命令挿入部２３での処理手順を示すフ
ローチャートである。

【００８３】命令挿入部２３は、リンカ部１７に入力さ
れたオブジェクトコード４４ａ〜４４ｂ中の全てのラベ
ルについて、順次一つずつ取り出して以下の処理（ステ
ップＳ６２〜Ｓ６４）を繰り返す（ステップＳ６１〜Ｓ
６５）。まず、取り出したラベル（着目ラベル）につい
ての再配置情報をリンカ部１７に入力された再配置情報
４５ａ〜４５ｂの中から読み出す（ステップＳ６２）。

【００８４】そして、読み出した再配置情報に含まれる
着目ラベルのサイズよりもラベルアドレス算出部２２に
より算出されたサイズが大きいか否か判断する（ステッ
プＳ６３）。その結果、大きい場合には、不足している
サイズに相当する定数を定数バッファ１０７に設定して
おくための分割定数設定命令を生成し、その分割定数設
定命令と無効命令とからなる新たなＶＬＩＷを着目ラベ
ルが使用されている命令を含むＶＬＩＷの直前の位置に
挿入する（ステップＳ６４）。

【００８５】これによって、ラベルのサイズについての
定数分割部１２による暫定的な決定が実際に必要なサイ
ズよりも小さく仮定された場合の手当が行われる。出力
部２４は、ラベルアドレス算出部２２によって解決され
た全てのラベルのサイズ及びそのラベルを参照している
命令のリストとからなる配置情報４０を生成し、命令挿
入部２３による処理を経た後の実行可能コード４６と共
に出力する。 ［コンパイラの具体的な動作］次に、本コンパイラの特
徴的な構成要素の動作について、具体的な命令を用いて
説明する。 ［具体例１］まず、図１１（ａ）に示される直列型アセ
ンブラコード４２がアセンブラコード生成部１１によっ
て生成され定数分割部１２に入力された場合における、
定数分割部１２及び並列化スケジューリング部１３の具
体的な動作を説明する。

【００８６】なお、図１１（ａ）に示されたアセンブラ
命令４０１、４０２の意味は以下の通りである。 「（命令４０１）add R1 , R2」 レジスタＲ１の値とレジスタＲ２の値とを加算し、その
結果をレジスタＲ２に格納する。 「（命令４０２）ld (label) , R3」 ラベルlabelが示すメモリアドレスに記憶された値をレ
ジスタＲ３にロードする。 （定数分割部１２）図１１（ａ）に示される直列型アセ
ンブラコード４２が入力された場合における定数分割部
１２の動作について、図６に示されたフローチャートに
沿って説明する。

【００８７】定数分割部１２は、図１１（ａ）に示され
た３つの命令全てについて長定数を分割するための処理
を繰り返すが（ステップＳ１〜Ｓ５）、この例では、命
令４００及び４０１は、命令中にラベルや長定数を含ま
ないので変化を受けない。命令４０２に対しては、定数
分割部１２は、ラベルlabelのサイズを決定することが
できないので、１６ビットのサイズであると仮定する
（ステップＳ２）。

【００８８】従って、定数分割部１２は、この命令４０
２が長定数使用命令であると判断し（ステップＳ３）、
この長定数使用命令４０２を分割定数設定命令と分割定
数使用命令との組に置き換える（ステップＳ４）。図１
１（ｂ）は、図１１（ａ）に示された直列型アセンブラ
コード４２が入力された場合に定数分割部１２が生成す
るコードを示す。

【００８９】本図に示されるように、図１１（ａ）にお
ける長定数使用命令４０２は分割定数設定命令４０５と
分割定数使用命令４０６との組に置き換えられる。 （依存グラフ生成部２０）いま、図１１（ｂ）に示され
る直列型アセンブラコードが並列化スケジューリング部
１３に入力されたとする。この場合における依存グラフ
生成部２０の動作について、図７に示されたフローチャ
ートに沿って説明する。

【００９０】依存グラフ生成部２０は、図１１（ｂ）に
示された３つの命令全てについて順次同じ処理を繰り返
す（ステップＳ１１〜Ｓ２９）。図１２は、図１１
（ｂ）に示される直列型アセンブラコードが並列化スケ
ジューリング部１３に入力された場合に依存グラフ生成
部２０が生成する最終的な依存グラフ６００を示す。 「（命令４０３）mov R0 , R1」 まず、依存グラフ生成部２０は、この命令４０３に対応
するノード６０１を生成する（ステップＳ１２）。

【００９１】続いて、この命令４０３はレジスタＲ０を
参照しているのでレジスタＲ０を定義する直前の命令か
ら入射するリンクを張ろうとするが（ステップＳ１３、
Ｓ１４）、ここでは、先行する命令が存在しないのでそ
のようなリンクは張られない。同様に、この命令４０３
はレジスタＲ１を定義しているのでレジスタＲ１を操作
する直前の命令を特定しようとするが（ステップＳ１
５、Ｓ１６）、先行する命令が存在しないのでリンクは
張られない。

【００９２】なお、この説明では簡単のために基本ブロ
ック（１個の入口と１個の出口を持つ処理ルーチン）が
１つと仮定しているが、複数の基本ブロックを含むプロ
グラムについて依存グラフを生成する場合であれば、先
行する基本ブロックを表す仮想ノードと後続する基本ブ
ロックを表す仮想ノードを導入し拡張することで簡単に
対応することができる。 「（命令４０４）add R1 , R2」 次に、命令４０４が処理対象となり、この命令４０４に
対応するノード６０３が生成される（ステップＳ１
２）。

【００９３】依存グラフ生成部２０は、この命令４０４
はレジスタＲ１を参照していることから、レジスタＲ１
を定義している直前の命令４０３を特定し、その命令４
０３からこの命令４０４に入射するリンク６０２を張る
（ステップＳ１３、Ｓ１４）。続いて、この命令４０４
はレジスタＲ２を定義しているのでレジスタＲ２を操作
する直前の命令を特定しようとするが（ステップＳ１
５、Ｓ１６）、そのような先行する命令が存在しないの
でリンクは張られない。 「（命令４０５）sfst label:12u」 次に、命令４０５が処理対象となり、この命令４０５に
対応するノード６０４が生成される（ステップＳ１
２）。

【００９４】この命令４０５はレジスタもメモリも操作
していないので、ステップＳ１３〜Ｓ２４におけるリン
クの対象とはならない。この命令４０５は分割定数設定
命令であるので、依存グラフ生成部２０は、直前の定数
バッファ操作命令を特定しようとするが（ステップＳ２
５、Ｓ２６）、そのような先行する命令が存在しないの
でリンクは張られない。 「（命令４０６）ld (label:4l) , R3」 最後に、命令４０６が処理対象となり、この命令４０６
に対応するノード６０６が生成される（ステップＳ１
２）。

【００９５】この命令４０６はレジスタＲ３を定義して
いるのでレジスタＲ３を操作する直前の命令を特定しよ
うとするが（ステップＳ１５、Ｓ１６）、そのような先
行する命令が存在しないのでリンクは張られない。次
に、この命令４０６は分割定数使用命令であるので、依
存グラフ生成部２０は、直前の定数バッファ操作命令４
０５を特定し、その命令４０５からこの命令４０６に入
射するリンク６０５を張る（ステップＳ２７、Ｓ２
８）。

【００９６】以上のようにして、図１２に示されるよう
に、命令４０３から命令４０４に入射するリンク６０２
と命令４０５から命令４０６に入射するリンク６０５と
が張られる。 （命令並べ替え部２１）命令並べ替え部２１は、図１２
に示された依存グラフが示す実行順序を遵守しつつ、図
１１（ｂ）に示された直列型アセンブラコードを並列化
する。この場合における命令並べ替え部２１の動作につ
いて、図８に示されたフローチャートに沿って説明す
る。

【００９７】命令並べ替え部２１は、図１１（ｂ）に示
された４つの命令４０３〜４０６全てを出力し終えるま
で、出力可能命令集合を生成する処理（ステップＳ４
２）と、生成された出力可能命令集合の命令を１つずつ
消費していく処理（ステップＳ４３〜Ｓ５０）とからな
るスケジューリングサイクルを繰り返す（ステップＳ４
１〜Ｓ５１）。 （第１回目）まず、第１回目のスケジューリングサイク
ルにおいて、命令並べ替え部２１は、出力可能命令集合
として、３つの命令４０３、４０５及び４０６からなる
集合を生成する（ステップＳ４２）。命令４０３及び４
０５は、自ノードへ入射するリンクが無い命令に相当
し、命令４０６は、自ノードへ入射するリンク元のノー
ドに対応する命令が分割定数設定命令である命令に相当
するからである。

【００９８】次に、出力予定命令集合は空であるので、
ステップＳ４４において偽と判断し、続いて最適な命令
を１つ選択することで最初の消費サイクルに入る（ステ
ップＳ４５）。ここでは、命令４０３が選択されたとす
る。そして、出力予定命令集合は空であることから、命
令並べ替え部２１は、この命令４０３を出力予定命令集
合に入れた後に（ステップＳ４７）、出力可能命令集合
から取り除く（ステップＳ４８）。

【００９９】この時点で、出力可能命令集合には命令４
０５と命令４０６が残されているが、次に、２回目の消
費サイクルを繰り返す（ステップＳ４４〜Ｓ４８）。出
力予定命令集合は未だ１個のＶＬＩＷを生成するだけの
命令が埋まっていないので、再びステップＳ４４におい
て偽と判断し、続いて、最適な命令として命令４０５を
選択したとする（ステップＳ４５）。

【０１００】選択した命令４０５と既に出力予定命令集
合に入っている命令４０３とはいずれも１２ビット長の
命令であり、１個のＶＬＩＷを構成し得るので、命令並
べ替え部２１は、この命令４０５を更に出力予定命令集
合に入れた後に（ステップＳ４７）、出力可能命令集合
から取り除く（ステップＳ４８）。この時点で、出力可
能命令集合には命令４０６だけが残されているが、出力
予定命令集合には命令４０３と命令４０５が入っている
ので、命令並べ替え部２１は、次のステップＳ４４にお
いては真と判断し、それら命令４０３及び命令４０５を
出力予定命令集合から取り除いた後に最終的な１個のＶ
ＬＩＷとして出力する（ステップＳ５０）。

【０１０１】なお、２回目の消費サイクル（ステップＳ
４５）において、最適な命令として命令４０５ではなく
命令４０６が選択されたとすると、この命令４０６は、
自ノードへ入射するリンク元の分割定数設定命令４０５
が出力済みでなく、かつ、出力予定命令集合にない場合
に相当するので、次のステップＳ４６において偽と判定
され、出力可能命令集合から取り除かれることとなり、
結果的に、同一のＶＬＩＷ（命令４０３と命令４０５と
からなるＶＬＩＷ）が出力されることになる。

【０１０２】図１１（ｃ）は、図１１（ｂ）に示される
直列型アセンブラコードが並列化スケジューリング部１
３に入力された場合に命令並べ替え部２１が生成するＶ
ＬＩＷ（並列化アセンブラコード）を示す。但し、説明
の容易化のため、ＶＬＩＷの第１フィールド５１につい
てのコードを省略している。この第１回目のスケジュー
リングサイクルによって、図１１（ｃ）に示されたＶＬ
ＩＷ４０７が生成される。 （第２回目）次に、出力可能命令集合に命令４０６が残
され状態で、第２回目のスケジューリングサイクルを開
始する。

【０１０３】命令並べ替え部２１は、新たに命令４０４
を出力可能命令集合に加える（ステップＳ４２）。命令
４０４は自ノードへ入射するリンク元のノードに対応す
る命令４０３が全て出力済みである場合における命令に
相当するからである。これによって、命令４０４と命令
４０６から構成される出力可能命令集合が生成される。

【０１０４】次に、出力予定命令集合は空であるので、
ステップＳ４４において偽と判断し、続いて最適な命令
を１つ選択することで最初の消費サイクルに入る（ステ
ップＳ４５）。ここでは、命令４０４が選択されたとす
る。そして、出力予定命令集合は空であることから、命
令並べ替え部２１は、この命令４０４を出力予定命令集
合に入れた後に（ステップＳ４７）、出力可能命令集合
から取り除く（ステップＳ４８）。

【０１０５】この時点で、出力可能命令集合には命令４
０６だけが残されるが、同様にして２回目の消費サイク
ルが繰り返され、その結果、この命令４０６も出力可能
命令集合から出力予定命令集合へ移されることになる
（ステップＳ４４〜Ｓ４８）。この時点で、出力予定命
令集合には命令４０４と命令４０６が入っているので、
命令並べ替え部２１は、次のステップＳ４４においては
真と判断し、それら命令４０４及び命令４０６を出力予
定命令集合から取り除いた後に２個目のＶＬＩＷとして
出力する（ステップＳ５０）。つまり、この第２回目の
スケジューリングサイクルによって、図１１（ｃ）に示
されたＶＬＩＷ４０８が生成される。

【０１０６】このようにして、並列化スケジューリング
部１３に入力された全ての命令がＶＬＩＷ単位でパッキ
ングされて出力され、命令並べ替え部２１によるスケジ
ューリングが終了する（ステップＳ４１〜Ｓ５１）。 （通常のコンパイラとの比較）以上の定数分割部１２と
並列化スケジューリング部１３での処理によって、図１
１（ａ）に示された直列型アセンブラコードから図１１
（ｃ）に示される２個のＶＬＩＷが生成されたが、これ
ら処理の特徴を明確にするために、通常のコンパイラに
よる場合と比較する。

【０１０７】図１７は、通常のコンパイラの構成を示す
ブロック図である。この通常のコンパイラは、本実施形
態と基本的な機能は同じであるが、本実施形態の定数分
割部１２及び定数結合部１４に相当する機能を備えてお
らず、従って、他の構成要素９１０〜９１７、９２０、
９２１も定数分割に関連する機能を備えていないものと
する。

【０１０８】従って、アセンブラコード生成部９１１が
図１１（ａ）に示される直列型アセンブラコードを生成
したとすると、その直列型アセンブラコードはそのまま
並列化スケジューリング部９１３に入力されるので、依
存グラフ生成部９２０は図１８に示される依存グラフ９
２５を生成することになる。そして、その依存グラフに
基づいて命令並べ替え部９２１は図１１（ａ）に示され
た命令の並べ替えを行なうが、図１８に示されるよう
に、命令４００と命令４０１とはその依存関係から共存
（１個のＶＬＩＷを構成）することができず、さらに、
命令４０２は２４ビット長であるために他の命令４００
及び命令４０１と共存することができないために、最終
的に、図１９に示された３個のＶＬＩＷ９３０〜９３２
を生成する。

【０１０９】この図１９と図１１（ｃ）とを比較して分
かるように、通常のコンパイラが生成する並列化アセン
ブラコードは、本実施形態によるコードよりも１個のＶ
ＬＩＷ分だけコードサイズが大きくなっており、従っ
て、実行時間も１サイクル分多くなっている。これは、
本実施形態のコンパイラによれば、図１９におけるＶＬ
ＩＷ９３２が２個の小さな命令（分割定数設定命令と分
割定数使用命令）に分割され、それぞれがＶＬＩＷ９３
０及びＶＬＩＷ９３１に生じている各無駄領域を埋める
ように分散して配置されるからである。 ［具体例２］次に、図１３（ａ）に示される直列型アセ
ンブラコード４２がアセンブラコード生成部１１によっ
て生成され定数分割部１２に入力された場合における、
リンカ部１７の動作及びそれに続く最適化について説明
する。 （リンカ部１７）図１３（ａ）〜（ｇ）は、リンカ部１
７の動作を説明するための一連の具体的なコードや関連
情報を示す図である。

【０１１０】図１３（ａ）は、アセンブラコード生成部
１１が生成した具体例２に係る直列型アセンブラコード
４２を示し、図１３（ｂ）は、その直列型アセンブラコ
ード４２を入力として定数分割部１２が生成したコード
を示し、図１３（ｃ）は、そのコードを入力として並列
化スケジューリング部１３が生成した並列化アセンブラ
コードを示し、図１３（ｄ）及び図１３（ｅ）はそれぞ
れ、その並列化アセンブラコードを入力として並列化ア
センブラ部１６が生成したオブジェクトコード４４ａ及
び再配置情報４５ａを示し、図１３（ｆ）及び図１３
（ｇ）は、そのオブジェクトコード４４ａ及び再配置情
報４５ａを入力としてリンカ部１７が生成した実行可能
コード４６及び配置情報４０を示す。

【０１１１】なお、本具体例では、アセンブラコード生
成部１１、定数分割部１２及び並列化スケジューリング
部１３が生成したコードの詳細を説明するために、図１
３（ａ）〜（ｃ）においては、各命令と共に生成される
付加情報を「＠」に続くコードを用いて表現している。
この付加情報は、その命令を特定する識別子及び分割定
数に関する情報等からなる。

【０１１２】具体的には、図１３（ａ）に示された付加
情報「＠ＩＤ数字」は、それが書かれている行に存在す
る命令の識別子（命令識別子）である。また、図１３
（ｂ）に示された付加情報の一部「ＬｂＵ１２」、「Ｌ
ｂＬ４」はそれぞれ、ラベル「ｌａｂｅｌ」の上位１２
ビット及び下位４ビットを示し、また、付加情報の一部
（サイズ情報）「Ｓ１６」は、ラベル「ｌａｂｅｌ」の
サイズを１６ビットと仮定して分割したことを示し、さ
らに付加情報の一部「Ｍ」は、ラベル「ｌａｂｅｌ」を
分割して定数バッファ１０７に格納する命令の中で最初
の命令に相当することを示す。

【０１１３】また、図１３（ａ）に示された命令４１４
は、ラベル「ｌａｂｅｌ」の記憶領域（４バイト）を確
保する擬似命令である。リンカ部１７に入力されるの
は、図１３（ｄ）に示されたオブジェクトコード４４ａ
と図１３（ｅ）に示された再配置情報４５ａである。こ
こで、図１３（ｄ）において、オブジェクトコードの
「場所情報」は、各命令が置かれるべき相対アドレスを
示し、特定のメモリ領域（セグメントやセクション）の
先頭からのオフセット（バイト単位）で表現されてい
る。記号「０x」は、続く数値を１６進数で表現してい
ることを示す。 また、「ｌａｂｅｌ:１２ｕ」、「ｌａ
ｂｅｌ:４ｌ」はそれぞれ、ラベル「ｌａｂｅｌ」の上
位１２ビット、下位４ビットの部分定数を意味する。

【０１１４】再配置情報４５ａは、図１３（ｅ）に示さ
れるように、「ラベル」、そのラベルを参照している命
令が置かれている「場所情報」、その命令に付随してい
た「付加情報」により構成されている。ここで、再配置
情報４５ａの場所情報は、ＶＬＩＷが置かれるアドレス
（３２ビット刻み）と、そのＶＬＩＷにおいてラベルを
参照する命令が配置されている単位オペレーションを特
定する順番との組み合わせによって表現されている。

【０１１５】この例では、ラベル「ｌａｂｅｌ」は、相
対アドレス「０x１０００」に置かれたＶＬＩＷの第３
オペレーションに配置された命令に参照され、そのＶＬ
ＩＷには付加情報「ＩＤ１０２．ＬｂＵ１２．Ｓ１６．
Ｍ」が添付され、さらに、相対アドレス「０x１００
４」に置かれたＶＬＩＷの第３オペレーションに配置さ
れた命令にも参照され、その命令には付加情報「ＩＤ１
０２．ＬｂＬ４．Ｓ１６」が添付されていることが示さ
れている。

【０１１６】このようなオブジェクトコード４４ａ（図
１３（ｄ））と再配置情報４５ａ（図１３（ｅ））が入
力された場合のリンカ部１７の具体的な動作は以下の通
りである。いま、ラベルアドレス算出部２２は、同時に
入力された他のオブジェクトコードを参照することで、
上記ラベル「ｌａｂｅｌ」の最終的なサイズが２８ビッ
ト長であると算出したとする。

【０１１７】命令挿入部２３は、まず、ラベル「ｌａｂ
ｅｌ」を着目ラベルとし（ステップＳ６１）、リンカ部
１７に入力された再配置情報４５ａから着目ラベル「ｌ
ａｂｅｌ」の再配置情報を取り出す（ステップＳ６
２）。次に、その再配置情報の付加情報に含まれたサイ
ズ情報「Ｓ１６」と、その着目ラベルについてラベルア
ドレス算出部２２が算出したサイズ「２８ビット」とを
比較する（ステップＳ６３）。

【０１１８】その結果、ラベルアドレス算出部２２が算
出したサイズのほうが大きいので、図１３（ｅ）に示さ
れたラベル「ｌａｂｅｌ」の再配置情報４２９及び４３
０のうち「Ｍ」の付加情報がついているもの（図１３
（ｅ）の行４２９）を特定し、その場所情報（０x１０
００．３）に係るＶＬＩＷ４２５の直前に、無効命令
（ｎｏｐ）と分割定数設定命令とからなる新たなＶＬＩ
Ｗを挿入する（ステップＳ６４）。

【０１１９】その結果、図１３（ｆ）に示されるよう
に、ＶＬＩＷ４３２の直前に新たなＶＬＩＷ４３１が追
加挿入される。なお、このＶＬＩＷ４３１中のラベル
「label:12u」は、２８ビット長のラベル「ｌａｂｅ
ｌ」のうち再配置情報中のサイズ情報が示す１６ビット
を超える部分、即ち、上位１２ビットである。また、Ｖ
ＬＩＷ４３２中の分割定数「label:12m」は、２８ビッ
ト長のラベル「ｌａｂｅｌ」の中位１２ビットを示す。

【０１２０】このようにして、コンパイル（定数分割部
１２による定数の分割）時において仮定されたラベルの
サイズが最終的なサイズと相違していた場合に、その差
分を補正する命令が追加挿入される。最後に、出力部２
４は、ラベルアドレス算出部２２により決定されたラベ
ルサイズを含む配置情報４０（図１３（ｇ））を生成
し、命令挿入部２３による命令挿入が行われた後の実行
可能コード４６（図１３（ｆ））と共に出力する。

【０１２１】なお、ラベル「ｌａｂｅｌ」の配置情報４
３６には、そのサイズ「２８」と、そのラベルを参照す
る命令の識別子「＠ＩＤ１０２」とが含まれる。ここ
で、もし、この配置情報４０を使用した後述する最適化
を行なわない場合は、このリンカ部の出力が最終の実行
可能コード４６となる。 （配置情報４０を使用した最適化）次に、上述の配置情
報４０を定数分割部１２にフィードバックし、その後の
処理を繰り返すことで最適化する場合におけるコンパイ
ラの具体的な動作を説明する。

【０１２２】図１４（ａ）〜（ｅ）は、一度生成された
配置情報４０を再び定数分割部１２に入力した場合の各
構成要素が生成するコードや関連情報を示す図である。
図１４（ａ）は、図１３（ａ）に示される直列型アセン
ブラコード４２と図１３（ｇ）に示される配置情報４０
とが入力された定数分割部１２が生成したコードを示
し、図１４（ｂ）は、そのコードを入力として並列化ス
ケジューリング部１３が生成した並列化アセンブラコー
ドを示し、図１４（ｃ）及び図１４（ｄ）はそれぞれ、
その並列化アセンブラコードを入力として並列化アセン
ブラ部１６が生成したオブジェクトコード４４ａ及び再
配置情報４５ａを示し、図１４（ｅ）は、そのオブジェ
クトコード４４ａ及び再配置情報４５ａを入力としてリ
ンカ部１７が生成した実行可能コード４６を示す。

【０１２３】まず、定数分割部１２は、入力された配置
情報４０の内容を参照することで命令識別子ＩＤ１０２
をもつ命令の外部ラベル「ｌａｂｅｌ」のサイズは２８
ビットであると決定し（図６のステップＳ２）、２８ビ
ット長としてラベル「ｌａｂｅｌ」を分割する（ステッ
プＳ３、Ｓ４）。その結果、図１３（ａ）の命令４１２
は図１４（ａ）に示される３個の命令４４２〜４４４に
置き換えられる。なお、命令４４３の付加情報「ＬｂＭ
１２」は、この命令がラベル「ｌａｂｅｌ」の中位１２
ビットを参照していることを示す。

【０１２４】並列化スケジューリング部１３は、図７及
び図８に示された手順に従って依存グラフを生成し命令
の並べ替えを実行することで、無効命令（ｎｏｐ）が挿
入されていない並列化アセンブラコード（図１４
（ｂ））を生成する。そして、並列化アセンブラ部１６
は、その並列化アセンブラコードに対応するオブジェク
トコード４４ａ（図１４（ｃ））と再配置情報４５ａ
（図１１５（ａ））とを生成する。なお、図１４（ｃ）
において、「ｌａｂｅｌ:１２ｍ」はラベル「ｌａｂｅ
ｌ」の中位１２ビットが入ることを表す。

【０１２５】最後に、リンカ部１７において、ラベルア
ドレス算出部２２はラベル「ｌａｂｅｌ」のサイズを前
回と同様の２８ビットと算出するので、命令挿入部２３
はラベル「ｌａｂｅｌ」に関しての命令のさらなる挿入
を行わないので（図１０のステップＳ６３）、生成され
る実行可能コード４６は図１４（ｅ）に示される通りと
なる。

【０１２６】この図１４（ｅ）と図１３（ｆ）を比較し
て分かるように、配置情報４０を定数分割部１２にフィ
ードバックすることで最適化した実行可能コード（図１
４（ｅ））は、そうでない実行可能コード（図１３
（ｆ））よりも１個のＶＬＩＷだけコードサイズが小さ
くなっている。なお、このように生成された実行可能コ
ード（図１４（ｅ））をフロッピーディスクやＣＤ−Ｒ
ＯＭ、半導体メモリ等の記録媒体に収納したり、伝送媒
体を介して通信することで、対象とするＶＬＩＷプロセ
ッサ１００を備えるターゲット環境に移動させることは
可能である。 ［具体例３］次に、図１５（ａ）に示される分岐命令を
含む直列型アセンブラコード４２がアセンブラコード生
成部１１によって生成され定数分割部１２に入力された
場合における、定数分割部１２及び並列化スケジューリ
ング部１３の動作について説明する。

【０１２７】図１５（ａ）は、アセンブラコード生成部
１１が生成した具体例３に係る直列型アセンブラコード
４２を示す。本図に示された分岐命令４７３の意味は以
下の通りである。 「（命令４７３）call _func」 分岐ラベル_funcにＶＬＩＷプロセッサ１００の実行制
御を移す。

【０１２８】但し、この例においては、分岐ラベル_fun
cのサイズは１２ビット長とし、関数_funcへの分岐時に
引数Ｒ１が渡されるとする。図１５（ｂ）は、図１５
（ａ）に示された直列型アセンブラコード４２が入力さ
れた場合に定数分割部１２が生成するコードを示す。分
岐命令４７３は、１２ビットの分岐ラベル_funcを伴う
ので、その分岐ラベル_funcを定数バッファ１０７に設
定する分割定数設定命令４７７と、分岐命令４７３のオ
ペコードcallに相当する分割定数使用命令４７８とに分
割される。

【０１２９】図１５（ｃ）は、図１５（ｂ）に示される
コードが入力された場合に依存グラフ生成部２０が生成
する依存グラフを示す。なお、分岐命令４７８が命令４
７４に依存しているのは、関数_func中で引数Ｒ１が使
用されるからである。図１５（ｄ）は、図１５（ｂ）の
コード及び図１５（ｃ）の依存グラフが入力された場合
に命令並べ替え部２１が中間的に生成する出力可能命令
集合と出力予定命令集合を示す。

【０１３０】第２回目のスケジューリングサイクルにお
いて、出力予定命令集合に分岐命令（call）４７８が含
まれる。図１５（ｅ）は、上記命令並べ替え部２１が生
成する並列化アセンブラコードを示す。但し、本図にお
いては、ＶＬＩＷの第１フィールド５１のコードも示さ
れている。

【０１３１】このように、本コンパイラの定数分割部１
２及び並列化スケジューリング部１３によれば、図１５
（ａ）に示される直列型アセンブラコード４２から、図
１５（ｅ）に示される２個のＶＬＩＷからなる並列化ア
センブラコードが生成される。ここで、同一の直列型ア
センブラコード４２が通常のコンパイラに入力された場
合と比較する。

【０１３２】図２０は、その場合に通常のコンパイラが
生成すると考えられる並列化アセンブラコードを示す。
通常のコンパイラによれば、図１５（ａ）に示された分
岐命令４７３は、分割されることがないので、少なくと
も１３ビット長のフィールド、即ち、連続する２個のフ
ィールドを必要とする。そのために、３個のＶＬＩＷ９
４０〜９４２からなる並列化アセンブラコードが生成さ
れ、多くの無駄領域が発生している。 ［具体例４］次に、図１６（ａ）に示される直列型アセ
ンブラコード４２がアセンブラコード生成部１１によっ
て生成され定数分割部１２に入力された場合における、
定数結合部１４の動作を中心に説明する。

【０１３３】図１６（ａ）は、アセンブラコード生成部
１１が生成した具体例４に係る直列型アセンブラコード
４２を示す。なお、この例において、分岐命令８０３に
用いられている分岐ラベル_funcのサイズは、具体例３
と同様、１２ビット長とするが、関数_funcへの分岐時
に渡される引数はないとする。

【０１３４】図１６（ｂ）は、図１６（ａ）に示された
直列型アセンブラコード４２が入力された場合に定数分
割部１２が生成するコードを示す。具体例３と同様に、
分岐命令５０３は分割定数設定命令５０７と分割定数使
用命令５０８とに分割される。図１６（ｃ）は、図１６
（ｂ）に示されるコードが入力された場合に依存グラフ
生成部２０が生成する依存グラフを示す。

【０１３５】図１６（ｄ）は、図１６（ｂ）のコード及
び図１６（ｃ）の依存グラフが入力された場合に命令並
べ替え部２１が中間的に生成する出力可能命令集合と出
力予定命令集合を示す。具体例３と相違し、第２回目の
スケジューリングサイクルにおいて、出力予定命令集合
に分割定数設定命令５０７と分割定数使用命令５０８が
含まれる。

【０１３６】図１６（ｅ）は、上記命令並べ替え部２１
が生成する並列化アセンブラコードを示す。この並列化
アセンブラコードは２個のＶＬＩＷ５０９及び５１０か
らなるが、ＶＬＩＷ５１０の第１フィールド５１及び第
２フィールド５２には、元々１個の分岐命令５０３であ
ったものが分割されて生成された命令５０７及び５０８
が置かれている。

【０１３７】図１６（ｆ）は、図１６（ｅ）の並列化ア
センブラコードが入力された場合に定数結合部１４が生
成するコードを示す。定数結合部１４は、ＶＬＩＷ５１
０には同一の長定数使用命令（分岐命令５０３）から生
成された分割定数設定命令５０７と分割定数使用命令５
０８とが配置されていることを検出し、それら２つの命
令５０７及び５０８を、それらを結合した１個の長定数
使用命令（元の分岐命令５０３と同じ形式の命令）に置
き換える。これによって、定数分割部１２による分割が
無駄に終わった（複数のＶＬＩＷに跨って分割定数を埋
める必要が無かった）場合の手当てが行われる。

【０１３８】なお、本実施形態のコンパイラが対象とす
るプロセッサは、上記特願平９―１５９０５８や特願平
９―１５９０５９に開示されたＶＬＩＷプロセッサに近
いものであったが、本発明は、これらに限定されるもの
ではない。元々１個の命令であったものが分割されて複
数のＶＬＩＷに跨って配置されたプログラムを実行する
定数復元型プロセッサであればよい。

【０１３９】また、本実施形態のコンパイラは、図２
（ａ）及び図２（ｂ）に示される２種類のフォーマット
のＶＬＩＷを生成したが、本発明は、これら２種類に限
定されるものではない。例えば、１６ビット長のオペレ
ーション３個からなるＶＬＩＷを生成することもでき
る。本発明は、目的とするＶＬＩＷのオペレーションに
収まる定数のサイズに基づいて、命令中の定数を分割し
並列化スケジューリングする技術だからである。

【０１４０】また、本実施形態のコンパイラが対象とす
るＶＬＩＷプロセッサ１００は、３２ビット長のシフト
レジスタ（定数バッファ１０７）を１個備え、この格納
値が参照されると直後にゼロが格納されたが、本発明
は、このような定数バッファ１０７を備えるプロセッサ
に限定されない。独立した２個以上の定数を格納する定
数バッファを備え、これら格納場所を明示的に指示する
命令や、内容をクリアする命令を備えるプロセッサであ
ってもよい。具体的には、分割定数設定命令を生成する
際に、その命令と共に格納場所を指示する命令を生成し
たり、また、分割定数使用命令を生成する際に、その命
令と共に内容をクリアする命令を生成すればよい。

【０１４１】また、本実施形態の定数分割部１２は、ラ
ベルを含む１個の分岐命令に対して、そのラベルだけを
定数バッファ１０７に格納する１個の分割定数設定命令
とそのラベルを使用して分岐する１個の分割定数使用命
令とに分割したが、これに限られず、例えば、ラベルの
サイズが定数バッファ１０７よりも大きい場合には、さ
らにラベルを２個に分割し、それぞれを定数バッファ１
０７に格納する２個の分割定数設定命令と１個の分割定
数使用命令とに分割してもよい。

【０１４２】また、定数を分割する際には、４ビットや
１２ビットという数値が固定的に用いられたが、本発明
はこれら数値に限定されない。さらに、本実施形態の定
数分割部１２は、サイズの分からないラベルは使用頻度
の最も高いアドレスサイズ（１６ビット長）と仮定した
が、対象プロセッサで用いられる最大のアドレスサイズ
と仮定してもよい。また、サイズの不明な定数が転送・
演算命令のオペランドである場合には、対象プロセッサ
で用いられる最大の定数サイズと仮定したり、使用頻度
の最も高い定数サイズと仮定してもよい。これら仮定さ
れるサイズは、デフォルト値としてコンパイラに予め記
憶させておいたり、コンパイラの起動時にオプションと
してユーザから指定させてもよい。

【０１４３】また、上記具体例１の命令並べ替え部２１
は、第１回目のスケジューリングサイクルにおいて出力
可能命令集合に残された命令４０６に新たな命令４０４
を加えることで第２回目のサイクルを継続したが、各サ
イクルごとに出力可能命令集合の要素をクリアし再計算
してもよい。

【０１４４】

【発明の効果】以上の説明から明らかなように、本発明
に係るコンパイラは、直列に並べられた命令からなる命
令列を複数の命令を同時並列に実行するプロセッサを対
象とする長語命令列に変換するコンパイラであって、入
力された前記命令列中の定数を用いた命令を複数の命令
に分割する分割ステップと、分割後の命令列に対して各
命令の実行順序に基づく依存関係を解析する解析ステッ
プと、解析された依存関係を遵守しつつ分割後の前記命
令列に対して同時並列に実行できる複数の命令を単位と
する前記長語命令列に並べ替える並べ替えステップとを
含むことを特徴とする。

【０１４５】これによって、ソースプログラム中の定数
を用いた命令は、よりサイズの小さい２以上の命令に分
割され、並列化スケジューリングが行われるので、定数
復元型ＶＬＩＷプロセッサに好適なコンパイラが実現さ
れる。つまり、無駄領域を有するＶＬＩＷの生成が抑制
される。ここで、前記分割ステップは、定数を用いた前
記命令が前記長語命令を構成する単位オペレーションに
収まるサイズであるか否か判定する命令サイズ判定サブ
ステップと、単位オペレーションに収まるサイズでない
と判定した場合に前記命令を前記単位オペレーションに
収まるサイズの複数の命令に分割する分割サブステップ
とを含むとすることができる。

【０１４６】これによって、目的とするＶＬＩＷに収ま
らないサイズの命令だけが分割され並列化スケジューリ
ングされるので、目的とするＶＬＩＷと全く無関係なサ
イズの命令を含むソースプログラムであっても、分割処
理は必要最低限の命令に対してのみ行われ、コンパイル
に要する処理時間が短縮される。また、前記分割サブス
テップにおいては、定数を用いた前記命令をその定数を
前記プロセッサが備える記憶バッファに格納する命令と
格納された前記定数を用いる命令とに分割するとするこ
とができる。

【０１４７】これによって、命令中の定数全部が定数バ
ッファに格納されるので、その定数を使用する命令中に
は定数をオペランドとして含ませる必要がなくなり、オ
ペコードのみからなる小さなサイズのオペレーションフ
ィールドを有するＶＬＩＷに対応したコンパイラが実現
される。また、前記分割サブステップにおいては、定数
を用いた前記命令をその定数を分割して得られる部分定
数を前記プロセッサが備える記憶バッファに格納する命
令と格納された前記部分定数を用いる命令とに分割する
とすることができる。

【０１４８】これによって、目的とするＶＬＩＷに配置
できる定数領域のサイズを超えた部分定数だけを定数バ
ッファに格納しておき、後の命令によって使用すること
ができるので、小さなサイズのオペランド指定を含むオ
ペレーションフィールドを有するＶＬＩＷに対応したコ
ンパイラが実現される。また、前記コンパイラはさら
に、前記分割サブステップにおいて分割生成された２以
上の命令が前記並べ替えステップにおける並べ替えによ
って同一の長語命令に配置された場合にそれら命令を結
合する結合ステップを含むとすることができる。

【０１４９】これによって、１個の命令であるべきもの
（分割する必要のなかった命令）が２以上の命令に分割
された後に異なるＶＬＩＷのオペレーションに配置され
実行されることによる実行速度の低下という不具合の発
生が回避されたり、分割定数設定命令が誤った分割定数
使用命令と結合されてしまうことが防止される。また、
前記命令サイズ判定サブステップにおいては、前記定数
の最終的なサイズが決定されていない場合にはそのサイ
ズを仮定して前記判定を行い、前記コンパイラはさら
に、定数の最終的なサイズを決定しながら複数の前記長
語命令列を連結編集する定数サイズ決定ステップと、決
定された定数のサイズが前記命令サイズ判定サブステッ
プにおいて仮定されたその定数のサイズよりも大きい場
合にその差分サイズに相当する部分定数を前記記憶バッ
ファに補充して格納する命令を生成し前記長語命令列に
挿入する挿入ステップとを含むとすることができる。

【０１５０】これによって、コンパイルやアセンブル時
においてラベル等のサイズが解決できないために生じる
分割処理とリンク処理での不整合が解消されるので、複
数のコンパイル単位で生成されたオブジェクトモジュー
ルをリンクするようなプログラム開発に対応したコンパ
イラが実現される。また、前記命令サイズ判定サブステ
ップにおいては、前記定数の最終的なサイズが決定され
ていない場合にはそのサイズを前記プロセッサで用いら
れる最大のアドレスサイズや定数サイズと仮定したり、
使用頻度の最も高いアドレスサイズや定数サイズと仮定
することができる。

【０１５１】これによって、上記仮定に基づく不整合の
発生頻度が抑制されるので、無効命令が挿入されたＶＬ
ＩＷの生成頻度も抑制される。また、前記コンパイラ
は、前記定数サイズ決定ステップの後に再び前記分割ス
テップを実行させ、前記分割ステップ中の前記命令サイ
ズ判定サブステップにおいては、前記定数サイズ決定ス
テップにおいて決定された定数の最終的なサイズを考慮
して前記判定を行うとすることができる。

【０１５２】これによって、命令の分割時においては、
最終的なラベルのサイズが考慮されるので、もはや上記
命令の挿入は不要となり、コードサイズ及び実行時間が
短縮化された実行可能コードが生成される。また、前記
コンパイラは、前記再度の分割ステップに続いて再び前
記解析ステップと前記並べ替えステップとを実行させる
とすることができる。

【０１５３】これによって、適正な定数分割に加えて並
列化スケジューリングによる最適化が繰り返されること
になるので、よりコード効率の高い実行可能コードが生
成されるという効果がある。また、本発明に係る実行可
能コードは、複数の命令を同時並列に実行するプロセッ
サを対象とする長語命令列であって、前記長語命令列中
の一の長語命令には、前記長語命令列中に暗黙的に指定
される前記プロセッサが備える記憶バッファに格納され
る定数が置かれ、前記一の長語命令に後続し、かつ、最
初に前記記憶バッファを参照する他の一の長語命令に
は、前記記憶バッファに格納された定数を用いる命令が
置かれていることを特徴とする。

【０１５４】これによって、長語命令列は、元々１個の
定数であったものや元々１個の定数を用いた命令であっ
たものがよりサイズの小さい２以上の定数や命令に分割
されて配置され、かつ、定数復元型プロセッサによって
元の定数や命令に復元されて実行されるようスケジュー
リングされているので、定数復元型ＶＬＩＷプロセッサ
に好適な実行可能コード、即ち、無駄領域を有するＶＬ
ＩＷの生成が抑制されたコード効率の高い実行可能コー
ドが提供される。

【図面の簡単な説明】

【図１】本発明に係るコンパイラが対象とするプロセッ
サ１００のアーキテクチャの一例を示すブロック図であ
る。

【図２】図２（ａ）及び（ｂ）は、同コンパイラが生成
するＶＬＩＷの２種類のフォーマットを示し、それぞ
れ、３オペレーションフォーマット（図２（ａ））及び
２オペレーションフォーマット（図２（ｂ））を示す。

【図３】図３（ａ）〜（ｃ）は、同ＶＬＩＷ中の１２ビ
ットオペレーションにおける３種類のフォーマットを示
し、それぞれ、レジスタ間演算のフォーマット（図３
（ａ））、レジスタと４ビット定数を用いた演算のフォ
ーマット（図３（ｂ））、定数バッファ１０７に格納す
る１２ビットの分割定数のみを指定したフォーマット
（図３（ｃ））を示す。

【図４】図４（ａ）及び（ｂ）は、同ＶＬＩＷ中の２４
ビットオペレーションにおける２種類のフォーマットを
示し、それぞれ、レジスタと１６ビット定数を用いた演
算のフォーマット（図４（ａ））、定数バッファ１０７
に格納する２４ビットの分割定数のみを指定したフォー
マット（図４（ｂ））を示す。

【図５】同コンパイラの構成及び関連する入出力データ
を示すブロック図である。

【図６】同コンパイラの定数分割部１２での処理手順を
示すフローチャートである。

【図７】同コンパイラの依存グラフ生成部２０での処理
手順を示すフローチャートである。

【図８】同コンパイラの命令並べ替え部２１での処理手
順を示すフローチャートである。

【図９】同コンパイラのリンカ部１７の詳細な構成を示
すブロック図である。

【図１０】同リンカ部１７の命令挿入部２３での処理手
順を示すフローチャートである。

【図１１】図１１（ａ）〜（ｃ）は、具体例１に係る一
連の入出力コード及び関連データを示し、それぞれ、ア
センブラコード生成部１１によって生成され定数分割部
１２に入力される直列型アセンブラコード４２（図１１
（ａ））、その直列型アセンブラコード４２が入力され
た場合に定数分割部１２が生成するコード（図１１
（ｂ））、このコードが並列化スケジューリング部１３
に入力された場合に命令並べ替え部２１が生成するＶＬ
ＩＷ（図１１（ｃ））を示す。

【図１２】図１１（ｂ）に示される直列型アセンブラコ
ードが並列化スケジューリング部１３に入力された場合
に依存グラフ生成部２０が生成する最終的な依存グラフ
である。

【図１３】図１３（ａ）〜（ｇ）は、具体例２に係る一
連の入出力コード及び関連データを示し、それぞれ、ア
センブラコード生成部１１が生成した具体例２に係る直
列型アセンブラコード４２（図１３（ａ））、その直列
型アセンブラコード４２を入力として定数分割部１２が
生成したコード（図１３（ｂ））、そのコードを入力と
して並列化スケジューリング部１３が生成した並列化ア
センブラコード（図１３（ｃ））、その並列化アセンブ
ラコードを入力として並列化アセンブラ部１６が生成し
たオブジェクトコード４４ａ（図１３（ｄ））及び再配
置情報４５ａ（図１３（ｅ））、そのオブジェクトコー
ド４４ａ及び再配置情報４５ａを入力としてリンカ部１
７が生成した実行可能コード４６（図１３（ｆ））及び
配置情報４０（図１３（ｇ））を示す。

【図１４】図１４（ａ）〜（ｅ）は、一度生成された配
置情報４０を再び定数分割部１２に入力した場合の各構
成要素が生成する具体例２に係る一連の入出力コードや
関連データを示し、それぞれ、図１３（ａ）に示される
直列型アセンブラコード４２と図１３（ｇ）に示される
配置情報４０とが入力された定数分割部１２が生成した
コード（図１４（ａ））、そのコードを入力として並列
化スケジューリング部１３が生成した並列化アセンブラ
コード（図１４（ｂ））、その並列化アセンブラコード
を入力として並列化アセンブラ部１６が生成したオブジ
ェクトコード４４ａ（図１４（ｃ））及び再配置情報４
５ａ（図１４（ｄ））を示し、そのオブジェクトコード
４４ａ及び再配置情報４５ａを入力としてリンカ部１７
が生成した実行可能コード４６（図１４（ｅ））を示
す。

【図１５】図１５（ａ）〜（ｅ）は、具体例３に係る一
連の入出力コード及び関連データを示し、それぞれ、ア
センブラコード生成部１１が生成した直列型アセンブラ
コード４２（図１５（ａ））、その直列型アセンブラコ
ード４２が入力された場合に定数分割部１２が生成する
コード（図１５（ｂ））、そのコードが入力された場合
に依存グラフ生成部２０が生成する依存グラフ（図１５
（ｃ））、そのコード及び依存グラフが入力された場合
に命令並べ替え部２１が中間的に生成する出力可能命令
集合と出力予定命令集合（図１５（ｄ））、その命令並
べ替え部２１が生成する並列化アセンブラコード（図１
５（ｅ））を示す。

【図１６】図１６（ａ）〜（ｆ）は、具体例４に係る一
連の入出力コード及び関連データを示し、それぞれ、ア
センブラコード生成部１１が生成した直列型アセンブラ
コード４２（図１６（ａ））、その直列型アセンブラコ
ード４２が入力された場合に定数分割部１２が生成する
コード（図１６（ｂ））、そのコードが入力された場合
に依存グラフ生成部２０が生成する依存グラフ（図１６
（ｃ））、そのコード及び依存グラフが入力された場合
に命令並べ替え部２１が中間的に生成する出力可能命令
集合と出力予定命令集合（図１６（ｄ））、その命令並
べ替え部２１が生成する並列化アセンブラコード（図１
６（ｅ））、その並列化アセンブラコードが入力された
場合に定数結合部１４が生成するコード（図１６
（ｆ））を示す。

【図１７】通常のコンパイラの構成を示すブロック図で
ある。

【図１８】同コンパイラの依存グラフ生成部９２０が生
成する依存グラフを示す。

【図１９】同コンパイラの命令並べ替え部９２１が生成
するＶＬＩＷを示す。

【図２０】同コンパイラが生成する並列化アセンブラコ
ードを示す。

【符号の説明】

１０ コンパイラ上流部 １１ アセンブラコード生成部 １２ 定数分割部 １３ 並列化スケジューリング部 １４ 定数結合部 １５ コード出力部 １６ 並列化アセンブラ部 １７ リンカ部 ２０ 依存グラフ生成部 ２１ 命令並べ替え部 ２２ ラベルアドレス算出部 ２３ 命令挿入部 ２４ 出力部 ４０ 配置情報 ４１ ソースコード ４２ 直列型アセンブラコード ４３ 並列化アセンブラコード ４４ａ、４４ｂ オブジェクトコード ４５ａ、４５ｂ 再配置情報 ４６ 実行可能コード ５１ 第１フィールド ５２ 第２フィールド ５３ 第３フィールド １００ ＶＬＩＷプロセッサ １０１ 命令フェッチ回路 １０２ 命令レジスタ １０３〜１０５ 第１〜第３命令解読器 １０６ 実行部 １０７ 定数バッファ １０８ レジスタ群 １０９ 第１演算器 １１０ 第２演算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 越村 竜一郎 大阪市中央区城見２丁目１番61号 株式 会社松下ソフトリサ−チ内 (56)参考文献 特開 平８−194626（ＪＰ，Ａ) 特開 平８−6797（ＪＰ，Ａ) 特開 平５−150979（ＪＰ，Ａ) 特開 平４−51328（ＪＰ，Ａ) 特開 平６−51993（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/45

Claims (25)

(57)【特許請求の範囲】
1. 【請求項１】 直列に並べられた命令からなる命令列
   を、複数の命令を同時並列に実行するプロセッサを対象
   とする長語命令列に変換する装置であって、 入力された前記命令列中の定数を用いた命令を、その定
   数を前記プロセッサが備える記憶バッファに格納する命
   令と、格納された定数を使用する命令とに分割する手段
   と、 分割後の命令列に対して各命令の実行順序に基づく依存
   関係を、記憶バッファへの定数の格納及び定数の使用の
   順序関係も含めて解析する手段と、 解析された依存関係を遵守しつつ分割後の前記命令列に
   対して同時並列に実行できる複数の命令を単位とする前
   記長語命令列に並べ替える手段とを備えたことを特徴と
   するプログラム変換装置。
2. 【請求項２】 直列に並べられた命令からなる命令列
   を、複数の命令を同時並列に実行するプロセッサを対象
   とする長語命令列に変換する装置であって、 入力された前記命令列中の定数を用いた命令を、その定
   数を分割して得られる部分定数を前記プロセッサが備え
   る記憶バッファに格納する命令と、格納された前記部分
   定数を使用する命令とに分割する手段と、 分割後の命令列に対して各命令の実行順序に基づく依存
   関係を、記憶バッファへの定数の格納及び定数の使用の
   順序関係も含めて解析する手段と、 解析された依存関係を遵守しつつ分割後の前記命令列に
   対して同時並列に実行できる複数の命令を単位とする前
   記長語命令列に並べ替える手段とを備えたことを特徴と
   するプログラム変換装置。
3. 【請求項３】 直列に並べられた命令からなる命令列
   を、複数の命令を同時並列に実行するプロセッサを対象
   とする長語命令列に変換するプログラムを記録した記録
   媒体であって、 入力された前記命令列中の定数を用いた命令を、その定
   数を前記プロセッサが備える記憶バッファに格納する命
   令と、格納された定数を使用する命令とに分割する分割
   ステップと、 分割後の命令列に対して各命令の実行順序に基づく依存
   関係を、記憶バッファへの定数の格納及び定数の使用の
   順序関係も含めて解析する解析ステップと、 解析された依存関係を遵守しつつ分割後の前記命令列に
   対して同時並列に実行できる複数の命令を単位とする前
   記長語命令列に並べ替える並べ替えステップとをコンピ
   ュータに実行させるためのプログラムを記録したコンピ
   ュータ読み取り可能な記録媒体。
4. 【請求項４】 直列に並べられた命令からなる命令列
   を、複数の命令を同時並列に実行するプロセッサを対象
   とする長語命令列に変換するプログラムを記録した記録
   媒体であって、 入力された前記命令列中の定数を用いた命令を、その定
   数を分割して得られる部分定数を前記プロセッサが備え
   る記憶バッファに格納する命令と、格納された前記部分
   定数を使用する命令とに分割する分割ステップと、 分割後の命令列に対して各命令の実行順序に基づく依存
   関係を、記憶バッファへの定数の格納及び定数の使用の
   順序関係も含めて解析する解析ステップと、 解析された依存関係を遵守しつつ分割後の前記命令列に
   対して同時並列に実行できる複数の命令を単位とする前
   記長語命令列に並べ替える並べ替えステップとをコンピ
   ュータに実行させるためのプログラムを記録したコンピ
   ュータ読み取り可能な記録媒体。
5. 【請求項５】 前記分割ステップは、 定数を用いた前記命令が前記長語命令を構成する単位オ
   ペレーションに収まるサイズであるか否か判定する命令
   サイズ判定サブステップと、 単位オペレーションに収まるサイズでないと判定した場
   合に前記命令を前記単位オペレーションに収まるサイズ
   の複数の命令に分割する分割サブステップとを含むこと
   を特徴とする請求項３又は４記載の記録媒体。
6. 【請求項６】 前記プログラムはさらに、前記分割サブ
   ステップにおいて分割生成された２以上の命令が前記並
   べ替えステップにおける並べ替えによって同一の長語命
   令に配置された場合にそれら命令を結合する結合ステッ
   プをコンピュータに実行させることを特徴とする請求項
   ５記載の記録媒体。
7. 【請求項７】 前記命令サイズ判定サブステップにおい
   ては、前記定数のサイズを仮定して前記判定を行い、 前記プログラムはさらに、 定数の最終的なサイズを決定しながら複数の前記長語命
   令列を連結編集する定数サイズ決定ステップと、 決定された定数のサイズが前記命令サイズ判定サブステ
   ップにおいて仮定されたその定数のサイズよりも大きい
   場合にその差分サイズに相当する部分定数を前記記憶バ
   ッファに補充して格納する命令を生成し前記長語命令列
   に挿入する挿入ステップとをコンピュータに実行させる
   ことを特徴とする請求項６記載の記録媒体。
8. 【請求項８】 前記命令サイズ判定サブステップにおい
   ては、前記定数のサイズを前記プロセッサで用いられる
   最大の定数サイズと仮定して前記判定を行うことを特徴
   とする請求項７記載の記録媒体。
9. 【請求項９】 前記命令サイズ判定サブステップにおい
   ては、前記定数のサイズを使用頻度の最も高い定数サイ
   ズと仮定して前記判定を行うことを特徴とする請求項７
   記載の記録媒体。
10. 【請求項１０】 前記プログラムは、前記定数サイズ決
    定ステップの後に再び前記分割ステップを実行させ、 前記分割ステップ中の前記命令サイズ判定サブステップ
    においては、前記定数サイズ決定ステップにおいて決定
    された定数の最終的なサイズを考慮して前記判定を行う
    ことを特徴とする請求項７〜９のいずれか１項に記載の
    記録媒体。
11. 【請求項１１】 前記プログラムは、前記再度の分割ス
    テップに続いて再び前記解析ステップと前記並べ替えス
    テップとを実行させることを特徴とする請求項１０記載
    の記録媒体。
12. 【請求項１２】 直列に並べられた命令からなる命令列
    を、複数の命令を同時並列に実行するプロセッサを対象
    とする長語命令列に変換する装置であって、 入力された前記命令列中の定数を複数の部分定数に分割
    し、前記部分定数を前記プロセッサが備える記憶バッフ
    ァに格納する命令と、格納された前記部分定数を使用す
    る命令とを生成する生成手段と、 生成後の命令列に対して各命令の実行順序に基づく依存
    関係を記憶バッファへの定数の格納及び定数の使用の順
    序関係も含めて解析する手段と、 解析された依存関係を遵守しつつ生成後の前記命令列に
    対して同時並列に実行できる複数の命令を単位とする前
    記長語命令列に並べ替える手段とを備えたことを特徴と
    するプログラム変換装置。
13. 【請求項１３】 直列に並べられた命令からなる命令列
    を、複数の命令を同時並列に実行するプロセッサを対象
    とする長語命令列に変換するプログラムを記録した記録
    媒体であって、 入力された前記命令列中の定数を複数の部分定数に分割
    し、前記部分定数を前記プロセッサが備える記憶バッフ
    ァに格納する命令と、格納された前記部分定数を使用す
    る命令とを生成する分割ステップと、 生成後の命令列に対して各命令の実行順序に基づく依存
    関係を記憶バッファへの定数の格納及び定数の使用の順
    序関係も含めて解析する解析ステップと、 解析された依存関係を遵守しつつ生成後の前記命令列に
    対して同時並列に実行できる複数の命令を単位とする前
    記長語命令列に並べ替える並べ替えステップとをコンピ
    ュータに実行させるためのプログラムを記録したコンピ
    ュータ読み取り可能な記録媒体。
14. 【請求項１４】 前記分割ステップは、 定数が前記長語命令を構成する単位オペレーションに内
    で表現できるサイズであるか否か判定する命令サイズ判
    定サブステップと、 単位オペレーション内で表現できるサイズでないと判定
    した場合に前記定数を前記単位オペレーション内で表現
    できるサイズの複数の部分定数に分割する分割サブステ
    ップと項１３記載の記録媒体。
15. 【請求項１５】 前記プログラムはさらに、前記分割ス
    テップにおいて生成された２以上の命令が前記並べ替え
    ステップにおける並べ替えによって同一の長語命令に配
    置された場合にそれら命令を結合する結合ステップをコ
    ンピュータに実行させることを特徴とする請求項１４記
    載の記録媒体。
16. 【請求項１６】 前記命令サイズ判定サブステップにお
    いては、前記定数のサイズを仮定して前記判定を行い、 前記プログラムはさらに、 定数の最終的なサイズを決定しながら複数の前記長語命
    令列を連結編集する定数サイズ決定ステップと、 決定された定数のサイズが前記命令サイズ判定サブステ
    ップにおいて仮定されたその定数のサイズよりも大きい
    場合にその差分サイズに相当する部分定数を前記記憶バ
    ッファに補充して格納する命令を生成し前記長語命令列
    に挿入する挿入ステップとをコンピュータに実行させる
    ことを特徴とする請求項１５記載の記録媒体。
17. 【請求項１７】 前記命令サイズ判定サブステップにお
    いては、前記定数の最終的なサイズが決定されていない
    場合にはそのサイズを前記プロセッサで用いられる最大
    の定数サイズと仮定して前記判定を行うことを特徴とす
    る請求項１６記載の記録媒体。
18. 【請求項１８】 前記命令サイズ判定サブステップにお
    いては、前記定数の最終的なサイズが決定されていない
    場合にはそのサイズを使用頻度の最も高い定数サイズと
    仮定して前記判定を行うことを特徴とする請求項１６記
    載の記録媒体。
19. 【請求項１９】 前記プログラムは、前記定数サイズ決
    定ステップの後に再び前記分割ステップを実行させ、 前記分割ステップ中の前記命令サイズ判定サブステップ
    においては、前記定数サイズ決定ステップにおいて決定
    された定数の最終的なサイズを考慮して前記判定を行う
    ことを特徴とする請求項１６〜１８のいずれか１項に記
    載の記録媒体。
20. 【請求項２０】 前記プログラムは、前記再度の分割ス
    テップに続いて再び前記解析ステップと前記並べ替えス
    テップとを実行させることを特徴とする請求項１９記載
    の記録媒体。
21. 【請求項２１】 複数の命令を同時並列に実行するプロ
    セッサによって実行される長語命令列が記録された記録
    媒体であって、前記長語命令列は、以下の（ａ）及び（ｂ）のオペレー
    ションを前記プロセッサに実行させることを特徴とする
    記録媒体。 （ａ）前記長語命令列中の一の長語命令に置かれた定数
    を、前記長語命令列中に暗黙的に指定される前記プロセ
    ッサが備える記憶バッファに格納させる。 （ｂ）前記一の長語命令に後続し、かつ、最初に前記記
    憶バッファを参照する他の一の長語命令に置かれた命令
    を、前記記憶バッファに格納された定数を用いて実行さ
    せる。
22. 【請求項２２】 前記一の長語命令に置かれた定数は、
    分岐先アドレスであり、 前記他の一の長語命令に置かれた命令は、分岐先アドレ
    スを伴わない分岐命令であることを特徴とする請求項２
    １記載のコンピュータ読み取り可能な記録媒体。
23. 【請求項２３】 複数の命令を同時並列に実行するプロ
    セッサによって実行される長語命令列が記録された記録
    媒体であって、前記長語命令列は、以下の（ａ）及び（ｂ）のオペレー
    ションを前記プロセッサに実行させることを特徴とする
    記録媒体。 （ａ）前記長語命令列中の一の長語命令に置かれた定数
    を、前記プロセッサが備える記憶バッファに格納させ
    る。 （ｂ）前記一の長語命令に後続し、かつ、最初に前記記
    憶バッファを参照する他の一の長語命令に置かれた、そ
    れ自体定数を含む命令を、その定数と前記記憶バッファ
    に格納された定数とが結合された定数を用いて実行させ
    る。
24. 【請求項２４】 複数の命令を同時並列に実行するプロ
    セッサによって実行される長語命令列が記録された記録
    媒体であって、前記長語命令列は、以下の（ａ）及び（ｂ）のオペレー
    ションを前記プロセッサに実行させることを特徴とする
    記録媒体。 （ａ）前記長語命令列に置かれた２以上の長語命令に含
    まれるそれぞれの定数を、その長語命令列中に暗黙的に
    指定される前記プロセッサが備える記憶バッファに結合
    して格納させる。 （ｂ）前記２以上の長語命令のいずれにも後続し、か
    つ、最初に前記記憶バッファを参照する長語命令を、前
    記２以上の長語命令に含まれた定数それぞれが結合され
    た定数を用いて実行させる。
25. 【請求項２５】 複数の命令を同時並列に実行するプロ
    セッサによって実行させる長語命令列が記録された記録
    媒体であって、前記長語命令列は、以下のオペレーション（ａ）及び
    （ｂ）を前記プロセッサに実行させることを特徴とする
    記録媒体。 （ａ）前記長語命令列に置かれた２以上の長語命令に含
    まれるそれぞれの定数を、その長語命令列中に暗黙的に
    指定される前記プロセッサが備える記憶バッファに結合
    して格納させる。 （ｂ）前記２以上の長語命令のいずれにも後続し、か
    つ、最初に前記記憶バッファを参照する長語命令に置か
    れた、それ自体定数を含む命令を、その定数と前記２以
    上の長語命令に含まれた定数それぞれとが結合された定
    数を用いて実行させる。