JPH0540630A - 中央処理装置 - Google Patents
中央処理装置Info
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- JPH0540630A JPH0540630A JP19551491A JP19551491A JPH0540630A JP H0540630 A JPH0540630 A JP H0540630A JP 19551491 A JP19551491 A JP 19551491A JP 19551491 A JP19551491 A JP 19551491A JP H0540630 A JPH0540630 A JP H0540630A
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- bit
- cpu
- central processing
- processing unit
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Abstract
(57)【要約】
【目的】 設計に要する期間と人的資源とが格段に軽減
され、総合的な開発の効率化を図ることができる集積回
路に関する構成方式を提供することである。 【構成】 ３２ビットＣＰＵ２を構成するに際して、予
め内部構成が決定され規格化された１６ビットＣＰＵ１
ａ，１ｂを用いて、内部バスライン５で相互に接続す
る。３２ビットＣＰＵ２のマイクロプログラムは各１６
ビットＣＰＵ１ａ，１ｂのマイクロプログラム部に分
離、分散して配置され、各１６ビットＣＰＵ１ａ，１ｂ
は３２ビット命令を区分して得られる各１６ビットＣＰ
Ｕ１ａ，１ｂに対応する各１６ビットの命令部分を実行
する。
され、総合的な開発の効率化を図ることができる集積回
路に関する構成方式を提供することである。 【構成】 ３２ビットＣＰＵ２を構成するに際して、予
め内部構成が決定され規格化された１６ビットＣＰＵ１
ａ，１ｂを用いて、内部バスライン５で相互に接続す
る。３２ビットＣＰＵ２のマイクロプログラムは各１６
ビットＣＰＵ１ａ，１ｂのマイクロプログラム部に分
離、分散して配置され、各１６ビットＣＰＵ１ａ，１ｂ
は３２ビット命令を区分して得られる各１６ビットＣＰ
Ｕ１ａ，１ｂに対応する各１６ビットの命令部分を実行
する。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばコンピュータ
などの情報処理装置に用いられる中央処理装置に関す
る。
などの情報処理装置に用いられる中央処理装置に関す
る。
【０００２】
【従来の技術】近年、集積回路素子の製造技術が進展
し、集積回路の高集積化と高性能化とが急速に進んでい
る。これにより、汎用大型コンピュータから携帯型コン
ピュータあるいはいわゆる電卓に至るまで、多種多様な
電子機器にＣＰＵが用いられている。これらの各ＣＰＵ
は、高集積化の進歩とともに、高機能化、高速化が進ん
でいるが、８ビット、１６ビット、３２ビットなどのＣ
ＰＵは、多様なアーキテクチュアー（処理機構）によっ
て設計されている。
し、集積回路の高集積化と高性能化とが急速に進んでい
る。これにより、汎用大型コンピュータから携帯型コン
ピュータあるいはいわゆる電卓に至るまで、多種多様な
電子機器にＣＰＵが用いられている。これらの各ＣＰＵ
は、高集積化の進歩とともに、高機能化、高速化が進ん
でいるが、８ビット、１６ビット、３２ビットなどのＣ
ＰＵは、多様なアーキテクチュアー（処理機構）によっ
て設計されている。
【０００３】
【発明が解決しようとする課題】このような多種類のデ
ータ長のＣＰＵを設計し製造する場合、従来では各ビッ
ト長毎に個別にＣＰＵを設計しており、多大な開発期間
と人的資源とを要している。またこのため多ビット長Ｃ
ＰＵの開発効率と生産効率が低いという課題を有してい
る。さらに、各ＣＰＵのビット長は、固定長であり、可
変でないために、多ビット長化によって、ＣＰＵを高機
能化、高速化することができないという課題を有してい
る。
ータ長のＣＰＵを設計し製造する場合、従来では各ビッ
ト長毎に個別にＣＰＵを設計しており、多大な開発期間
と人的資源とを要している。またこのため多ビット長Ｃ
ＰＵの開発効率と生産効率が低いという課題を有してい
る。さらに、各ＣＰＵのビット長は、固定長であり、可
変でないために、多ビット長化によって、ＣＰＵを高機
能化、高速化することができないという課題を有してい
る。
【０００４】本発明の目的は、上述の技術的課題を解消
し、設計と生産とに要する期間と人的資源とが格段に軽
減され、総合的な開発の効率化を図ることができるとと
もに、複数の単位ビット長の中央処理部を内部バスライ
ンで接続してなる高性能な中央処理装置を提供すること
である。
し、設計と生産とに要する期間と人的資源とが格段に軽
減され、総合的な開発の効率化を図ることができるとと
もに、複数の単位ビット長の中央処理部を内部バスライ
ンで接続してなる高性能な中央処理装置を提供すること
である。
【０００５】
【課題を解決するための手段】本発明は、予め定めるビ
ット数ｍのデータ長に対応する内部回路をそれぞれ有す
る複数のｍビットの中央処理部を相互にバスラインで接
続して、ｍビットより大きなｎビットのデータ長を有す
るｎビット長の中央処理部を構成することを特徴とする
中央処理装置である。
ット数ｍのデータ長に対応する内部回路をそれぞれ有す
る複数のｍビットの中央処理部を相互にバスラインで接
続して、ｍビットより大きなｎビットのデータ長を有す
るｎビット長の中央処理部を構成することを特徴とする
中央処理装置である。
【０００６】また本発明は、ｍビット長の命令を分離分
散してｎビット長命令を構成して、ｎビット長命令が実
行されるときには、ｍビット長の中央処理部毎にｎビッ
ト長の命令が実行されることを特徴とする中央処理装置
である。
散してｎビット長命令を構成して、ｎビット長命令が実
行されるときには、ｍビット長の中央処理部毎にｎビッ
ト長の命令が実行されることを特徴とする中央処理装置
である。
【０００７】
【作用】本発明に従えば、ｎビット長のデータ長を有す
る多ビット長の中央処理装置を構成しようとする場合、
予め定めるｎビットより小さなｍビットのデータ長に対
応する内部回路をそれぞれ有する複数のｍビット長の中
央処理部を、単位ビット長の中央処理部として相互に内
部バスラインで接続して構成する。このときｎビット長
の中央処理装置はｎビットのアドレスデータに対応する
メモリ空間をアクセスする。このとき、各ｍビット長中
央処理部は、全ｎビットのアドレスデータの各ｍビット
のアドレスデータを分担し、各ｍビット中央処理部の全
体の動作により、前記ｎビットのアドレスデータに対応
するメモリ空間のアクセスが実行される。すなわち任意
のｎビット長中央処理装置を構成する際に、ｎビットよ
りも小さなｍビットのデータ長のｍビット長中央処理部
を相互にバスラインで接続して構成すればよい。
る多ビット長の中央処理装置を構成しようとする場合、
予め定めるｎビットより小さなｍビットのデータ長に対
応する内部回路をそれぞれ有する複数のｍビット長の中
央処理部を、単位ビット長の中央処理部として相互に内
部バスラインで接続して構成する。このときｎビット長
の中央処理装置はｎビットのアドレスデータに対応する
メモリ空間をアクセスする。このとき、各ｍビット長中
央処理部は、全ｎビットのアドレスデータの各ｍビット
のアドレスデータを分担し、各ｍビット中央処理部の全
体の動作により、前記ｎビットのアドレスデータに対応
するメモリ空間のアクセスが実行される。すなわち任意
のｎビット長中央処理装置を構成する際に、ｎビットよ
りも小さなｍビットのデータ長のｍビット長中央処理部
を相互にバスラインで接続して構成すればよい。
【０００８】したがって前記ｎビット長中央処理装置の
設計と生産を行うに際して、全く新たに設計を開始する
必要性が解消され、開発や生産を格段に効率化すること
ができることの他、単位ビット長の中央処理部から、多
ビット長の高性能な中央処理装置が構成できる。またこ
のように構成される多ビット長中央処理装置の命令の形
式としては、ｎビット長の命令をｍビット長に分離、分
散してｎビット長命令を構成し、ｎビット長の命令が実
行されるときは複数個のｍビット長中央処理部毎にｎビ
ット長命令が実行される。
設計と生産を行うに際して、全く新たに設計を開始する
必要性が解消され、開発や生産を格段に効率化すること
ができることの他、単位ビット長の中央処理部から、多
ビット長の高性能な中央処理装置が構成できる。またこ
のように構成される多ビット長中央処理装置の命令の形
式としては、ｎビット長の命令をｍビット長に分離、分
散してｎビット長命令を構成し、ｎビット長の命令が実
行されるときは複数個のｍビット長中央処理部毎にｎビ
ット長命令が実行される。
【０００９】この方法によって、単位ビット長の中央処
理部が実行する命令を多ビット長の命令にして、高性能
化できる構成方式を提供することができる。個別に中央
処理装置を設計することなく、単位ビット長から多ビッ
ト長化できることは、中央処理装置がアクセスできるメ
モリ空間が広くなり、また命令の多ビット長化は、命令
を実行する命令のサイクルタイムを短くし、１つの命令
の処理機能を向上させ、中央処理装置の高機能と、高速
性を実現することができる。
理部が実行する命令を多ビット長の命令にして、高性能
化できる構成方式を提供することができる。個別に中央
処理装置を設計することなく、単位ビット長から多ビッ
ト長化できることは、中央処理装置がアクセスできるメ
モリ空間が広くなり、また命令の多ビット長化は、命令
を実行する命令のサイクルタイムを短くし、１つの命令
の処理機能を向上させ、中央処理装置の高機能と、高速
性を実現することができる。
【００１０】
【実施例】図１は本発明の一実施例の多ビット長ＣＰＵ
の構成を示すブロック図である。本実施例では、単位ビ
ット長集積回路としてのｍビット（本実施例では１６ビ
ット）長中央処理部である２つの１６ビットＣＰＵ１
ａ，１ｂを用いて内部バスライン５で接続して、多ビッ
ト長中央処理部２５を構成し、中央処理部２５を含ん
で、ｎビットのデータ長を有するｎビット（本実施例で
は３２ビット）長中央処理装置である３２ビットＣＰＵ
２を構成するものである。ＣＰＵの制御動作の実行に用
いられるマイクロプログラムは、ＣＰＵのビット長に対
応して異なり、マイクロプログラムが格納され実行され
るマイクロプログラム部は、各１６ビットＣＰＵ１ａ，
１ｂ内に分離分散して配置されている。このような３２
ビットＣＰＵの制御下で各種データを書込み、また必要
に応じて読出すための例としてＲＡＭ（ランダムアクセ
スメモリ）などによって構成される記憶部４が接続され
る。
の構成を示すブロック図である。本実施例では、単位ビ
ット長集積回路としてのｍビット（本実施例では１６ビ
ット）長中央処理部である２つの１６ビットＣＰＵ１
ａ，１ｂを用いて内部バスライン５で接続して、多ビッ
ト長中央処理部２５を構成し、中央処理部２５を含ん
で、ｎビットのデータ長を有するｎビット（本実施例で
は３２ビット）長中央処理装置である３２ビットＣＰＵ
２を構成するものである。ＣＰＵの制御動作の実行に用
いられるマイクロプログラムは、ＣＰＵのビット長に対
応して異なり、マイクロプログラムが格納され実行され
るマイクロプログラム部は、各１６ビットＣＰＵ１ａ，
１ｂ内に分離分散して配置されている。このような３２
ビットＣＰＵの制御下で各種データを書込み、また必要
に応じて読出すための例としてＲＡＭ（ランダムアクセ
スメモリ）などによって構成される記憶部４が接続され
る。
【００１１】図２は、例として１６ビットＣＰＵ１ａの
構成例を示すブロック図であり、他の１６ビットＣＰＵ
１ｂも同一の構成を有する。１６ビットＣＰＵ１ａは内
部バス１８ａを介在して、内部にデータ長１６ビットの
デコーダ６ａと、Ａレジスタ、Ｂレジスタなどそれぞれ
１６ビットの容量を有するレジスタ群７ａと、１６ビッ
トのプログラムカウンタ８ａと、１６ビットのスタック
ポインタ２４ａと、前記マイクロプログラム部３ａと、
加減算やレジスタ演算などに用いられる論理演算処理ユ
ニット（以下、ＡＬＵと略記する）１６ａと、ＣＰＵ１
ａ内の命令実行時のレジスタやＡＬＵなどの動作タイン
ミングなどの制御を行う制御部１５ａとが備えられる。
レジスタ群７ａおよびプログラムカウンタ８ａにはバッ
ファ１９ａを介して、１６ビットのアドレスデータＡ
０，Ａ１，…，Ａ１５を伝送するアドレスバス９ａが接
続され、デコーダ６ａにはバッファ２０ａを介してデー
タビットＤ０〜Ｄ１５の１６ビットのデータライン１０
ａが接続され、また前記制御部１５ａには制御データを
伝送する制御バス１７ａが接続される。
構成例を示すブロック図であり、他の１６ビットＣＰＵ
１ｂも同一の構成を有する。１６ビットＣＰＵ１ａは内
部バス１８ａを介在して、内部にデータ長１６ビットの
デコーダ６ａと、Ａレジスタ、Ｂレジスタなどそれぞれ
１６ビットの容量を有するレジスタ群７ａと、１６ビッ
トのプログラムカウンタ８ａと、１６ビットのスタック
ポインタ２４ａと、前記マイクロプログラム部３ａと、
加減算やレジスタ演算などに用いられる論理演算処理ユ
ニット（以下、ＡＬＵと略記する）１６ａと、ＣＰＵ１
ａ内の命令実行時のレジスタやＡＬＵなどの動作タイン
ミングなどの制御を行う制御部１５ａとが備えられる。
レジスタ群７ａおよびプログラムカウンタ８ａにはバッ
ファ１９ａを介して、１６ビットのアドレスデータＡ
０，Ａ１，…，Ａ１５を伝送するアドレスバス９ａが接
続され、デコーダ６ａにはバッファ２０ａを介してデー
タビットＤ０〜Ｄ１５の１６ビットのデータライン１０
ａが接続され、また前記制御部１５ａには制御データを
伝送する制御バス１７ａが接続される。
【００１２】図３は本実施例の構成例を示す系統図であ
る。本実施例では２つの１６ビットＣＰＵ１ａ，１ｂを
用いて、３２ビットＣＰＵ２を構成している。これによ
り、記憶部４の容量は３２ビットのアドレスデータに対
応する約４０９６Ｍバイトとなる。１６ビットＣＰＵ１
ａがアドレスバス９ａ、データバス１０ａ、制御バス１
７ａを介して全３２ビットのアドレスデータの例として
上位１６ビットをアクセスし、１６ビットＣＰＵ１ｂが
アドレスバス９ｂ、データバス１０ｂ、制御バス１７ｂ
を介して３２ビットのアドレスデータの下位１６ビット
をアクセスする。
る。本実施例では２つの１６ビットＣＰＵ１ａ，１ｂを
用いて、３２ビットＣＰＵ２を構成している。これによ
り、記憶部４の容量は３２ビットのアドレスデータに対
応する約４０９６Ｍバイトとなる。１６ビットＣＰＵ１
ａがアドレスバス９ａ、データバス１０ａ、制御バス１
７ａを介して全３２ビットのアドレスデータの例として
上位１６ビットをアクセスし、１６ビットＣＰＵ１ｂが
アドレスバス９ｂ、データバス１０ｂ、制御バス１７ｂ
を介して３２ビットのアドレスデータの下位１６ビット
をアクセスする。
【００１３】図４および図５は本実施例の３２ビットＣ
ＰＵ２の命令形式を説明する図である。一般に、マイク
ロプロッサを動作させるための命令は機械語であるが、
アセンブラ言語のオペコードとオペランドデータとの組
合わせとして用いられるか、あるいはアドレスデータな
どのデータ単独で用いられるかであり、図４（１）は８
ビットのオペコード部１１と、８ビットのオペランド部
１２とから構成される。一方、アドレスデータなどのデ
ータ単体の場合には、図４（２）に示されるようにオペ
ランド部１２のみが用いられる。なお、図４に付した
「＃１」は１６ビットＣＰＵ１ａを示し、「＃２」は１
６ビットＣＰＵ１ｂを表す。
ＰＵ２の命令形式を説明する図である。一般に、マイク
ロプロッサを動作させるための命令は機械語であるが、
アセンブラ言語のオペコードとオペランドデータとの組
合わせとして用いられるか、あるいはアドレスデータな
どのデータ単独で用いられるかであり、図４（１）は８
ビットのオペコード部１１と、８ビットのオペランド部
１２とから構成される。一方、アドレスデータなどのデ
ータ単体の場合には、図４（２）に示されるようにオペ
ランド部１２のみが用いられる。なお、図４に付した
「＃１」は１６ビットＣＰＵ１ａを示し、「＃２」は１
６ビットＣＰＵ１ｂを表す。
【００１４】一方、本実施例の３２ビットＣＰＵ２で
は、図４（３）に示すような各８ビットのオペコードお
よびオペランドの組合わせが複数組用いられて３２ビッ
トの多ビット長命令１３を構成する。このとき、１６ビ
ットＣＰＵ１ａは、オペコード部１１ａおよびオペラン
ド部１２ａが割り付けられ、１６ビットＣＰＵ１ｂには
オペコード部１１ｂおよびオペランド部１２ｂが割り付
けられる。
は、図４（３）に示すような各８ビットのオペコードお
よびオペランドの組合わせが複数組用いられて３２ビッ
トの多ビット長命令１３を構成する。このとき、１６ビ
ットＣＰＵ１ａは、オペコード部１１ａおよびオペラン
ド部１２ａが割り付けられ、１６ビットＣＰＵ１ｂには
オペコード部１１ｂおよびオペランド部１２ｂが割り付
けられる。
【００１５】一方、用いられる命令がアドレスデータな
どデータ単体の場合には、図４（４）に示すように、１
６ビットＣＰＵ１ａ，１ｂにそれぞれ例として８ビット
毎のオペランド部１２ａ，１２ｂが割り付けられる。
どデータ単体の場合には、図４（４）に示すように、１
６ビットＣＰＵ１ａ，１ｂにそれぞれ例として８ビット
毎のオペランド部１２ａ，１２ｂが割り付けられる。
【００１６】このような方式は３２ビットＣＰＵの多ビ
ット長命令において、各命令を各１６ビットＣＰＵ１
ａ，１ｂに均等に割り付けている形式である。即ち、３
２ビットＣＰＵ２において、３２ビット命令を処理する
に当たり、当該３２ビット命令を構成する例えば２つの
１６ビット命令が各１６ビットＣＰＵ１ａ，１ｂによっ
てそれぞれ逐次的に、あるいは並列に実行される。
ット長命令において、各命令を各１６ビットＣＰＵ１
ａ，１ｂに均等に割り付けている形式である。即ち、３
２ビットＣＰＵ２において、３２ビット命令を処理する
に当たり、当該３２ビット命令を構成する例えば２つの
１６ビット命令が各１６ビットＣＰＵ１ａ，１ｂによっ
てそれぞれ逐次的に、あるいは並列に実行される。
【００１７】図５は本実施例の３２ビットＣＰＵにおけ
る命令形式の他の例を示す図である。本実施例では後述
するように３２ビット命令を各１６ビットＣＰＵ１ａ，
１ｂに不均等に割り付けるものである。本実施例でも３
２ビットＣＰＵを構成する個々の１６ビットＣＰＵの命
令形式は、図４（１）および図４（２）に示した形式と
同一であり、図５（１）および同図（２）に示される。
る命令形式の他の例を示す図である。本実施例では後述
するように３２ビット命令を各１６ビットＣＰＵ１ａ，
１ｂに不均等に割り付けるものである。本実施例でも３
２ビットＣＰＵを構成する個々の１６ビットＣＰＵの命
令形式は、図４（１）および図４（２）に示した形式と
同一であり、図５（１）および同図（２）に示される。
【００１８】次に３２ビット命令の場合であって、当該
命令がいずれもオペコード部１１ａ，１１ｂとオペラン
ド部１２ａ，１２ｂを有する場合には、図５（３）に示
すように各１６ビットＣＰＵ１ａ，１ｂに３２ビット命
令を構成する各１６ビット命令がそれぞれ割り付けられ
る。一方、３２ビット命令がいずれもアドレスデータな
どのデータ単体である場合、この命令は図５（４）に示
すように例えば１６ビットＣＰＵ１ａにのみ割り付けら
れるオペランド部１２ｂ１，１２ｂ２として設定され
る。
命令がいずれもオペコード部１１ａ，１１ｂとオペラン
ド部１２ａ，１２ｂを有する場合には、図５（３）に示
すように各１６ビットＣＰＵ１ａ，１ｂに３２ビット命
令を構成する各１６ビット命令がそれぞれ割り付けられ
る。一方、３２ビット命令がいずれもアドレスデータな
どのデータ単体である場合、この命令は図５（４）に示
すように例えば１６ビットＣＰＵ１ａにのみ割り付けら
れるオペランド部１２ｂ１，１２ｂ２として設定され
る。
【００１９】このような変形例においても、３２ビット
ＣＰＵ２を構成する２つの１６ビットＣＰＵ１ａ，１ｂ
の動作内容は前述の説明と同様である。
ＣＰＵ２を構成する２つの１６ビットＣＰＵ１ａ，１ｂ
の動作内容は前述の説明と同様である。
【００２０】図６は本発明の他の実施例の６４ビットＣ
ＰＵ１４のブロック図であり、図７は６４ビットＣＰＵ
１４の構成例を示すブロック図である。本実施例は前述
の実施に類似し対応する部分には同一の参照符を付す。
本実施例は単位ビット長中央処理部として１６ビットＣ
ＰＵ１ａ〜１ｄを用い、ｎビットの中央処理部２５を構
成し、中央処理部２５を含んで多ビット長中央処理装置
として前記６４ビットＣＰＵ１４を構成するものであ
る。６４ビットＣＰＵ１４を構成する各１６ビットＣＰ
Ｕ１ａ〜１ｄの構成は、前記図２を参照して説明した構
成と同様であるが、バッファ１９，２０などは略して示
し、６４ビットＣＰＵとしてのマイクロプログラムを実
行するためのマイクロプログラム部は、各１６ビットＣ
ＰＵ１ａ〜１ｄ内に分離分散して配置される。
ＰＵ１４のブロック図であり、図７は６４ビットＣＰＵ
１４の構成例を示すブロック図である。本実施例は前述
の実施に類似し対応する部分には同一の参照符を付す。
本実施例は単位ビット長中央処理部として１６ビットＣ
ＰＵ１ａ〜１ｄを用い、ｎビットの中央処理部２５を構
成し、中央処理部２５を含んで多ビット長中央処理装置
として前記６４ビットＣＰＵ１４を構成するものであ
る。６４ビットＣＰＵ１４を構成する各１６ビットＣＰ
Ｕ１ａ〜１ｄの構成は、前記図２を参照して説明した構
成と同様であるが、バッファ１９，２０などは略して示
し、６４ビットＣＰＵとしてのマイクロプログラムを実
行するためのマイクロプログラム部は、各１６ビットＣ
ＰＵ１ａ〜１ｄ内に分離分散して配置される。
【００２１】本実施例の６４ビットＣＰＵ１４に接続さ
れる記憶部４は例として、１６７７７Ｇバイトが可能で
あり、全６４ビットのアドレスデータを４等分し、各１
６ビットのアドレスデータは各１６ビットＣＰＵ１ａ〜
１ｄがそれぞれアクセスする。
れる記憶部４は例として、１６７７７Ｇバイトが可能で
あり、全６４ビットのアドレスデータを４等分し、各１
６ビットのアドレスデータは各１６ビットＣＰＵ１ａ〜
１ｄがそれぞれアクセスする。
【００２２】図８および図９は本実施例の６４ビットＣ
ＰＵ１４の命令形式を説明する図である。図８の例は、
６４ビット命令を各１６ビットＣＰＵ１ａ〜１ｄに前述
の実施例の説明と同様な意味で均等に割り付けるもので
ある。すなわち、図８（１）および同図（２）に示す１
６ビットＣＰＵ単独での命令形式、ならびに図８（３）
および同図（４）に示す前記実施例に示した３２ビット
ＣＰＵにおける命令形式に対して、６４ビットＣＰＵ１
４では図８（５）および同図（６）に示すような命令形
式となる。図８（５）では６４ビット命令が８ビットの
オペコード部１１ａ，１１ｂ，１１ｃ，１１ｄおよび８
ビットのオペランド部１２ａ，１２ｂ．１２ｃ，１２ｄ
が交互に配列された形式の場合である。
ＰＵ１４の命令形式を説明する図である。図８の例は、
６４ビット命令を各１６ビットＣＰＵ１ａ〜１ｄに前述
の実施例の説明と同様な意味で均等に割り付けるもので
ある。すなわち、図８（１）および同図（２）に示す１
６ビットＣＰＵ単独での命令形式、ならびに図８（３）
および同図（４）に示す前記実施例に示した３２ビット
ＣＰＵにおける命令形式に対して、６４ビットＣＰＵ１
４では図８（５）および同図（６）に示すような命令形
式となる。図８（５）では６４ビット命令が８ビットの
オペコード部１１ａ，１１ｂ，１１ｃ，１１ｄおよび８
ビットのオペランド部１２ａ，１２ｂ．１２ｃ，１２ｄ
が交互に配列された形式の場合である。
【００２３】このような場合、１６ビットＣＰＵ１ａに
オペコード部１１ａおよびオペランド部１２ａが割り付
けられ、以下同様にして１６ビットＣＰＵ１ｄにオペコ
ード部１１ｄおよびオペランド部１２ｄが割り付けられ
る。一方、図８（６）に示すように、３２ビット命令が
８ビットずつのデータ単体である場合、これらは各８ビ
ット毎に前記１６ビットＣＰＵ１ａ〜１ｄにそれぞれ割
り付けられる。
オペコード部１１ａおよびオペランド部１２ａが割り付
けられ、以下同様にして１６ビットＣＰＵ１ｄにオペコ
ード部１１ｄおよびオペランド部１２ｄが割り付けられ
る。一方、図８（６）に示すように、３２ビット命令が
８ビットずつのデータ単体である場合、これらは各８ビ
ット毎に前記１６ビットＣＰＵ１ａ〜１ｄにそれぞれ割
り付けられる。
【００２４】このようにして、本実施例でも前述の実施
例で述べた作用、すなわち１６ビットＣＰＵ１ａ〜１ｄ
を用いて６４ビットＣＰＵ１４を構成できるという作用
を達成することができる。
例で述べた作用、すなわち１６ビットＣＰＵ１ａ〜１ｄ
を用いて６４ビットＣＰＵ１４を構成できるという作用
を達成することができる。
【００２５】一方、図９は６４ビット命令を４つの１６
ビットＣＰＵ１ａ〜１ｄに前述の実施例と同様な内容で
不均等に割り付ける命令形式を説明する図である。図９
（１）〜同図（４）は前述の図５（１）〜同図（４）と
同一内容を示している。本実施例において、６４ビット
命令が８ビット毎のデータ単体命令を４ブロック含む場
合には、第３および第４の１６ビットＣＰＵ１ｃ，１ｄ
が８ビット毎のオペランド部１２ｃ１，１２ｃ２；１２
ｄ１，１２ｄ２として、それぞれアクセスする。
ビットＣＰＵ１ａ〜１ｄに前述の実施例と同様な内容で
不均等に割り付ける命令形式を説明する図である。図９
（１）〜同図（４）は前述の図５（１）〜同図（４）と
同一内容を示している。本実施例において、６４ビット
命令が８ビット毎のデータ単体命令を４ブロック含む場
合には、第３および第４の１６ビットＣＰＵ１ｃ，１ｄ
が８ビット毎のオペランド部１２ｃ１，１２ｃ２；１２
ｄ１，１２ｄ２として、それぞれアクセスする。
【００２６】すなわちこのような実施例においても、前
述の実施例で述べた作用と同一の作用を達成することが
できる。
述の実施例で述べた作用と同一の作用を達成することが
できる。
【００２７】図１０は本実施例の他の実施例のブロック
図であり、図１に示した実施例に類似する。たとえば２
つなど複数の３２ビットＣＰＵ２１ａ，２１ｂを、前述
の実施例と同様に内部バスライン５で接続してｎビット
中央処理部２５が構成され、中央処理部２５を含んで多
ビット長中央処理装置として６４ビットＣＰＵ２２を構
成することができる。
図であり、図１に示した実施例に類似する。たとえば２
つなど複数の３２ビットＣＰＵ２１ａ，２１ｂを、前述
の実施例と同様に内部バスライン５で接続してｎビット
中央処理部２５が構成され、中央処理部２５を含んで多
ビット長中央処理装置として６４ビットＣＰＵ２２を構
成することができる。
【００２８】図１１は本発明のさらに他の実施例のブロ
ック図であり、図６および図７に示した実施例に類似す
る。本実施例では単位ビット長中央処理部として４つの
３２ビットＣＰＵ２１ａ〜２１ｄを用いてｎビット中央
処理部２５を構成し、中央処理部２５を含んで、多ビッ
ト長中央処理装置として１２８ビットＣＰＵ２３を構成
するものである。
ック図であり、図６および図７に示した実施例に類似す
る。本実施例では単位ビット長中央処理部として４つの
３２ビットＣＰＵ２１ａ〜２１ｄを用いてｎビット中央
処理部２５を構成し、中央処理部２５を含んで、多ビッ
ト長中央処理装置として１２８ビットＣＰＵ２３を構成
するものである。
【００２９】以上のように前記各実施例においては、１
６ビットＣＰＵ１に基づいて３２ビットＣＰＵ２や６４
ビットＣＰＵ１４などを構成できることを示した。これ
により、多ビット長ＣＰＵを製作するため、これを設計
するに当たって、予め準備された単位ビット長ＣＰＵの
構成を適宜組み合わせて構成できる。したがって、多ビ
ット長ＣＰＵの製造、設計が格段に容易となり、また開
発や生産の効率も格段に向上することの他、個別にＣＰ
Ｕを設計することなく、多ビット長の高性能なＣＰＵが
構成できる。
６ビットＣＰＵ１に基づいて３２ビットＣＰＵ２や６４
ビットＣＰＵ１４などを構成できることを示した。これ
により、多ビット長ＣＰＵを製作するため、これを設計
するに当たって、予め準備された単位ビット長ＣＰＵの
構成を適宜組み合わせて構成できる。したがって、多ビ
ット長ＣＰＵの製造、設計が格段に容易となり、また開
発や生産の効率も格段に向上することの他、個別にＣＰ
Ｕを設計することなく、多ビット長の高性能なＣＰＵが
構成できる。
【００３０】本発明は前記実施例に限定されるものでは
なく、単位ビット長の中央処理部は１６ビットに限ら
ず、４ビット、８ビットあるいは３２ビットや６４ビッ
トを単位ビットとし、これらを複数組み合わせて更に多
ビットの中央処理装置を構成するようにしてもよい。
なく、単位ビット長の中央処理部は１６ビットに限ら
ず、４ビット、８ビットあるいは３２ビットや６４ビッ
トを単位ビットとし、これらを複数組み合わせて更に多
ビットの中央処理装置を構成するようにしてもよい。
【００３１】また単位ビット長を構成する場合、図２に
示した基本的なハードウェアと同様に、演算処理ユニッ
ト（ＡＬＵ）や、スタック・レジスタ、ジェネラルレジ
スタ、ステイタス・レジスタなどのレジスタ群、バス・
ラインコントロール、マルチ・プレックス・トランシー
バ、キャッシュ・メモリのコントロール部、パイプライ
ン・コントロール部等も、各単位ビット長の中央処理部
に分離、分散して配置されることは言うまでもない、た
だし、冗長な回路的オーバヘッドはあるが、このオーバ
ヘッドは集積回路を用いれば、極めて小さくすることが
できる。
示した基本的なハードウェアと同様に、演算処理ユニッ
ト（ＡＬＵ）や、スタック・レジスタ、ジェネラルレジ
スタ、ステイタス・レジスタなどのレジスタ群、バス・
ラインコントロール、マルチ・プレックス・トランシー
バ、キャッシュ・メモリのコントロール部、パイプライ
ン・コントロール部等も、各単位ビット長の中央処理部
に分離、分散して配置されることは言うまでもない、た
だし、冗長な回路的オーバヘッドはあるが、このオーバ
ヘッドは集積回路を用いれば、極めて小さくすることが
できる。
【００３２】この構成方式は、各ビット長のＣＰＵを個
別に設計するのではなくて、例えば、１６ビット長のＣ
ＰＵから３２ビットＣＰＵ、６４ビットＣＰＵが設計で
きる。また３２ビットＣＰＵから６４ビットＣＰＵ、１
２８ビットＣＰＵが設計できる。つまり、１６ビットＣ
ＰＵや３２ビットＣＰＵなどの単位ビット長のＣＰＵ
（１６ビットＣＰＵや３２ビットＣＰＵのハードウェア
は同一のものを使う）を設計しておけば、多ビット長の
ＣＰＵが設計できることが、この方式の特徴である。
別に設計するのではなくて、例えば、１６ビット長のＣ
ＰＵから３２ビットＣＰＵ、６４ビットＣＰＵが設計で
きる。また３２ビットＣＰＵから６４ビットＣＰＵ、１
２８ビットＣＰＵが設計できる。つまり、１６ビットＣ
ＰＵや３２ビットＣＰＵなどの単位ビット長のＣＰＵ
（１６ビットＣＰＵや３２ビットＣＰＵのハードウェア
は同一のものを使う）を設計しておけば、多ビット長の
ＣＰＵが設計できることが、この方式の特徴である。
【００３３】さらに本発明による構成は、本発明の精神
に従えば中央処理装置に限らず、中央処理装置に接続さ
れる各種のＩ／Ｏ（Input/Output）コントローラ等で
も、多少の回路的オーバヘッドが生じるが、単位ビット
長から多ビット長化するときにも、この方式は利用でき
る。ＤＭＡＣ(Direct Memory Access Controller）にお
ける、単位ビット長ＤＭＡＣのカスケード接続が１つの
例である。
に従えば中央処理装置に限らず、中央処理装置に接続さ
れる各種のＩ／Ｏ（Input/Output）コントローラ等で
も、多少の回路的オーバヘッドが生じるが、単位ビット
長から多ビット長化するときにも、この方式は利用でき
る。ＤＭＡＣ(Direct Memory Access Controller）にお
ける、単位ビット長ＤＭＡＣのカスケード接続が１つの
例である。
【００３４】
【発明の効果】以上のように本発明に従えば、ｎビット
長のデータ長を有する多ビット長の中央処理装置を構成
しようとする場合、予め定めるｎビットより小さなｍビ
ットのデータ長に対応する内部回路をそれぞれ有する複
数のｍビット長の中央処理部を、単位ビット長の中央処
理部として相互に内部バスラインで接続して構成する。
このときｎビット長の中央処理装置はｎビットのアドレ
スデータに対応するメモリ空間をアクセスする。このと
き、各ｍビット長中央処理部は、全ｎビットのアドレス
データの各ｍビットのアドレスデータを分担し、各ｍビ
ット中央処理部の全体の動作により、前記ｎビットのア
ドレスデータに対応するメモリ空間のアクセスが実行さ
れる。すなわち任意のｎビット長中央処理装置を構成す
る際に、ｎビットよりも小さなｍビットのデータ長のｍ
ビット長中央処理部を相互にバスラインで接続して構成
すればよい。
長のデータ長を有する多ビット長の中央処理装置を構成
しようとする場合、予め定めるｎビットより小さなｍビ
ットのデータ長に対応する内部回路をそれぞれ有する複
数のｍビット長の中央処理部を、単位ビット長の中央処
理部として相互に内部バスラインで接続して構成する。
このときｎビット長の中央処理装置はｎビットのアドレ
スデータに対応するメモリ空間をアクセスする。このと
き、各ｍビット長中央処理部は、全ｎビットのアドレス
データの各ｍビットのアドレスデータを分担し、各ｍビ
ット中央処理部の全体の動作により、前記ｎビットのア
ドレスデータに対応するメモリ空間のアクセスが実行さ
れる。すなわち任意のｎビット長中央処理装置を構成す
る際に、ｎビットよりも小さなｍビットのデータ長のｍ
ビット長中央処理部を相互にバスラインで接続して構成
すればよい。
【００３５】したがって前記ｎビット長中央処理装置の
設計と生産を行うに際して、全く新たに設計を開始する
必要性が解消され、開発や生産を格段に効率化すること
ができる。またこのように構成される多ビット長中央処
理装置の命令の形式としては、ｎビット長の命令をｍビ
ット長に分離、分散してｎビット長命令を構成し、ｎビ
ット長の命令が実行されるときは複数個のｍビット長中
央処理部毎にｎビット長命令が実行される。
設計と生産を行うに際して、全く新たに設計を開始する
必要性が解消され、開発や生産を格段に効率化すること
ができる。またこのように構成される多ビット長中央処
理装置の命令の形式としては、ｎビット長の命令をｍビ
ット長に分離、分散してｎビット長命令を構成し、ｎビ
ット長の命令が実行されるときは複数個のｍビット長中
央処理部毎にｎビット長命令が実行される。
【００３６】これにより、設計と生産に要する期間と人
的資源とが格段に軽減され、総合的開発の効率化を図る
ことができるとともに、個別に中央処理装置を設計する
ことなく、単位ビット長の中央処理部から多ビット長の
高性能な中央処理装置が構成できる等の特徴を有する中
央処理装置を提供することができる。
的資源とが格段に軽減され、総合的開発の効率化を図る
ことができるとともに、個別に中央処理装置を設計する
ことなく、単位ビット長の中央処理部から多ビット長の
高性能な中央処理装置が構成できる等の特徴を有する中
央処理装置を提供することができる。
【図１】本発明の一実施例の３２ビットＣＰＵ２のブロ
ック図である。
ック図である。
【図２】１６ビット１ａの内部構成を示すブロック図で
ある。
ある。
【図３】３２ビットＣＰＵ２の構成例を示すブロック図
である。
である。
【図４】本実施例の命令形式を説明する図である。
【図５】本実施例の他の命令形式を説明する図である。
【図６】本発明の他の実施例の６４ビットＣＰＵ１４の
ブロック図である。
ブロック図である。
【図７】６４ビットＣＰＵ１４の構成例を説明するブロ
ック図である。
ック図である。
【図８】本実施例の命令形式を説明する図である。
【図９】本実施例の命令形式の他の例を示す図である。
【図１０】本発明の他の実施例の６４ビットＣＰＵ２の
ブロック図である。
ブロック図である。
【図１１】本発明の他の実施例の１２８ビットＣＰＵ２
３のブロック図である。
３のブロック図である。
１ａ〜１ｄ １６ビットＣＰＵ ２ ３２ビットＣＰＵ ３ａ〜３ｄ マイクロプログラム部 ４ 記憶部 ４ａ〜４ｄ 第１〜第４記憶領域 ５ 内部バスライン １１ａ〜１１ｄ オペコード部 １２ａ〜１２ｄ オペランド部 １４，２２ ６４ビットＣＰＵ ２３ １２８ビットＣＰＵ
Claims (2)
- 【請求項１】 予め定めるビット数ｍのデータ長に対応
する内部回路をそれぞれ有する複数のｍビットの中央処
理部を相互にバスラインで接続して、ｍビットより大き
なｎビットのデータ長を有するｎビット長の中央処理部
を構成することを特徴とする中央処理装置。 - 【請求項２】 ｍビット長の命令を分離分散してｎビッ
ト長命令を構成して、ｎビット長命令が実行されるとき
には、ｍビット長の中央処理部毎にｎビット長の命令が
実行されることを特徴とする中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195514A JP2746775B2 (ja) | 1991-08-05 | 1991-08-05 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195514A JP2746775B2 (ja) | 1991-08-05 | 1991-08-05 | 中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0540630A true JPH0540630A (ja) | 1993-02-19 |
| JP2746775B2 JP2746775B2 (ja) | 1998-05-06 |
Family
ID=16342349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195514A Expired - Fee Related JP2746775B2 (ja) | 1991-08-05 | 1991-08-05 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746775B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5699544A (en) * | 1980-01-10 | 1981-08-10 | Fujitsu Ltd | Processing device for variable word length operation |
| JPH03147021A (ja) * | 1989-11-01 | 1991-06-24 | Fujitsu Ltd | 命令指定方法及び命令実行方式 |
-
1991
- 1991-08-05 JP JP3195514A patent/JP2746775B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5699544A (en) * | 1980-01-10 | 1981-08-10 | Fujitsu Ltd | Processing device for variable word length operation |
| JPH03147021A (ja) * | 1989-11-01 | 1991-06-24 | Fujitsu Ltd | 命令指定方法及び命令実行方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2746775B2 (ja) | 1998-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20080213 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |