JPH05189233A - 分岐命令制御回路 - Google Patents
分岐命令制御回路Info
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- JPH05189233A JPH05189233A JP441492A JP441492A JPH05189233A JP H05189233 A JPH05189233 A JP H05189233A JP 441492 A JP441492 A JP 441492A JP 441492 A JP441492 A JP 441492A JP H05189233 A JPH05189233 A JP H05189233A
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- branch
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Abstract
(57)【要約】
【目的】 本発明は、レジスタファイル(REG) の値を分
岐先の命令アドレスとする分岐を行う命令 (レジスタ分
岐命令) を備えた情報処理装置の分岐命令制御回路に関
し、レジスタポートの増加や, アクセスタイムの増加を
抑止する。 【構成】 レジスタファイル(REG) 中のリタンアドレス
を保持するレジスタ番号(RARN)のレジスタに対応して、
コピーレジスタ(RAR) を設け、先読みされている命令
が、レジスタ分岐命令であって、該レジスタ分岐命令の
分岐先アドレスを示すレジスタ番号が、上記リタンアド
レスを保持するレジスタのレジスタ番号(RARN)と一致し
たとき、該コピーレジスタ(RAR) の値を次の命令 (分岐
先の命令) のアドレスとして、プログラムカウンタ(PC)
にセットして、命令フェッチアドレスとし、不一致の時
には、レジスタファイル(REG) を読み出した値を次の命
令 (分岐先の命令) のアドレスとして、プログラムカウ
ンタ(PC)にセットし、命令フェッチアドレスとして使用
する。
岐先の命令アドレスとする分岐を行う命令 (レジスタ分
岐命令) を備えた情報処理装置の分岐命令制御回路に関
し、レジスタポートの増加や, アクセスタイムの増加を
抑止する。 【構成】 レジスタファイル(REG) 中のリタンアドレス
を保持するレジスタ番号(RARN)のレジスタに対応して、
コピーレジスタ(RAR) を設け、先読みされている命令
が、レジスタ分岐命令であって、該レジスタ分岐命令の
分岐先アドレスを示すレジスタ番号が、上記リタンアド
レスを保持するレジスタのレジスタ番号(RARN)と一致し
たとき、該コピーレジスタ(RAR) の値を次の命令 (分岐
先の命令) のアドレスとして、プログラムカウンタ(PC)
にセットして、命令フェッチアドレスとし、不一致の時
には、レジスタファイル(REG) を読み出した値を次の命
令 (分岐先の命令) のアドレスとして、プログラムカウ
ンタ(PC)にセットし、命令フェッチアドレスとして使用
する。
Description
【０００１】
【産業上の利用分野】本発明は、レジスタファイル(RE
G) の値を分岐先の命令アドレスとする分岐を行う命令
(レジスタ分岐命令) を備えた情報処理装置の分岐命令
制御回路に関する。
G) の値を分岐先の命令アドレスとする分岐を行う命令
(レジスタ分岐命令) を備えた情報処理装置の分岐命令
制御回路に関する。
【０００２】一般に、情報処理装置においては、サブル
ーチンからのリタン時に使用される分岐命令は、レジス
タファイル(REG) の特定のレジスタ、例えば、レジスタ
番号が、該レジスタファイル(REG) の最終番号であるレ
ジスタで、該リタン先が与えられることが多い。
ーチンからのリタン時に使用される分岐命令は、レジス
タファイル(REG) の特定のレジスタ、例えば、レジスタ
番号が、該レジスタファイル(REG) の最終番号であるレ
ジスタで、該リタン先が与えられることが多い。
【０００３】これは、プログラム間のインタフェースを
取りやすいようにする為に固定化された結果であり、コ
ンパイラも、該レジスタ分岐命令は、決まったレジスタ
番号しか使用しないことが多い。
取りやすいようにする為に固定化された結果であり、コ
ンパイラも、該レジスタ分岐命令は、決まったレジスタ
番号しか使用しないことが多い。
【０００４】この点に着目すると、該リタンアドレスを
保持するレジスタ番号(RARN)のレジスタに限って、特別
なコピーレジスタ(RAR) を備えることで、該レジスタフ
ァイル(REG) の読み出しサイクルでの読み出し結果を待
つことなく、リタンアドレスを生成することができ、レ
ジスタ分岐の高速化を行うことが期待できる。
保持するレジスタ番号(RARN)のレジスタに限って、特別
なコピーレジスタ(RAR) を備えることで、該レジスタフ
ァイル(REG) の読み出しサイクルでの読み出し結果を待
つことなく、リタンアドレスを生成することができ、レ
ジスタ分岐の高速化を行うことが期待できる。
【０００５】
【従来の技術】図６〜図８は、従来の分岐動作を説明す
る図であり、図６はレジスタ分岐の場合を示し、図７
は、命令バッファとプログラムカウンタ(PC)を使用する
相対分岐の場合を示し、図８は、命令バッファ(IB)と、
専用レジスタポートを使用して高速分岐を行う場合を示
している。
る図であり、図６はレジスタ分岐の場合を示し、図７
は、命令バッファとプログラムカウンタ(PC)を使用する
相対分岐の場合を示し、図８は、命令バッファ(IB)と、
専用レジスタポートを使用して高速分岐を行う場合を示
している。
【０００６】又、ここでは、所謂、パイプライン制御の
情報処理装置を例にしており、「Inst Fetch」は命令フ
ェッチステートを示し、「Decode」はデコードステート
を示し、「Execute 」は実行ステートで、具体的には、
メモリアクセス命令では、オペランドアドレス計算を行
い、その他の命令では、算術演算，論理演算等を行うス
テートを示し、「Data Fetch」はオペランドデータフェ
ッチのステートを示し、「Write 」は、レジスタファイ
ル(REG) への書き込みステートを示している。
情報処理装置を例にしており、「Inst Fetch」は命令フ
ェッチステートを示し、「Decode」はデコードステート
を示し、「Execute 」は実行ステートで、具体的には、
メモリアクセス命令では、オペランドアドレス計算を行
い、その他の命令では、算術演算，論理演算等を行うス
テートを示し、「Data Fetch」はオペランドデータフェ
ッチのステートを示し、「Write 」は、レジスタファイ
ル(REG) への書き込みステートを示している。
【０００７】サブルーチンから帰る (リタン) 時に使用
される分岐命令は、一般には、レジスタファイル(REG)
1 の特定のレジスタ番号のレジスタ｛例えば、該レジス
タファイル(REG) 1 が16個のレジスタで構成されている
場合には、レジスタ番号が“１５”のレジスタ｝で分岐
先（リタン先）が与えられる。
される分岐命令は、一般には、レジスタファイル(REG)
1 の特定のレジスタ番号のレジスタ｛例えば、該レジス
タファイル(REG) 1 が16個のレジスタで構成されている
場合には、レジスタ番号が“１５”のレジスタ｝で分岐
先（リタン先）が与えられる。
【０００８】
【発明が解決しようとする課題】図６は、該レジスタ分
岐の動作を模式的に示しており、分岐命令(BRANCH)は、
該レジスタファイル(REG) 1 を参照して、分岐先のアド
レスを認識し、分岐を行う為、図示されている如くに、
パイプラインを乱し、パイプラインの実行が遅くなる。
本例では、１τの遅れがある。
岐の動作を模式的に示しており、分岐命令(BRANCH)は、
該レジスタファイル(REG) 1 を参照して、分岐先のアド
レスを認識し、分岐を行う為、図示されている如くに、
パイプラインを乱し、パイプラインの実行が遅くなる。
本例では、１τの遅れがある。
【０００９】然しながら、命令バッファ(IB) 5とプログ
ラムカウンタ(PC) 6を使用した相対分岐や，命令バッフ
ァ(IB) 5を使用する絶対分岐の場合は、パイプラインに
よる先読みを行った命令バッファ(IB) 5の内容を使用
し、専用のアドレス加算器 7によって、前述の「Inst F
etch」ステートでアドレス計算を行うことにより、図７
に示されている如くに、該分岐によるパイプラインの遅
れを無くすことができる。
ラムカウンタ(PC) 6を使用した相対分岐や，命令バッフ
ァ(IB) 5を使用する絶対分岐の場合は、パイプラインに
よる先読みを行った命令バッファ(IB) 5の内容を使用
し、専用のアドレス加算器 7によって、前述の「Inst F
etch」ステートでアドレス計算を行うことにより、図７
に示されている如くに、該分岐によるパイプラインの遅
れを無くすことができる。
【００１０】前述のレジスタによる分岐の場合も、上記
先読みを行った命令バッファ(IB) 5の内容を使用し、専
用のレジスタ読み出しポート 10aによって該分岐アドレ
スの生成を行うことにより、図８に示されている如く
に、該パイプラインの流れを乱すことを無くすることが
できるが、レジスタファイル(REG) 1 に専用の読み出し
ポート 10aを必要とし、物量の増加や、レジスタファイ
ル(REG) 1 の出力ポートセレクタが複雑になることによ
り、該ポートのアクセスタイムの増加につながり、ひい
ては、マシンサイクルを増加させる要因ともなるという
問題があった。
先読みを行った命令バッファ(IB) 5の内容を使用し、専
用のレジスタ読み出しポート 10aによって該分岐アドレ
スの生成を行うことにより、図８に示されている如く
に、該パイプラインの流れを乱すことを無くすることが
できるが、レジスタファイル(REG) 1 に専用の読み出し
ポート 10aを必要とし、物量の増加や、レジスタファイ
ル(REG) 1 の出力ポートセレクタが複雑になることによ
り、該ポートのアクセスタイムの増加につながり、ひい
ては、マシンサイクルを増加させる要因ともなるという
問題があった。
【００１１】本発明は上記従来の欠点に鑑み、レジスタ
ファイル(REG) の値を分岐先の命令アドレスとする分岐
を行う命令 (レジスタ分岐命令) を備えた情報処理装置
の分岐命令制御回路において、レジスタポートの増加
や, アクセスタイムの増加を抑止することができる分岐
命令制御回路を提供することを目的とするものである。
ファイル(REG) の値を分岐先の命令アドレスとする分岐
を行う命令 (レジスタ分岐命令) を備えた情報処理装置
の分岐命令制御回路において、レジスタポートの増加
や, アクセスタイムの増加を抑止することができる分岐
命令制御回路を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】図１は、本発明の原理構
成図である。上記の問題点は下記の如くに構成した分岐
命令制御回路によって解決される。
成図である。上記の問題点は下記の如くに構成した分岐
命令制御回路によって解決される。
【００１３】プログラムで読み書きする複数のレジスタ
からなるレジスタファイル(REG) 1の特定のレジスタ 10
の値を分岐先の命令アドレスとする分岐を行うレジス
タ分岐命令を備えた情報処理装置において、該レジスタ
ファイル(REG) 1 の特定のレジスタ 10 と、同じ内容を
持つコピーレジスタ(RAR) 2 と、先読みされている命令
が分岐命令であって、該分岐命令の分岐先アドレスを示
すレジスタアドレスフィールドの値と、上記特定のレジ
スタ 10 のアドレスとの一致を検出するリターンアドレ
ス一致検出回路Ａ 30 と、該レジスタファイル(REG) 1
に対する書き込みアドレスと、上記特定のレジスタ 10
のアドレスとの一致を検出する書き込みアドレス一致検
出回路Ｂ 31 と、上記レジスタファイル(REG) 1 の読み
出しデータと、上記コピーレジスタ(RAR) 2 の出力デー
タと、命令アドレス加算回路(IF ADDER) 7等によって
生成された命令アドレスとを、上記リターンアドレス一
致検出回路Ａ 30 のアドレス一致信号と、命令フェッ
チ制御信号とによって制御して選択し、命令フェッチ
アドレスを出力する命令フェッチアドレス選択回路(IF
ADRS SELECT) 3とを備えて、上記書き込みアドレス一致
検出回路Ｂ 31 からの書き込みアドレス一致検出信号
が得られた時には、上記コピーレジスタ(RAR) 2 に、上
記レジスタファイル(REG) 1 の特定のレジスタ 10 に書
き込むデータと同じデータを書き込み、上記命令フェ
ッチ制御信号がレジスタ分岐命令の実行を指示してい
て、上記リターンアドレス一致検出回路Ａ 30 からのア
ドレス一致信号が得られたとき、上記コピーレジスタ
(RAR) 2 の値を、上記命令フェッチアドレス選択回路
(IF ADRS SELECT) 3で選択して出力し、上記命令フェッ
チ制御信号がレジスタ分岐命令の実行を指示してい
て、上記リターンアドレス一致検出回路Ａ 30 からのア
ドレス一致信号が得られなかったとき、上記レジスタ
ファイル(REG) 1 の値を、上記命令フェッチアドレス選
択回路(IF ADRS SELECT) 3で選択して出力するように構
成する。
からなるレジスタファイル(REG) 1の特定のレジスタ 10
の値を分岐先の命令アドレスとする分岐を行うレジス
タ分岐命令を備えた情報処理装置において、該レジスタ
ファイル(REG) 1 の特定のレジスタ 10 と、同じ内容を
持つコピーレジスタ(RAR) 2 と、先読みされている命令
が分岐命令であって、該分岐命令の分岐先アドレスを示
すレジスタアドレスフィールドの値と、上記特定のレジ
スタ 10 のアドレスとの一致を検出するリターンアドレ
ス一致検出回路Ａ 30 と、該レジスタファイル(REG) 1
に対する書き込みアドレスと、上記特定のレジスタ 10
のアドレスとの一致を検出する書き込みアドレス一致検
出回路Ｂ 31 と、上記レジスタファイル(REG) 1 の読み
出しデータと、上記コピーレジスタ(RAR) 2 の出力デー
タと、命令アドレス加算回路(IF ADDER) 7等によって
生成された命令アドレスとを、上記リターンアドレス一
致検出回路Ａ 30 のアドレス一致信号と、命令フェッ
チ制御信号とによって制御して選択し、命令フェッチ
アドレスを出力する命令フェッチアドレス選択回路(IF
ADRS SELECT) 3とを備えて、上記書き込みアドレス一致
検出回路Ｂ 31 からの書き込みアドレス一致検出信号
が得られた時には、上記コピーレジスタ(RAR) 2 に、上
記レジスタファイル(REG) 1 の特定のレジスタ 10 に書
き込むデータと同じデータを書き込み、上記命令フェ
ッチ制御信号がレジスタ分岐命令の実行を指示してい
て、上記リターンアドレス一致検出回路Ａ 30 からのア
ドレス一致信号が得られたとき、上記コピーレジスタ
(RAR) 2 の値を、上記命令フェッチアドレス選択回路
(IF ADRS SELECT) 3で選択して出力し、上記命令フェッ
チ制御信号がレジスタ分岐命令の実行を指示してい
て、上記リターンアドレス一致検出回路Ａ 30 からのア
ドレス一致信号が得られなかったとき、上記レジスタ
ファイル(REG) 1 の値を、上記命令フェッチアドレス選
択回路(IF ADRS SELECT) 3で選択して出力するように構
成する。
【００１４】
【作用】前述のように、多くの場合、サブルーチンから
帰る（リタン）時に必要なリタンアドレスを保持するレ
ジスタファイル(REG) 1 のレジスタ番号は、プログラム
間のインタフェースが取り易いように、例えば、該レジ
スタファイル(REG) 1 の数が、16個の時には、第16番目
のレジスタ（即ち、レジスタ番号が“１５”のレジス
タ）と固定されている。
帰る（リタン）時に必要なリタンアドレスを保持するレ
ジスタファイル(REG) 1 のレジスタ番号は、プログラム
間のインタフェースが取り易いように、例えば、該レジ
スタファイル(REG) 1 の数が、16個の時には、第16番目
のレジスタ（即ち、レジスタ番号が“１５”のレジス
タ）と固定されている。
【００１５】従って、コンパイラ等も、レジスタ分岐命
令は決まったレジスタ番号しか使用しないことが殆どで
ある。本発明は、プログラム中のレジスタ分岐命令の動
作に、この事象があることに着目して、レジスタファイ
ル(REG) 1 中の、このリタンアドレスを保持している特
定のレジスタ番号(RARN)のレジスタ 10 に限って、特別
なコピーレジスタ(RAR) 2 を設けて、先読みされている
レジスタ分岐命令が指示しているレジスタ番号が、上記
特定のレジスタ 10 のレジスタ番号 (例えば、上記の15
番)(RARN) と一致していることを検出するリターンアド
レス一致検出回路Ａ 30 からのアドレス一致信号が得
られた時、上記コピーレジスタ(RAR) 2 の値を使用し
て分岐アドレスを生成するようにして、レジスタファイ
ル(REG) 1 からの読み出し出力を使用することなく、レ
ジスタ分岐を高速に行うようにしたものである。
令は決まったレジスタ番号しか使用しないことが殆どで
ある。本発明は、プログラム中のレジスタ分岐命令の動
作に、この事象があることに着目して、レジスタファイ
ル(REG) 1 中の、このリタンアドレスを保持している特
定のレジスタ番号(RARN)のレジスタ 10 に限って、特別
なコピーレジスタ(RAR) 2 を設けて、先読みされている
レジスタ分岐命令が指示しているレジスタ番号が、上記
特定のレジスタ 10 のレジスタ番号 (例えば、上記の15
番)(RARN) と一致していることを検出するリターンアド
レス一致検出回路Ａ 30 からのアドレス一致信号が得
られた時、上記コピーレジスタ(RAR) 2 の値を使用し
て分岐アドレスを生成するようにして、レジスタファイ
ル(REG) 1 からの読み出し出力を使用することなく、レ
ジスタ分岐を高速に行うようにしたものである。
【００１６】当然のことながら、本発明においては、該
レジスタファイル(REG) 1 の上記特定のレジスタ 10 に
対する書き込み指示があったときには、同じ書き込みデ
ータを当該コピーレジスタ(RAR) 2 にも書き込んでおく
ようにしておく必要がある。
レジスタファイル(REG) 1 の上記特定のレジスタ 10 に
対する書き込み指示があったときには、同じ書き込みデ
ータを当該コピーレジスタ(RAR) 2 にも書き込んでおく
ようにしておく必要がある。
【００１７】但し、該レジスタ分岐命令であっても、該
レジスタ分岐命令が指示するレジスタ番号が、上記特定
のレジスタの番号(RARN)と一致しなくで、上記コピーレ
ジスタ(RAR) 2 を使用できない時には、従来のレジスタ
ファイル(REG) 1 を使用するレジスタ分岐を行う。
レジスタ分岐命令が指示するレジスタ番号が、上記特定
のレジスタの番号(RARN)と一致しなくで、上記コピーレ
ジスタ(RAR) 2 を使用できない時には、従来のレジスタ
ファイル(REG) 1 を使用するレジスタ分岐を行う。
【００１８】従って、本発明によれば、レジスタファイ
ル(REG) 1 のレジスタ出力ポート 10aを増加させること
なく、又、該レジスタ出力ポート 10aのアクセスタイム
を増加させることなく、レジスタ分岐の高速化を行うこ
とができる効果がある。
ル(REG) 1 のレジスタ出力ポート 10aを増加させること
なく、又、該レジスタ出力ポート 10aのアクセスタイム
を増加させることなく、レジスタ分岐の高速化を行うこ
とができる効果がある。
【００１９】又、本発明による、上記分岐命令制御回路
によれば、当該特定のレジスタ 10に対するレジスタ干
渉が発生した場合においても、後述するように、特別な
回路を使用することなく、従来と同じバイパス回路を使
用して、高速にレジスタ分岐を行うことができ、本発明
を妨げる要因になることはない。
によれば、当該特定のレジスタ 10に対するレジスタ干
渉が発生した場合においても、後述するように、特別な
回路を使用することなく、従来と同じバイパス回路を使
用して、高速にレジスタ分岐を行うことができ、本発明
を妨げる要因になることはない。
【００２０】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１が、本発明の原理構成図であり、図２，
図３は、本発明の一実施例を示した図であって、図２
は、動作フローを示し、図３は、命令アドレス選択回路
の論理条件を示している。又、図４，図５はレジスタ干
渉がある場合のレジスタ分岐の動作を示した図であり、
図４はレジスタ分岐命令の前の命令がロード命令の場合
を示し、図５はレジスタ分岐命令の前の命令が演算命令
の場合を示している。
る。前述の図１が、本発明の原理構成図であり、図２，
図３は、本発明の一実施例を示した図であって、図２
は、動作フローを示し、図３は、命令アドレス選択回路
の論理条件を示している。又、図４，図５はレジスタ干
渉がある場合のレジスタ分岐の動作を示した図であり、
図４はレジスタ分岐命令の前の命令がロード命令の場合
を示し、図５はレジスタ分岐命令の前の命令が演算命令
の場合を示している。
【００２１】本発明においては、プログラムで読み書き
する複数のレジスタからなるレジスタファイル(REG) 1
の特定のレジスタ 10 の値を分岐先の命令アドレスとす
る分岐を行うレジスタ分岐命令を備えた情報処理装置に
おいて、該レジスタファイル(REG) 1 の特定のレジスタ
10 と、同じ内容を持つコピーレジスタ(RAR) 2 と、先
読みされている命令が分岐命令であって、該分岐命令の
分岐先アドレスを示すレジスタアドレスフィールドの値
と、上記特定のレジスタ 10 のアドレスとの一致を検出
するリターンアドレス一致検出回路Ａ 30 と、該レジス
タファイル(REG) 1 に対する書き込みアドレスと、上記
特定のレジスタ 10 のアドレスとの一致を検出する書き
込みアドレス一致検出回路Ｂ 31 と、上記レジスタファ
イル(REG) 1 の読み出しデータと、上記コピーレジスタ
(RAR) 2 の出力データと、命令アドレス加算回路(IF
ADDER) 7等によって生成された命令アドレスとを、上記
リターンアドレス一致検出回路Ａ 30 のアドレス一致信
号と、命令フェッチ制御信号とによって制御して選
択し、命令フェッチアドレスを出力する命令フェッチア
ドレス選択回路 3が、本発明を実施するのに必要な手段
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。
する複数のレジスタからなるレジスタファイル(REG) 1
の特定のレジスタ 10 の値を分岐先の命令アドレスとす
る分岐を行うレジスタ分岐命令を備えた情報処理装置に
おいて、該レジスタファイル(REG) 1 の特定のレジスタ
10 と、同じ内容を持つコピーレジスタ(RAR) 2 と、先
読みされている命令が分岐命令であって、該分岐命令の
分岐先アドレスを示すレジスタアドレスフィールドの値
と、上記特定のレジスタ 10 のアドレスとの一致を検出
するリターンアドレス一致検出回路Ａ 30 と、該レジス
タファイル(REG) 1 に対する書き込みアドレスと、上記
特定のレジスタ 10 のアドレスとの一致を検出する書き
込みアドレス一致検出回路Ｂ 31 と、上記レジスタファ
イル(REG) 1 の読み出しデータと、上記コピーレジスタ
(RAR) 2 の出力データと、命令アドレス加算回路(IF
ADDER) 7等によって生成された命令アドレスとを、上記
リターンアドレス一致検出回路Ａ 30 のアドレス一致信
号と、命令フェッチ制御信号とによって制御して選
択し、命令フェッチアドレスを出力する命令フェッチア
ドレス選択回路 3が、本発明を実施するのに必要な手段
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。
【００２２】以下、図１を参照しながら、図２〜図５を
用いて、本発明の分岐命令制御回路の構成と動作を説明
する。先ず、図３は、図１に示した本発明の分岐命令制
御回路の、特に、命令アドレス選択回路(IF ADRS SELEC
T) 3の選択論理を示している。
用いて、本発明の分岐命令制御回路の構成と動作を説明
する。先ず、図３は、図１に示した本発明の分岐命令制
御回路の、特に、命令アドレス選択回路(IF ADRS SELEC
T) 3の選択論理を示している。
【００２３】先読みされているレジスタ分岐命令(Regis
ter-Branch-Instruction) の分岐先アドレスを示すレジ
スタの番号(Return-reg-adrs) が、レジスタファイル(R
EG)1 の特定のレジスタ 10 の番号(RARN)を指示してい
て、前述のリターンアドレス一致検出回路Ａ 30 からア
ドレス一致検出信号が出力された場合には、本発明の
コピーレジスタ(RAR) 2 の出力データを、分岐先の命
令フェッチアドレスとして出力（＊で示す）し、上記リ
ターンアドレス一致検出回路Ａ 30 からアドレス一致検
出信号が出力されなかった場合には、レジスタファイ
ル(REG) 1 の読み出しが終了した時点において、その読
み出しデータを、該分岐先の命令フェッチアドレスとし
て出力（＊＊で示す）する。
ter-Branch-Instruction) の分岐先アドレスを示すレジ
スタの番号(Return-reg-adrs) が、レジスタファイル(R
EG)1 の特定のレジスタ 10 の番号(RARN)を指示してい
て、前述のリターンアドレス一致検出回路Ａ 30 からア
ドレス一致検出信号が出力された場合には、本発明の
コピーレジスタ(RAR) 2 の出力データを、分岐先の命
令フェッチアドレスとして出力（＊で示す）し、上記リ
ターンアドレス一致検出回路Ａ 30 からアドレス一致検
出信号が出力されなかった場合には、レジスタファイ
ル(REG) 1 の読み出しが終了した時点において、その読
み出しデータを、該分岐先の命令フェッチアドレスとし
て出力（＊＊で示す）する。
【００２４】又、レジスタ分岐でない分岐命令(Non-Reg
ister-Branch-Instruction) の場合には、図１に示した
専用の命令アドレス加算器(IF ADDER) 7の出力である、
プログラムカウンタ(PC)＋相対値(OFFSET)の値を出力
（＃で示す）し、分岐命令でない場合(Non-Branch-Inst
ruction)には、プログラムカウンタ(PC)＋命令長(LENGT
H of INSTRUCTION) の値を出力（＃＃で示す）する。
ister-Branch-Instruction) の場合には、図１に示した
専用の命令アドレス加算器(IF ADDER) 7の出力である、
プログラムカウンタ(PC)＋相対値(OFFSET)の値を出力
（＃で示す）し、分岐命令でない場合(Non-Branch-Inst
ruction)には、プログラムカウンタ(PC)＋命令長(LENGT
H of INSTRUCTION) の値を出力（＃＃で示す）する。
【００２５】尚、上記命令アドレス選択回路(IF ADRS S
ELECT) 3の論理には直接関係しないが、該図１におい
て、該レジスタファイル(REG) 1 に対する書き込みアド
レスと、上記特定のレジスタ 10 のアドレスとの一致を
検出する書き込みアドレス一致検出回路Ｂ 31 で一致が
とれた場合 (一致信号が出力された場合) には、該レ
ジスタファイル(REG) 1 の特定のレジスタ番号(RARN)の
レジスタ 10 に書き込むデータ(Write Data)と同じデ
ータを、本発明のコピーレジスタ(RAR) 2 にも書き込む
ように動作する。
ELECT) 3の論理には直接関係しないが、該図１におい
て、該レジスタファイル(REG) 1 に対する書き込みアド
レスと、上記特定のレジスタ 10 のアドレスとの一致を
検出する書き込みアドレス一致検出回路Ｂ 31 で一致が
とれた場合 (一致信号が出力された場合) には、該レ
ジスタファイル(REG) 1 の特定のレジスタ番号(RARN)の
レジスタ 10 に書き込むデータ(Write Data)と同じデ
ータを、本発明のコピーレジスタ(RAR) 2 にも書き込む
ように動作する。
【００２６】上記のように動作する本発明の分岐命令制
御回路によるレジスタ分岐の動作を、図２の動作フロー
で以下に説明する。 1) 先ず、命令バッファ(IB) 5に先読みされている命令
を、「Inst Fetch」ステートでプリデコードし、レジス
タ分岐命令(BRANCH)であり、且つ、分岐先アドレスを示
すレジスタ番号が、レジスタファイル(REG) 1 の特定の
レジスタの番号(RARN)と一致することが、図３のリター
ンアドレス一致検出回路Ａ 30 で検出された場合 (即
ち、RAR にヒットした場合) 、そのアドレス一致信号
によって、コピーレジスタ(RAR) 2 の値を、分岐先の命
令のアドレスとして、「Decode」ステートでプログラム
カウンタ(PC)にセットすると共に、命令フェッチアドレ
スとして使用する。
御回路によるレジスタ分岐の動作を、図２の動作フロー
で以下に説明する。 1) 先ず、命令バッファ(IB) 5に先読みされている命令
を、「Inst Fetch」ステートでプリデコードし、レジス
タ分岐命令(BRANCH)であり、且つ、分岐先アドレスを示
すレジスタ番号が、レジスタファイル(REG) 1 の特定の
レジスタの番号(RARN)と一致することが、図３のリター
ンアドレス一致検出回路Ａ 30 で検出された場合 (即
ち、RAR にヒットした場合) 、そのアドレス一致信号
によって、コピーレジスタ(RAR) 2 の値を、分岐先の命
令のアドレスとして、「Decode」ステートでプログラム
カウンタ(PC)にセットすると共に、命令フェッチアドレ
スとして使用する。
【００２７】このとき、多くの場合、該命令フェッチア
ドレスは、図２の動作フローにも示されているように、
命令キャッシュメモリ(ICACHE) 8のアドレスとして使用
される。
ドレスは、図２の動作フローにも示されているように、
命令キャッシュメモリ(ICACHE) 8のアドレスとして使用
される。
【００２８】2) 命令バッファ(IB) 5に先読みされてい
る命令を、「Inst Fetch」ステートでプリデコードし、
レジスタ分岐命令(BRANCH)であるが、分岐先アドレスを
示すレジスタ番号が、レジスタファイル(REG) 1 の特定
のレジスタの番号(RARN)と一致しなかった場合 (即ち、
RAR にヒットしなかった場合) 、図２の動作フローに示
されている如く、該分岐先の命令を１τ停止（即ち、イ
ンタロックして）該レジスタ分岐命令(BRANCH)がレジス
タファイル(REG) 1 を読み出すのを待ち、該レジスタフ
ァイル(REG) 1 の読み出しが終了したら、その値を、該
分岐先命令のアドレスとして決定して、該分岐先命令の
「Inst Fetch」ステートでプログラムカウンタ(PC) 6に
設定して、命令フェッチアドレスとして使用する。
る命令を、「Inst Fetch」ステートでプリデコードし、
レジスタ分岐命令(BRANCH)であるが、分岐先アドレスを
示すレジスタ番号が、レジスタファイル(REG) 1 の特定
のレジスタの番号(RARN)と一致しなかった場合 (即ち、
RAR にヒットしなかった場合) 、図２の動作フローに示
されている如く、該分岐先の命令を１τ停止（即ち、イ
ンタロックして）該レジスタ分岐命令(BRANCH)がレジス
タファイル(REG) 1 を読み出すのを待ち、該レジスタフ
ァイル(REG) 1 の読み出しが終了したら、その値を、該
分岐先命令のアドレスとして決定して、該分岐先命令の
「Inst Fetch」ステートでプログラムカウンタ(PC) 6に
設定して、命令フェッチアドレスとして使用する。
【００２９】該命令バッファ(IB) 5に先読みされている
命令をプリデコードして、レジスタ分岐命令(BRANCH)で
なかった場合には、従来と同じ制御とする。即ち、 3) 命令バッファ(IB) 5に先読みされている命令を、「I
nst Fetch」ステートでプリデコードし、レジスタ分岐
命令以外の分岐命令であった場合には、該先読みした命
令バッファ(IB) 5の分岐先アドレスを生成するフィール
ドと、プログラムカウンタ(PC) 6などから、「Inst Fet
ch」ステートで、前述の命令アドレス計算回路 (多くの
場合は、加算器で構成されている)(IF ADDER) 7 を使用
して、該分岐先命令のアドレスを生成し、該分岐先命令
(後続命令) の「Inst Fetch」ステートでプログラムカ
ウンタ(PC) 6に設定して、命令フェッチアドレスとして
使用する。｛図７参照｝ 4) 命令バッファ(IB) 5に先読みされている命令を、「I
nst Fetch」ステートでプリデコードし、分岐命令以外
の命令であった場合には、プログラムカウンタ(PC) 6
と、該命令バッファ(IB)にセットされている命令の命令
長等から、後続する命令のアドレスを生成して、次の命
令の「Inst Fetch」ステートでプログラムカウンタ(PC)
6に設定して、命令フェッチアドレスとして使用する。
命令をプリデコードして、レジスタ分岐命令(BRANCH)で
なかった場合には、従来と同じ制御とする。即ち、 3) 命令バッファ(IB) 5に先読みされている命令を、「I
nst Fetch」ステートでプリデコードし、レジスタ分岐
命令以外の分岐命令であった場合には、該先読みした命
令バッファ(IB) 5の分岐先アドレスを生成するフィール
ドと、プログラムカウンタ(PC) 6などから、「Inst Fet
ch」ステートで、前述の命令アドレス計算回路 (多くの
場合は、加算器で構成されている)(IF ADDER) 7 を使用
して、該分岐先命令のアドレスを生成し、該分岐先命令
(後続命令) の「Inst Fetch」ステートでプログラムカ
ウンタ(PC) 6に設定して、命令フェッチアドレスとして
使用する。｛図７参照｝ 4) 命令バッファ(IB) 5に先読みされている命令を、「I
nst Fetch」ステートでプリデコードし、分岐命令以外
の命令であった場合には、プログラムカウンタ(PC) 6
と、該命令バッファ(IB)にセットされている命令の命令
長等から、後続する命令のアドレスを生成して、次の命
令の「Inst Fetch」ステートでプログラムカウンタ(PC)
6に設定して、命令フェッチアドレスとして使用する。
【００３０】本発明の上記コピーレジスタ(RAR) 2 への
書き込みは、書き込みレジスタの番号が、上記レジスタ
ファイル(REG) 1 の特定のリタンアドレスの番号(RARN)
であった場合 (即ち、図１の前述の書き込みアドレス一
致検出回路Ｂ 31 から一致検出信号が得られた場合)
に行う。
書き込みは、書き込みレジスタの番号が、上記レジスタ
ファイル(REG) 1 の特定のリタンアドレスの番号(RARN)
であった場合 (即ち、図１の前述の書き込みアドレス一
致検出回路Ｂ 31 から一致検出信号が得られた場合)
に行う。
【００３１】従って、先行命令が、該コピーレジスタ(R
AR) 2 に書き込みを行う場合には、レジスタ干渉が起こ
り、通常は、該コピーレジスタ(RAR) 2 の値が正しくな
るまで、上記レジスタ分岐命令(BRANCH)の、該コピーレ
ジスタ(RAR) 2 の値による分岐先アドレスをプログラム
カウンタ(PC) 6へ設定することができない。
AR) 2 に書き込みを行う場合には、レジスタ干渉が起こ
り、通常は、該コピーレジスタ(RAR) 2 の値が正しくな
るまで、上記レジスタ分岐命令(BRANCH)の、該コピーレ
ジスタ(RAR) 2 の値による分岐先アドレスをプログラム
カウンタ(PC) 6へ設定することができない。
【００３２】この場合の動作を、図４，図５に示す。図
４は、該先行命令がロード(LOAD)命令の場合を示してお
り、図４に示されている如くに、該レジスタ分岐命令(B
RANCH)は、「Decode」ステートでインタロックされる。
４は、該先行命令がロード(LOAD)命令の場合を示してお
り、図４に示されている如くに、該レジスタ分岐命令(B
RANCH)は、「Decode」ステートでインタロックされる。
【００３３】通常の動作では、分岐命令であるか演算命
令であるかに係わらず、レジスタファイル(REG) 1 を参
照する命令であると、該レジスタ干渉がある場合には、
インタロックするように構成されている。従って、該レ
ジスタ分岐命令(BRANCH)だけレジスタ干渉によるインタ
ロックを回避するように制御しようとすると、該当の回
路が複雑になってしまうだけで、後続命令の開始タイミ
ングに良い効果を与えない。
令であるかに係わらず、レジスタファイル(REG) 1 を参
照する命令であると、該レジスタ干渉がある場合には、
インタロックするように構成されている。従って、該レ
ジスタ分岐命令(BRANCH)だけレジスタ干渉によるインタ
ロックを回避するように制御しようとすると、該当の回
路が複雑になってしまうだけで、後続命令の開始タイミ
ングに良い効果を与えない。
【００３４】即ち、本発明を適用した分岐制御回路にお
いても、図４に示されている如くに、先行命令と当該レ
ジスタ分岐命令(BRANCH)との間にレジスタ干渉がある場
合には、従来と同じバイパス回路を使用することによ
り、高速なレジスタ分岐を行うことができる。この場
合、前述の命令フェッチアドレス選択回路(IF ADRS SEL
ECT) 3では、図３の選択論理に示されているように、レ
ジスタファイル(REG) 1へのライトデータ(Write Data)
が選択されることになる。
いても、図４に示されている如くに、先行命令と当該レ
ジスタ分岐命令(BRANCH)との間にレジスタ干渉がある場
合には、従来と同じバイパス回路を使用することによ
り、高速なレジスタ分岐を行うことができる。この場
合、前述の命令フェッチアドレス選択回路(IF ADRS SEL
ECT) 3では、図３の選択論理に示されているように、レ
ジスタファイル(REG) 1へのライトデータ(Write Data)
が選択されることになる。
【００３５】従って、本発明を適用しても、レジスタ干
渉制御の為に、更なる回路の追加や変更が不要であり、
本発明を妨げる要因になることはない。上記の図４は、
先行命令がロード命令の場合を示しているが、図５は、
該先行命令が演算命令(ADD) の場合を示している。図４
の場合と同じように、バイパス回路を使用して高速な
レジスタ分岐が行われている。
渉制御の為に、更なる回路の追加や変更が不要であり、
本発明を妨げる要因になることはない。上記の図４は、
先行命令がロード命令の場合を示しているが、図５は、
該先行命令が演算命令(ADD) の場合を示している。図４
の場合と同じように、バイパス回路を使用して高速な
レジスタ分岐が行われている。
【００３６】上記レジスタ干渉が発生した際の高速動作
を行う為のバイパス回路が存在しない情報処理装置に
おいては、一度、レジスタファイル(REG) 1,及び、コピ
ーレジスタ(RAR) 2 に書き込みを行ってからアドレス生
成を行えばよく、この場合も、回路の増加や, 変更はな
い。又、当然のことながら、上記のように、パイプライ
ン制御をしない場合も、該コピーレジスタ(RAR) 2 の効
果は変わることはなく、又、追加量も変わることはな
い。
を行う為のバイパス回路が存在しない情報処理装置に
おいては、一度、レジスタファイル(REG) 1,及び、コピ
ーレジスタ(RAR) 2 に書き込みを行ってからアドレス生
成を行えばよく、この場合も、回路の増加や, 変更はな
い。又、当然のことながら、上記のように、パイプライ
ン制御をしない場合も、該コピーレジスタ(RAR) 2 の効
果は変わることはなく、又、追加量も変わることはな
い。
【００３７】このように、本発明は、レジスタファイル
(REG) の値を分岐先の命令アドレスとする分岐を行う命
令 (レジスタ分岐命令) を備えた情報処理装置の分岐命
令制御回路において、サブルーチンからの帰りアドレス
であるリタンアドレスを保持するレジスタ番号(RARN)の
レジスタファイル(REG) に対応して、コピーレジスタ(R
AR) を設け、先読みされている命令が、レジスタ分岐命
令であって、該レジスタ分岐命令の分岐先アドレスを示
すレジスタ番号が、上記リタンアドレスを保持するレジ
スタファイル(REG) のレジスタ番号(RARN)と一致したと
き、該コピーレジスタ(RAR) の値を次の命令 (分岐先の
命令) のアドレスとして、プログラムカウンタ(PC)にセ
ットして、命令フェッチアドレスとし、不一致の時に
は、該レジスタファイル(REG) の読み出しステートで読
み出した値を次の命令 (分岐先の命令) のアドレスとし
て、プログラムカウンタ(PC)にセットして、命令フェッ
チアドレスとして使用するようにしたところに特徴があ
る。
(REG) の値を分岐先の命令アドレスとする分岐を行う命
令 (レジスタ分岐命令) を備えた情報処理装置の分岐命
令制御回路において、サブルーチンからの帰りアドレス
であるリタンアドレスを保持するレジスタ番号(RARN)の
レジスタファイル(REG) に対応して、コピーレジスタ(R
AR) を設け、先読みされている命令が、レジスタ分岐命
令であって、該レジスタ分岐命令の分岐先アドレスを示
すレジスタ番号が、上記リタンアドレスを保持するレジ
スタファイル(REG) のレジスタ番号(RARN)と一致したと
き、該コピーレジスタ(RAR) の値を次の命令 (分岐先の
命令) のアドレスとして、プログラムカウンタ(PC)にセ
ットして、命令フェッチアドレスとし、不一致の時に
は、該レジスタファイル(REG) の読み出しステートで読
み出した値を次の命令 (分岐先の命令) のアドレスとし
て、プログラムカウンタ(PC)にセットして、命令フェッ
チアドレスとして使用するようにしたところに特徴があ
る。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明の
分岐命令制御回路は、サブルーチンからの帰りアドレス
であるリタンアドレスを保持するレジスタ番号(RARN)の
レジスタファイル(REG) に対応して、コピーレジスタ(R
AR) を設け、先読みされている命令が、レジスタ分岐命
令であって、該レジスタ分岐命令の分岐先アドレスを示
すレジスタ番号が、上記リタンアドレスを保持するレジ
スタファイル(REG) のレジスタ番号(RARN)と一致したと
き、該コピーレジスタ(RAR) の値を次の命令 (分岐先の
命令) のアドレスとして、プログラムカウンタ(PC)にセ
ットして、命令フェッチアドレスとし、不一致の時に
は、レジスタファイル(REG) の読み出しステートで読み
出した値を次の命令 (分岐先の命令) のアドレスとし
て、プログラムカウンタ(PC)にセットして、命令フェッ
チアドレスとして使用するようにしたものであるので、
レジスタファイル(REG) の出力ポートを増加させること
なく、又、該ポートのアクセスタイムを増加させること
なく、レジスタ分岐を高速に行うことができる効果があ
る。
分岐命令制御回路は、サブルーチンからの帰りアドレス
であるリタンアドレスを保持するレジスタ番号(RARN)の
レジスタファイル(REG) に対応して、コピーレジスタ(R
AR) を設け、先読みされている命令が、レジスタ分岐命
令であって、該レジスタ分岐命令の分岐先アドレスを示
すレジスタ番号が、上記リタンアドレスを保持するレジ
スタファイル(REG) のレジスタ番号(RARN)と一致したと
き、該コピーレジスタ(RAR) の値を次の命令 (分岐先の
命令) のアドレスとして、プログラムカウンタ(PC)にセ
ットして、命令フェッチアドレスとし、不一致の時に
は、レジスタファイル(REG) の読み出しステートで読み
出した値を次の命令 (分岐先の命令) のアドレスとし
て、プログラムカウンタ(PC)にセットして、命令フェッ
チアドレスとして使用するようにしたものであるので、
レジスタファイル(REG) の出力ポートを増加させること
なく、又、該ポートのアクセスタイムを増加させること
なく、レジスタ分岐を高速に行うことができる効果があ
る。
【図１】本発明の原理構成図
【図２】本発明の一実施例を示した図（その１）
【図３】本発明の一実施例を示した図（その２）
【図４】レジスタ干渉がある場合のレジスタ分岐の動作
を示した図（その１）
を示した図（その１）
【図５】レジスタ干渉がある場合のレジスタ分岐の動作
を示した図（その２）
を示した図（その２）
【図６】従来の分岐動作を説明する図（その１）
【図７】従来の分岐動作を説明する図（その２）
【図８】従来の分岐動作を説明する図（その３）
【符号の説明】 1 レジスタファイル(REG) 2 コピーレジ
スタ(RAR) 3 命令アドレス選択回路(IF ADRS SELECT) 30 リターンアドレス一致検出回路Ａ 31 書き込みアドレス一致検出回路Ｂ 4 命令フェッチアドレス選択回路(IF ADRS SELECT) 5 命令バッファ(IB) 6 プログラム
カウンタ(PC) 7 命令フェッチアドレス計算器(IF ADDER) , アドレス一致検出信号 命令制御信号(IF-Control) 書き込
みデータ(Write Data) バイパス回路 コピーレジスタ(RAR) の出力
スタ(RAR) 3 命令アドレス選択回路(IF ADRS SELECT) 30 リターンアドレス一致検出回路Ａ 31 書き込みアドレス一致検出回路Ｂ 4 命令フェッチアドレス選択回路(IF ADRS SELECT) 5 命令バッファ(IB) 6 プログラム
カウンタ(PC) 7 命令フェッチアドレス計算器(IF ADDER) , アドレス一致検出信号 命令制御信号(IF-Control) 書き込
みデータ(Write Data) バイパス回路 コピーレジスタ(RAR) の出力
Claims (1)
- 【請求項１】プログラムで読み書きする複数のレジスタ
からなるレジスタファイル(REG)(1)の特定のレジスタ(1
0)の値を分岐先の命令アドレスとする分岐を行うレジス
タ分岐命令を備えた情報処理装置において、 該レジスタファイル(REG)(1)の特定のレジスタ(10)と、
同じ内容を持つコピーレジスタ(RAR)(2)と、 先読みされている命令が分岐命令であって、該分岐命令
の分岐先アドレスを示すレジスタフィールドの値と、上
記特定のレジスタ(10)のアドレスとの一致を検出するリ
ターンアドレス一致検出回路Ａ(30)と、該レジスタファ
イル(REG)(1)に対する書き込みアドレスと、上記特定の
レジスタ(10)のアドレスとの一致を検出する書き込みア
ドレス一致検出回路Ｂ(31)と、上記レジスタファイル(R
EG)(1)の読み出しデータと、上記コピーレジスタ(RAR)
の出力データ () と、命令アドレス加算回路(IF ADDE
R)(7) 等によって生成された命令アドレスとを、上記リ
ターンアドレス一致検出回路Ａ(30)のアドレス一致信号
() と、命令フェッチ制御信号 () とによって制御
して選択し、命令フェッチアドレスを出力する命令フェ
ッチアドレス選択回路(IF ADRS SELECT)(3) とを備え
て、 上記書き込みアドレス一致検出回路Ｂ(31)からの書き込
みアドレス一致検出信号 () が得られた時には、上記
コピーレジスタ(RAR)(2)に、上記レジスタファイル(RE
G)(1)の特定のレジスタ(10)に書き込むデータ () と
同じデータを書き込み、 上記命令フェッチ制御信号 () がレジスタ分岐命令の
実行を指示していて、上記リターンアドレス一致検出回
路Ａ(30)からのアドレス一致信号 () が得られたと
き、上記コピーレジスタ(RAR)(2)の値 () を、上記命
令フェッチアドレス選択回路(IF ADRS SELECT)(3) で選
択して出力し、 上記命令フェッチ制御信号 () がレジスタ分岐命令の
実行を指示していて、上記リターンアドレス一致検出回
路Ａ(30)からのアドレス一致信号 () が得られなかっ
たとき、上記レジスタファイル(REG)(2)の値を、上記命
令フェッチアドレス選択回路(IF ADRS SELECT)(3) で選
択して出力することを特徴とする分岐命令制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00441492A JP3168657B2 (ja) | 1992-01-14 | 1992-01-14 | 分岐命令制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00441492A JP3168657B2 (ja) | 1992-01-14 | 1992-01-14 | 分岐命令制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189233A true JPH05189233A (ja) | 1993-07-30 |
| JP3168657B2 JP3168657B2 (ja) | 2001-05-21 |
Family
ID=11583646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00441492A Expired - Fee Related JP3168657B2 (ja) | 1992-01-14 | 1992-01-14 | 分岐命令制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168657B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113470554A (zh) * | 2021-07-15 | 2021-10-01 | 中科芯集成电路有限公司 | 一种led显示驱动芯片开路检测回读方法 |
-
1992
- 1992-01-14 JP JP00441492A patent/JP3168657B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113470554A (zh) * | 2021-07-15 | 2021-10-01 | 中科芯集成电路有限公司 | 一种led显示驱动芯片开路检测回读方法 |
| CN113470554B (zh) * | 2021-07-15 | 2023-08-29 | 中科芯集成电路有限公司 | 一种led显示驱动芯片开路检测回读方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3168657B2 (ja) | 2001-05-21 |
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