JPH04177532A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH04177532A JPH04177532A JP30489290A JP30489290A JPH04177532A JP H04177532 A JPH04177532 A JP H04177532A JP 30489290 A JP30489290 A JP 30489290A JP 30489290 A JP30489290 A JP 30489290A JP H04177532 A JPH04177532 A JP H04177532A
- Authority
- JP
- Japan
- Prior art keywords
- prefetch
- data
- address
- instruction
- branch instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011156 evaluation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マイクロプロセッサに関する。
［従来の技術］
従来のマイクロプロセッサにおいては、ＡＬＵ（算術演
算ユニット）が分岐命令を実行してプロクラムカウンタ
の内容、即ち次に処理すべきデータのアドレスが変更さ
れた場合には、この時点までに先読みしていたアドレス
のデータを格納しているプログラムメモリ・プリフェッ
チレジスタの内容を無視して分岐命令に対応したアドレ
スのデータを読み込む動作が実行される。
算ユニット）が分岐命令を実行してプロクラムカウンタ
の内容、即ち次に処理すべきデータのアドレスが変更さ
れた場合には、この時点までに先読みしていたアドレス
のデータを格納しているプログラムメモリ・プリフェッ
チレジスタの内容を無視して分岐命令に対応したアドレ
スのデータを読み込む動作が実行される。
［発明が解決しようとする課題］
従って、上記従来のマイクロプロセッサにおいては、分
岐命令を多数含むプログラムを実行すると、新たにメモ
リからデータを読み込む動作が増加し、処理実行速度が
低下するという問題がある。
岐命令を多数含むプログラムを実行すると、新たにメモ
リからデータを読み込む動作が増加し、処理実行速度が
低下するという問題がある。
本発明は、上記問題に鑑みなされたものであり、分岐命
令を多数含むプログラムを従来よりも高速度で実行する
ことのできるマイクロプロセッサを提供することにある
。
令を多数含むプログラムを従来よりも高速度で実行する
ことのできるマイクロプロセッサを提供することにある
。
［課題を解決するための手段］
本発明の前記目的は、先読みされたアドレスに記憶され
ているデータを格納するための複数のプリフェッチレジ
スタと、該複数のプリフェッチレジスタの夫々に対応し
て設けられた複数のブリフェッチプログラムカウンタと
、先読みされたデータか分岐命令であるか否かを判定す
る手段と、前記プリフェッチレジスタに先読みされたア
ドレスのデータに応じて前記複数のプリフェッチプログ
ラムカウンタを設定するための手段と、前記複数のプリ
フェッチプログラムカウンタに夫々保持されているアド
レスのうちから１つのアドレスを選択して出力する手段
とを備えており、先読みされたアドレスに記憶されてい
るデータが分岐命令であると判定された場合には該分岐
命令のアドレス以降に記憶されているデータを前記複数
のプリフェッチレジスタのうちの使用されていないプリ
フェッチレジスタに格納するようにしたことを特徴とす
るマイクロブセッサによって達成される。
ているデータを格納するための複数のプリフェッチレジ
スタと、該複数のプリフェッチレジスタの夫々に対応し
て設けられた複数のブリフェッチプログラムカウンタと
、先読みされたデータか分岐命令であるか否かを判定す
る手段と、前記プリフェッチレジスタに先読みされたア
ドレスのデータに応じて前記複数のプリフェッチプログ
ラムカウンタを設定するための手段と、前記複数のプリ
フェッチプログラムカウンタに夫々保持されているアド
レスのうちから１つのアドレスを選択して出力する手段
とを備えており、先読みされたアドレスに記憶されてい
るデータが分岐命令であると判定された場合には該分岐
命令のアドレス以降に記憶されているデータを前記複数
のプリフェッチレジスタのうちの使用されていないプリ
フェッチレジスタに格納するようにしたことを特徴とす
るマイクロブセッサによって達成される。
［作用］
上記マイクロプロセッサは、現在処理されているデータ
のアドレス以降に記憶されているデータをメモリから順
次読み出し、プリフェッチレジスタに格納する。この先
読みされたデータがＪＵＭＰ命令やＣＡＬＬ命令等の分
岐命令である場合には該分岐命令に引き続いて処理され
るべきデータを複数のプリフェッチレジスタの内の未使
用のレジスタに格納する。
のアドレス以降に記憶されているデータをメモリから順
次読み出し、プリフェッチレジスタに格納する。この先
読みされたデータがＪＵＭＰ命令やＣＡＬＬ命令等の分
岐命令である場合には該分岐命令に引き続いて処理され
るべきデータを複数のプリフェッチレジスタの内の未使
用のレジスタに格納する。
ＡＬＵは分岐命令を実行した際、上記未使用のレジスタ
から命令を読み出すことかできるので従来のマイクロプ
ロセッサのようにメモリから新たにデータを読み出す必
要がなく、分岐命令を多数含むプログラムを高速度で実
行することができる。
から命令を読み出すことかできるので従来のマイクロプ
ロセッサのようにメモリから新たにデータを読み出す必
要がなく、分岐命令を多数含むプログラムを高速度で実
行することができる。
［実施例コ
以下、本発明の実施例を図面を参照して詳細に説明する
。第１図は本発明のマイクロプロセッサの一実施例のブ
ロック図である。
。第１図は本発明のマイクロプロセッサの一実施例のブ
ロック図である。
同図において、１１はＡＬＵ、１２はＡＬＵｌｌの動作
に必要なデータを保持するレジスタファイル、１３は先
読みされた命令を格納するプログラムメモリ・プリフェ
ッチレジスタ群、１４はプログラムメモリ・プリフェッ
チレジスタ群１３に入力される命令を監視し、入力され
た命令がＪＵＭＰ命令やＣＡＬＬ命令等の分岐命令であ
るか否かを判定する分岐命令評価回路、１５はプログラ
ムメモリ・プリフェッチレジスタ群１３に入力された命
令が分岐命令であると判定された際に分岐命令評価回路
１４から出力されるアドレス生成制御信号に応じて新た
にアドレスを生成し、複数のブリフェッチ・プログラム
カウンタ１６のうち現在使用されていないプログラムカ
ウンタに転送するアドレス生成回路、１８はプログラム
メモリ・プリフェッチレジスタ群１３の個々のレジスタ
とブリフェッチ・プログラムカウンタ１６の個々のカウ
ンタとの対応付けを行い、更にプログラムメモリ・プリ
フェッチレジスタ群１３に入力される命令が分岐命令で
あるか否かを示す信号を分岐命令評価回路Ｉ４から受容
して、複数のブリフェッチ・プログラムカウンタＩ６に
夫々保持されているアドレスのいずれをプログラムカウ
ンタ１２に転送するかを管理するとともにプログラムメ
モリ・プリフェッチレジスタ群１３に格納されているデ
ータをデコーダＩ９を経てＡＬＵＮに出力する制御回路
である。
に必要なデータを保持するレジスタファイル、１３は先
読みされた命令を格納するプログラムメモリ・プリフェ
ッチレジスタ群、１４はプログラムメモリ・プリフェッ
チレジスタ群１３に入力される命令を監視し、入力され
た命令がＪＵＭＰ命令やＣＡＬＬ命令等の分岐命令であ
るか否かを判定する分岐命令評価回路、１５はプログラ
ムメモリ・プリフェッチレジスタ群１３に入力された命
令が分岐命令であると判定された際に分岐命令評価回路
１４から出力されるアドレス生成制御信号に応じて新た
にアドレスを生成し、複数のブリフェッチ・プログラム
カウンタ１６のうち現在使用されていないプログラムカ
ウンタに転送するアドレス生成回路、１８はプログラム
メモリ・プリフェッチレジスタ群１３の個々のレジスタ
とブリフェッチ・プログラムカウンタ１６の個々のカウ
ンタとの対応付けを行い、更にプログラムメモリ・プリ
フェッチレジスタ群１３に入力される命令が分岐命令で
あるか否かを示す信号を分岐命令評価回路Ｉ４から受容
して、複数のブリフェッチ・プログラムカウンタＩ６に
夫々保持されているアドレスのいずれをプログラムカウ
ンタ１２に転送するかを管理するとともにプログラムメ
モリ・プリフェッチレジスタ群１３に格納されているデ
ータをデコーダＩ９を経てＡＬＵＮに出力する制御回路
である。
次に本発明のマイクロプロセッサ及び従来のマイクロプ
ロセッサの動作の違いを第２図（Ａ）及び（Ｂ）を参照
して説明する。２図（Ａ）及び（Ｂ）において、ＸＸ、
ＡＩ−Ａ７． ＤＩ〜Ｂ７． Ｃ１−Ｃ４゜０１
〜Ｄ７． Ｅｌ〜Ｅ５． Ｆｌ〜Ｆ４は、ｌまたは
２メモリフエツチサイクルの通常の演算命令を表し、月
〜ノ５は夫々命令Ｂ１． ＣＩ、 ＤＩ、 Ｅｌ、 Ｆ
ｌの記憶されているアドレスへの分岐を指示する２メモ
リフエツチサイクルのＪＵＭＰ命令を表すものとする。
ロセッサの動作の違いを第２図（Ａ）及び（Ｂ）を参照
して説明する。２図（Ａ）及び（Ｂ）において、ＸＸ、
ＡＩ−Ａ７． ＤＩ〜Ｂ７． Ｃ１−Ｃ４゜０１
〜Ｄ７． Ｅｌ〜Ｅ５． Ｆｌ〜Ｆ４は、ｌまたは
２メモリフエツチサイクルの通常の演算命令を表し、月
〜ノ５は夫々命令Ｂ１． ＣＩ、 ＤＩ、 Ｅｌ、 Ｆ
ｌの記憶されているアドレスへの分岐を指示する２メモ
リフエツチサイクルのＪＵＭＰ命令を表すものとする。
第２図（Ａ）は従来のマイクロプロセッサにおけるプロ
グラムメモリ・プリフェッチレジスタの内容及びＡＬＵ
の実行する命令の順序を示している。同図に示すように
、プログラムメモリから先読みされた命令ＡＩ、 Ａ２
． Ｊｌ、 ・・・、−、Ｆ４がプログラムメモリ・
プリフェッチレジスタに入力されている場合、ＡＬＵは
命令ＸＸを実行した後、命令ＡＩ、Ａ２．月を順次実行
する。ＪＵＭＰＵＭＰ命令月した時点で、プログラムカ
ウンタに保持されていたアドレスが変更され、これによ
り命令Ｂ１． Ｂ２． Ｂ３が読み畠されて実行される
。同様にＪＵＭＰ命令ｊ２〜Ｊ５を実行する毎にプログ
ラムカウンタに保持されていたアドレスが新アドレスに
変更され、プログラムメモリ・プリフェッチレジスタの
内容は無視される。
グラムメモリ・プリフェッチレジスタの内容及びＡＬＵ
の実行する命令の順序を示している。同図に示すように
、プログラムメモリから先読みされた命令ＡＩ、 Ａ２
． Ｊｌ、 ・・・、−、Ｆ４がプログラムメモリ・
プリフェッチレジスタに入力されている場合、ＡＬＵは
命令ＸＸを実行した後、命令ＡＩ、Ａ２．月を順次実行
する。ＪＵＭＰＵＭＰ命令月した時点で、プログラムカ
ウンタに保持されていたアドレスが変更され、これによ
り命令Ｂ１． Ｂ２． Ｂ３が読み畠されて実行される
。同様にＪＵＭＰ命令ｊ２〜Ｊ５を実行する毎にプログ
ラムカウンタに保持されていたアドレスが新アドレスに
変更され、プログラムメモリ・プリフェッチレジスタの
内容は無視される。
第２図（Ｂ）は本発明のマイクロプロセッサにおけるプ
ログラムメモリ・プリフェッチレジスタ群を構成するプ
リフェッチレジスタ１〜６の内容及びＡＬＵの実行する
命令の順序を示している。
ログラムメモリ・プリフェッチレジスタ群を構成するプ
リフェッチレジスタ１〜６の内容及びＡＬＵの実行する
命令の順序を示している。
上述の従来のマイクロプロセッサの場合と同様に命令Ａ
Ｉ、＾２．Ｊｌ、 ・・・、Ｆ４が順次プログラムメモ
リ・プリフェッチレジスタ群に入力されると、命令Ａｌ
、 Ａ２．月はプリフェッチレジスタ１に格納され、Ｊ
ＵＭＰ命令月に引き続いて実行すべき命令Ｂ１、Ｂ２
、・・・はプリフェッチレジスタ２に格納される。同様
にしてＪＵＭＰ命令Ｊ２〜Ｊ５が入力される毎に引き続
いて実行すべき命令かプリフェッチレジスタ３〜６に格
納される。
Ｉ、＾２．Ｊｌ、 ・・・、Ｆ４が順次プログラムメモ
リ・プリフェッチレジスタ群に入力されると、命令Ａｌ
、 Ａ２．月はプリフェッチレジスタ１に格納され、Ｊ
ＵＭＰ命令月に引き続いて実行すべき命令Ｂ１、Ｂ２
、・・・はプリフェッチレジスタ２に格納される。同様
にしてＪＵＭＰ命令Ｊ２〜Ｊ５が入力される毎に引き続
いて実行すべき命令かプリフェッチレジスタ３〜６に格
納される。
これにより、分岐命令の実行に引き続いて実行すべきア
ドレスのデータを先読みしていくことか可能になり、従
来のマイクロプロセッサのように分岐命令を実行する毎
に新たにメモリからデータを読み出す必要かなくなり、
従って５メモリフ工ツチサイクル分の時間だけ処理実行
時間か短縮される。
ドレスのデータを先読みしていくことか可能になり、従
来のマイクロプロセッサのように分岐命令を実行する毎
に新たにメモリからデータを読み出す必要かなくなり、
従って５メモリフ工ツチサイクル分の時間だけ処理実行
時間か短縮される。
［発明の効果］
本発明のマイクロプロセッサは複数のプリフェッチレジ
スタを有しており、先読みされたアドレスのデータが分
岐命令である場合、該分岐命令に引き続いて実行すべき
アドレスのデータを現在使用されていないプリフェッチ
レジスタに格納するようにしたので、分岐命令実行後の
アドレスのデータを先読みしていくことか可能になり、
分岐命令を多数含むプログラムを従来より高速度で実行
することができるという効果を有する。
スタを有しており、先読みされたアドレスのデータが分
岐命令である場合、該分岐命令に引き続いて実行すべき
アドレスのデータを現在使用されていないプリフェッチ
レジスタに格納するようにしたので、分岐命令実行後の
アドレスのデータを先読みしていくことか可能になり、
分岐命令を多数含むプログラムを従来より高速度で実行
することができるという効果を有する。
第１図は本発明のマイクロプロセッサの一実施例のブロ
ック図、第２図は従来のマイクロプロセッサと本発明の
マイクロプロセッサの動作を比較するための説明図であ
る。 １１・・・・・・ＡＬＵ、１２・・・・・・レジスタフ
ァイル、１３・・・・・・プログラムメモリ・プリフェ
ッチレジスタ群、１４・・・・・・分岐命令評価回路、
１５・・・・・・アドレス生成回路、１６・・・・・・
ブリフェッチ・プログラムカウンタ、１７・・・・・・
プログラムカウンタ、１８・・・・・・制御回路。 代理人弁理士 坂 井 淳
ック図、第２図は従来のマイクロプロセッサと本発明の
マイクロプロセッサの動作を比較するための説明図であ
る。 １１・・・・・・ＡＬＵ、１２・・・・・・レジスタフ
ァイル、１３・・・・・・プログラムメモリ・プリフェ
ッチレジスタ群、１４・・・・・・分岐命令評価回路、
１５・・・・・・アドレス生成回路、１６・・・・・・
ブリフェッチ・プログラムカウンタ、１７・・・・・・
プログラムカウンタ、１８・・・・・・制御回路。 代理人弁理士 坂 井 淳
Claims (1)
- 先読みされたアドレスに記憶されているデータを格納す
るための複数のプリフェッチレジスタと、該複数のプリ
フェッチレジスタの夫々に対応して設けられた複数のプ
リフェッチプログラムカウンタと、先読みされたデータ
が分岐命令であるか否かを判定する手段と、前記プリフ
ェッチレジスタに先読みされたアドレスのデータに応じ
て前記複数のプリフェッチプログラムカウンタを設定す
るための手段と、前記複数のプリフェッチプログラムカ
ウンタに夫々保持されているアドレスのうちから１つの
アドレスを選択して出力する手段とを備えており、先読
みされたアドレスに記憶されているデータが分岐命令で
あると判定された場合には該分岐命令のアドレス以降に
記憶されているデータを前記複数のプリフェッチレジス
タのうちの使用されていないプリフェッチレジスタに格
納するようにしたことを特徴とするマイクロプセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30489290A JPH04177532A (ja) | 1990-11-09 | 1990-11-09 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30489290A JPH04177532A (ja) | 1990-11-09 | 1990-11-09 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177532A true JPH04177532A (ja) | 1992-06-24 |
Family
ID=17938542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30489290A Pending JPH04177532A (ja) | 1990-11-09 | 1990-11-09 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773104A (ja) * | 1993-07-01 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | キャッシュ・システム |
-
1990
- 1990-11-09 JP JP30489290A patent/JPH04177532A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773104A (ja) * | 1993-07-01 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | キャッシュ・システム |
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