JP3651099B2 - プログラマブルコントローラ - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力されたプログラムの命令コードに基づいて、ビット演算処理及び複数ビットで構成されるワード単位の応用処理を演算対象にて行うプログラマブルコントローラに関するものである。
【0002】
【従来の技術】
従来、この種のプログラマブルコントローラとして、データを読み書きする汎用レジスタと、命令を実行すべきアドレスを計算するアドレス計算部と、外部メモリへデータを読み書きするメモリアクセス部と、を有してビット処理をハードウエアで行うプロセッサを備えたものが存在する。
【0003】
さらに詳しくは、入力されたプログラムの命令コードがシーケンス命令である場合、演算対象がアドレスとなる。ここで、演算対象のインデックス指定とは、インデックスレジスタのデータと命令コード中に記述されて定数である直値との和を演算対象アドレスとするものである。
【0004】
図7は、ビット演算命令の一つで演算対象ビットの内容をアキュームレータ(ACC)に読み出すST命令の例を示している。インデックスレジスタ(IX)のデータが15で命令コード中の直値が3で和が18であるから、図7(a)に示すSTIXX3命令は図7(b)に示すSTX18命令と同じことになる。このSTX18命令でもって、図7(c)に示すメモリのアドレス1のワードデータ中のビット8を演算対象とし、ハードウエアのACCにその内容を読み出す。
【0005】
プロセッサは、命令コード中に予め直値で記述されたメモリアドレスのデータのみを演算対象として、ビット処理をハードウエアで実行することができる。このようなプロセッサを用いてインデックス指定命令を実行しようとすると、図8に示すフローでの実行手順が必要となる。
【0006】
まず、#21において、インデックスレジスタのデータ(IX)を読み出してレジスタに設けられている汎用レジスタのr2に入力する。#22で、インデックスレジスタのデータ(r2)と命令コード中の直値(m)とを加算して、汎用レジスタのr1に入力する。#23で、ワードアドレスとワード中のビット位置とを分離するために、r1を4ビット右へシフトして、ワードアドレスを表す「結果」及びワード中のビット位置を表す「余り」を汎用レジスタのr3、r4にそれぞれ入力する。
【0007】
次いで、#24において、r3をワードアドレスとする演算対象ビットが含まれるワードデータを読み出して、そのワードデータを汎用レジスタのr5に入力する。#25で、r5のワードデータをr4ビット右へシフトすることでもって演算対象ビットをビット0に移動して、r5の中の演算対象ビットを抽出し汎用レジスタのr6に入力する。なお、この例では抽出先をビット0としている。
【0008】
そして、#26で、もとのデータを退避しておく必要があり、現在のアドレス0のデータを、r7に一旦移す。#27で、演算対象ビットをビット0に移動したr6のデータをメモリの予め決められたアドレス0に移す。これでようやく、実際のビット処理演算を実行するための準備ができたことになる。
【0009】
次いで、#28において、アドレス0のビット0に対するビット処理命令であるSTX0を実行する。最後に、#29で、退避していたアドレス0のもとのデータr7をアドレス0へ復帰することでもって、インデックス指定命令の実行を完了する。
【0010】
一方、入力されたプログラムの命令コードがタイマ又はカウンタ命令である場合、演算対象が設定値データとなる。ここで、設定値データのインデックス指定とは、インデックスレジスタの値と命令コード中に記述されて定数である直値との和を、設定値データエリアにおけるアドレスとするものである。図9は、入力条件がオンになると、指定された設定値データの値を経過値の初期値として以後入力条件がオフになるまで時間計時を行い、経過値が0になるとタイマの接点がオンするTMR命令の例を示している。ここで、インデックスレジスタ(IX)が15で命令コード中の直値が3であるため、図9(a)に示すTMR0,IXDT3命令は図9(b)に示すTMR0,DT18命令と同じことになる。このTMR命令は、図9(c)に示すように、メモリアドレス18のワードデータを設定値データとし、ハードウエア内にその内容を読み出して演算する。
【0011】
ビット処理をハードウエアで行うプロセッサでは、タイマ又はカウンタ命令を実行すると、タイマ番号又はカウンタ番号でもって一意的に設定値データの格納されているメモリアドレスが決まり、そのデータのみを設定値として演算することができる。このようなプロセッサを用いて、設定値データのインデックス指定命令を実行しようとすると、図10のようなフローでの実行手順が必要となる。
【0012】
まず、#31において、インデックスレジスタのデータ(IX)を読み出してレジスタに設けられている汎用レジスタのr1に入力する。#32で、インデックスレジスタのデータ(r1)と命令コード中の直値(m)とを加算して、つまり、実際の演算対象である設定値データエリアにおけるメモリアドレスを計算して、汎用レジスタのr3に入力する。#33で、そのr3をアドレスとするワードデータ、すなわち設定値データ、を読み出して、汎用レジスタのr2に入力する。
【0013】
そして、#34で、もとのデータを退避しておく必要があり、現在のアドレスnの設定値データを、r7に一旦移す。#35で、ワードデータのr2をタイマ番号又はカウンタ番号で一意的に決まっているアドレスnに一旦移す。これで、ようやく、実際のタイマ又はカウンタ命令を実行する準備ができたことになる。
【0014】
次いで、#36において、演算対象となる設定値に対する演算命令であるTMRnを実行する。最後に、#37で、退避していたアドレスnのもとのデータr7をアドレスnへ復帰することでもって、インデックス指定命令の実行を完了する。
【0015】
【発明が解決しようとする課題】
上記した従来のプログラマブルコントローラでは、シーケンス命令及びタイマ又はカウンタ命令ともインデックス指定命令を実行するとき、いくつもの命令に分割して順にその命令フローを実行すれば、正しい結果を得ることができる。
【0016】
しかしながら、プログラムメモリが増大してその結果実行速度が遅くなってしまうという問題があった。
【0017】
本発明は、上記問題点に鑑みなされたものでその目的とするところは、プログラム容量を抑えることでもって高速でインデックス指定命令を実行できるプログラマブルコントローラを提供することにある。
【0018】
【課題を解決するための手段】
上記した課題を解決するために、請求項1記載のものは、データを読み書きする汎用レジスタと、命令を実行すべきアドレスを計算するアドレス計算部と、外部メモリへデータを読み書きするメモリアクセス部と、を有してビット処理をハードウエアで行うプロセッサを備え、入力されたプログラムの命令コードに基づいて、ビット演算処理及び複数ビットで構成されるワード単位の応用処理を演算対象にて行うプログラマブルコントローラにおいて、命令コードには、演算対象アドレスを間接指定するインデックス指定命令であるかどうかを表示するフラグビットを有した表示フラグと、演算に用いられる直値アドレスと、が設けられ、汎用レジスタにはセレクタが接続され、セレクタにはフラグビットと直値アドレスとが入力され、表示フラグがインデックス指定命令を表示している場合、汎用レジスタ内のデータを演算対象アドレスとして出力して、表示フラグがインデックス指定命令を表示していない場合、直値アドレスをそのまま出力し、ハードウエアで処理を行う構成にしてある。
【0019】
請求項2記載のものは、請求項1記載のものにおいて、前記命令コードが、前記演算対象をアドレスとするシーケンス命令である構成にしてある。
【0020】
請求項3記載のものは、請求項2記載のものにおいて、前記セレクタが、前記アドレス計算部に設けられた構成にしてある。
【0021】
請求項4記載のものは、請求項1記載のものにおいて、前記命令コードが、前記演算対象を設定値データとするタイマ又はカウンタ命令である構成にしてある。
【0022】
請求項5記載のものは、請求項4記載のものにおいて、前記セレクタが、前記外部メモリからの読み出しデータパスに設けられた構成にしてある。
【0023】
【発明の実施の形態】
本発明の第1実施形態を図1乃至図3に基づいて以下に説明する。
【0024】
Aはプロセッサで、5つの部分から形成されて、後述する命令コード6が演算対象をアドレスとするシーケンス命令の演算処理を行う。1は命令フェッチ部で、命令コード6が入力され、その命令コード6を取り込む。2は命令デコード部で、r0乃至r7からなりデータを読み書きする汎用レジスタ21aを有したレジスタ群21、及び命令デコーダ22が設けられて、命令フェッチ部1からの命令コード6を解読して実行する。
【0025】
3はアドレス計算部で、CPU等からなる演算機(ALU)31が設けられ、命令デコード部2で解読された命令コード6に基づいて命令を実行すべきアドレス計算を行う。このALU31には、命令がインデックス指定命令のときアドレスを出力するセレクタ7が設けられており、このものについては詳しく後述する。
【0026】
4はメモリアクセス部で、外部メモリ41が設けられ、その外部メモリ41にALU31からアドレスが入力されさらに汎用レジスタ21aからデータが書き込まれて、外部メモリ41から読み出しデータが出力される。
【0027】
5は演算処理部で、CPU等からなる演算機(ALU)51及びビットアキュミュレータ(BACC)52が設けられて、メモリアクセス部4から演算対象データが入力されるとともに汎用レジスタ21aへデータを書き込み、ビット演算処理を行う。
【0028】
このものの動作を説明する。命令コード6には、1ビットで構成される表示フラグ61と、命令62及び直値アドレス63とが設けられ、表示フラグ61が演算対象を間接指定するインデックス指定命令の有無を表示する。命令コード6が入力されると、インデックス指定されていない命令の場合、命令コード6中に含まれる直値アドレスがそのままアドレス計算部3を通り、外部メモリ41に入力される。外部メモリ41から出力されたデータは、演算処理部のALU51に入力され、命令コード6中に含まれるビット位置指定データと併せ、演算対象ビットに対してのみ指定された演算を実行する。
【0029】
インデックス指定された命令の場合、アドレス計算手順を図2のブロック図に基づいて説明する。命令コード6には、この命令がインデックス指定命令であるか、そうでないかを表示する表示フラグ61が設けられている。この表示フラグ61のフラグビットと命令コード6中の直値アドレスデータとが、セレクタ7へ入力される。さらに、セレクタ7は、プロセッサに設けられた汎用レジスタ21aと接続されて、かつ、汎用レジスタ21aの中のどのレジスタが接続されるか予めハードで決められている。本例ではr1レジスタが接続されて、そのレジスタデータが入力される。表示フラグ61が、命令コード6中にインデックス指定命令があることを表示していれば、セレクタ7はr1のデータを演算対象アドレスとして外部メモリへ出力して、そうでなければ命令コード6中の直値アドレス63を出力する。後の動作は、従来のビット処理命令と同じである。
【0030】
このハードウエアにより、インデックス指定命令を実行したときの手順を図3に示すフローチャートに基づいて説明する。まず、#1において、インデックスレジスタのデータ(IX)を読み出してレジスタ群21に設けられている汎用レジスタ21aのr2へ、そのデータを入力する。#2で、r2のデータと命令コード6中の直値とを加算して、演算対象アドレスを汎用レジスタ21aのr1に入力する。次いで、#3において、インデックス指定命令であるSTIXX3を実行する。
【0031】
このように、インデックス指定命令は、インデックスレジスタのデータを読み出して、実際の演算アドレス計算値を汎用レジスタ21aのr1にセットするだけで実行される。
【0032】
かかる第1実施形態のプログラマブルコントローラにあっては、上記したように、演算対象を間接指定するインデックス指定命令の有無を表示する表示フラグ61が命令コード6中に設けられて、汎用レジスタ21aと接続されたセレクタ7が表示フラグ61を識別した結果に基づいて、汎用レジスタ21aの内容を演算対象アドレスとしてハードウエアでインデックス指定命令の処理を行うから、命令コード6中のアドレスを演算対象とした従来と異なって、種々の前処理命令が不要となってプログラム用メモリを縮小化して、インデックス指定命令の演算実行における演算処理時間の高速化を実現できる。
【0033】
また、命令コード6が、演算対象をアドレスとするシーケンス命令であるから、ビット処理命令の種々の前処理命令が不要となって、インデックス指定された接点又はコイル等を含む論理条件を記述したシーケンス命令を、演算処理時間を高速化して演算実行できる。
【0034】
また、セレクタ7がアドレス計算部3に設けられたから、セレクタ7が、表示フラグ61を識別した結果、命令コード6中にインデックス指定命令があれば汎用レジスタ21aの内容を、そうでなければ命令コード6の直値を、それぞれアドレスとして出力して、簡単な構成でもってインデックス指定されたシーケンス命令を実行することができる。
【0035】
なお、汎用レジスタ21a、アドレス計算部3及びメモリアクセス部4を有したプロセッサAの構造、1ビットで構成された表示フラグ61を有する命令コード6の構成、ビット処理命令の演算内容のそれぞれは、第1実施形態に限定されるものではない。
【0036】
本発明の第2実施形態を図4乃至図6に基づいて以下に説明する。なお、第2実施形態では第1実施形態と異なる機能について述べることとし、第1実施形態と実質的に同一機能を有する部材については、同一符号を付してある。
【0037】
Bはプロセッサで、5つの部分から形成されて、命令コード6が演算対象を設定値データとするタイマ又はカウンタ命令の演算を行う。セレクタ7が、メモリアクセス部に設けられて、外部メモリ41の読み出しデータパスに接続されて読み出しデータが入力される。
【0038】
このものの動作を説明する。命令コード6が入力されると、インデックス指定されていない命令の場合、命令コード6中に含まれるタイマ又はカウンタ番号から一意的に決まる設定値アドレスが、アドレス計算部3を通り、外部メモリ41に与えられる。外部メモリ41から出力されたデータは、セレクタ7を通り演算処理部のALU51に入力され、ALU51ではそのデータを設定値として処理する。
【0039】
インデックス指定された命令の場合、図5のブロック図に示すように、命令コード6には、この命令がインデックス指定命令であるか、そうでないかを表示する表示フラグ61が設けられている。この表示フラグ61のフラグビットが、セレクタ7のセレクト入力に入る。
【0040】
セレクタ7は、プロセッサBに設けられた汎用レジスタ21aと接続されて、かつ、汎用レジスタ21aの中のどのレジスタが接続されるか予めハードで決められており、本例ではr2レジスタが接続されている。このセレクタ7に、命令コード6中のタイマ又はカウンタ番号から一意的に決まるアドレスでもって外部メモリ41から読み出されたデータと、r2レジスタのデータとが入力される。
【0041】
表示フラグ61が、命令コード6中にインデックス指定命令のあることを表示していれば、セレクタ7はr2を、そうでなければ外部メモリ41から読み出されたデータを出力する。以降の動作は、従来のタイマ又はカウンタ命令と同じである。
【0042】
このハードウエアにより、タイマ又はカウンタ命令の設定値インデックス指定命令を実行したときの手順を、図6に示すフローチャートに基づいて説明する。まず、#11において、インデックスレジスタ(IX)のデータを読み出してレジスタ群21に設けられている汎用レジスタ21aのr1へ、そのデータを入力する。#12で、r1のデータと命令コード6中の直値とを加算して、その結果を汎用レジスタ21aのr3に入力する。そして、#13で、r3をアドレスとするワードデータ、すなわち設定値データ、を読み出して、r2に入力する。次いで、#14において、演算対象となる設定値データに対する演算であるTMRn命令を実行する。
【0043】
このように、インデックス指定命令で修飾されたタイマ又はカウンタ命令は、インデックスレジスタを読み出して設定値データをr2にセットするだけで実行できる。
【0044】
かかる第2実施形態のプログラマブルコントローラにあっては、上記したように、演算対象を間接指定するインデックス指定命令の有無を表示する表示フラグ61が命令コード6中に設けられて、汎用レジスタ21aと接続されたセレクタ7が表示フラグ61を識別した結果に基づいて、汎用レジスタ21aの内容を演算対象設定値データとしてハードウエアでインデックス指定命令の処理を行うから、命令コード6中のタイマ番号又はカウンタ番号でもって一意的に決まる設定値データを演算対象とした従来と異なって、種々の前処理命令が不要となってプログラム用メモリを縮小化して、インデックス指定命令の演算実行における演算処理時間の高速化を実現できる。
【0045】
また、命令コード6が演算対象を設定値データとするタイマ又はカウンタ命令であるから、設定値インデックス指定命令の種々の前処理命令が不要となって、インデックス指定されたタイマ又はカウンタを含む制御条件を記述したタイマ又はカウンタ命令を、演算処理時間を高速化して演算実行できる。
【0046】
また、セレクタ7が外部メモリからの読み出しデータパスに設けられたから、セレクタ7が、表示フラグ61を識別した結果、命令コード6中にインデックス指定命令があれば汎用レジスタ21aの内容を、そうでなければ外部メモリ41から読み出されるデータを、それぞれ出力して、簡単な構成でもってインデックス指定されたタイマ又はカウンタ命令を実行することができる。
【0047】
なお、汎用レジスタ21a、アドレス計算部3及びメモリアクセス部4を有したプロセッサBの構造、1ビットで構成された表示フラグ61を有する命令コード6の構成、命令の演算内容のそれぞれは、第2実施形態に限定されるものではない。
【0048】
【発明の効果】
請求項1記載のものは、演算対象を間接指定するインデックス指定命令の有無を表示する表示フラグが命令コード中に設けられて、汎用レジスタと接続されたセレクタが表示フラグを識別した結果に基づいて、汎用レジスタの内容を演算対象としてハードウエアでインデックス指定命令の処理を行うから、種々の前処理命令が不要となってプログラム用メモリを縮小化して、インデックス指定命令の演算実行における演算処理時間の高速化を実現できる。
【0049】
請求項2記載のものは、請求項1記載のものの効果に加えて、命令コードが、演算対象をアドレスとするシーケンス命令であるから、命令コード中のアドレスを演算対象とした従来と異なって、ビット処理命令の種々の前処理命令が不要となって、インデックス指定された接点又はコイル等を含む論理条件を記述したシーケンス命令を、演算処理時間を高速化して演算実行できる。
【0050】
請求項3記載のものは、請求項2記載のものの効果に加えて、セレクタがアドレス計算部3に設けられたから、セレクタが、表示フラグを識別した結果、命令コード中にインデックス指定命令があれば汎用レジスタの内容を、そうでなければ命令コード中の直値を、それぞれアドレスとして出力して、簡単な構成でもってインデックス指定されたシーケンス命令を実行することができる。
【0051】
請求項4記載のものは、請求項1記載のものの効果に加えて、命令コードが演算対象を設定値データとするタイマ又はカウンタ命令であるから、命令コード6中のタイマ番号又はカウンタ番号でもって一意的に決まる設定値データを演算対象とした従来と異なって、設定値インデックス指定命令の種々の前処理命令が不要となって、インデックス指定されたタイマ又はカウンタを含む制御条件を記述したタイマ又はカウンタ命令を、演算処理時間を高速化して演算実行できる。
【0052】
請求項5記載のものは、請求項4記載のものの効果に加えて、セレクタが外部メモリからの読み出しデータパスに設けられたから、セレクタが、表示フラグを識別した結果、命令コード中にインデックス指定命令があれば汎用レジスタの内容を、そうでなければ外部メモリから読み出されるデータを、それぞれ出力して、簡単な構成でもってインデックス指定されたタイマ又はカウンタ命令を実行することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態を示す構成図である。
【図2】同上のセレクタの接続状態を表すブロック図である。
【図3】同上の動作のフローチャート図である。
【図4】本発明の第2実施形態を示す構成図である。
【図5】同上のセレクタの接続状態を表すブロック図である。
【図6】同上の動作のフローチャート図である。
【図7】従来例を示すシーケンス命令の命令例及びアドレスを表す図である。
【図8】同上のシーケンス命令の動作のフローチャート図である。
【図9】同上のタイマ又はカウンタ命令の命令例及び設定値データエリアにおけるアドレスを表す図である。
【図10】同上のタイマ又はカウンタ命令の動作のフローチャート図である。
【符号の説明】
A プロセッサ(シーケンス命令)
B プロセッサ(タイマ又はカウンタ命令)
21a 汎用レジスタ
3 アドレス計算部
4 メモリアクセス部
41 外部メモリ
6 命令コード
61 表示フラグ
7 セレクタ
Claims (5)
- データを読み書きする汎用レジスタと、命令を実行すべきアドレスを計算するアドレス計算部と、外部メモリへデータを読み書きするメモリアクセス部と、を有してビット処理をハードウエアで行うプロセッサを備え、入力されたプログラムの命令コードに基づいて、ビット演算処理及び複数ビットで構成されるワード単位の応用処理を演算対象にて行うプログラマブルコ
ントローラにおいて、
前記命令コードには、演算対象アドレスを間接指定するインデックス指定命令であるかどうかを表示するフラグビットを有した表示フラグと、演算に用いられる直値アドレスと、が設けられ、
前記汎用レジスタにはセレクタが接続され、
前記セレクタにはフラグビットと直値アドレスとが入力され、表示フラグがインデックス指定命令を表示している場合、前記汎用レジスタ内のデータを演算対象アドレスとして出力して、表示フラグがインデックス指定命令を表示していない場合、直値アドレスをそのまま出力し、ハードウエアで処理を行うことを特徴とするプログラマブルコントローラ。 - 前記命令コードが、前記演算対象をアドレスとするシーケンス命令であることを特徴とする請求項1記載のプログラマブルコントローラ。
- 前記セレクタが、前記アドレス計算部に設けられたことを特徴とする請求項2記載のプログラマブルコントローラ。
- 前記命令コードが、前記演算対象を設定値データとするタイマ又はカウンタ命令であることを特徴とする請求項1記載のプログラマブルコントローラ。
- 前記セレクタが、前記外部メモリからの読み出しデータパスに設けられたことを特徴とする請求項4記載のプログラマブルコントローラ。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03807296A JP3651099B2 (ja) | 1996-02-26 | 1996-02-26 | プログラマブルコントローラ |
US08/721,181 US5933651A (en) | 1995-09-29 | 1996-09-27 | Programmable controller |
CNB961211032A CN1137421C (zh) | 1995-09-29 | 1996-09-29 | 可编程控制器 |
DE69621091T DE69621091T2 (de) | 1995-09-29 | 1996-09-30 | Programmierbare Steuerung |
KR1019960042852A KR100260012B1 (ko) | 1995-09-29 | 1996-09-30 | 프로그래머블 컨트롤러 |
EP96115647A EP0766155B1 (en) | 1995-09-29 | 1996-09-30 | Programmable controller |
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Application Number | Priority Date | Filing Date | Title |
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1996
- 1996-02-26 JP JP03807296A patent/JP3651099B2/ja not_active Expired - Lifetime
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