JPS6162144A - 状態履歴記憶装置 - Google Patents
状態履歴記憶装置Info
- Publication number
- JPS6162144A JPS6162144A JP59182681A JP18268184A JPS6162144A JP S6162144 A JPS6162144 A JP S6162144A JP 59182681 A JP59182681 A JP 59182681A JP 18268184 A JP18268184 A JP 18268184A JP S6162144 A JPS6162144 A JP S6162144A
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- JP
- Japan
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- address
- signal
- tracer
- data
- bit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に内蔵する状態履歴記憶装置（以
下トレーサと称す）に関するもので、特に該トレーサの
書込制御部分の２インタ一リーブ方式に関するものであ
る。
下トレーサと称す）に関するもので、特に該トレーサの
書込制御部分の２インタ一リーブ方式に関するものであ
る。
従来、トレーサの書込制御部分の２インタ一リニブ方式
では、第１図及び第２図に示すように。
では、第１図及び第２図に示すように。
一方のアドレスレジスタ３の出力と他方のアドレスレジ
スタ４の出力とをコンイア回路７で比ＩＩ＆ Ｌ 。
スタ４の出力とをコンイア回路７で比ＩＩ＆ Ｌ 。
この比較結果と停止条件回路２の出力との論理績が論理
積グー） ＡＮＤ １及びＡＮＤ ２によりとられる。
積グー） ＡＮＤ １及びＡＮＤ ２によりとられる。
論理積ゲートＡＮＤ １又はＡＮＤ ２の出力信号１７
または１８（第２図（ｄ）及び（ｅ＞参照）は、アドレ
スレジスタ３又は４のホールドとして使われ、また。
または１８（第２図（ｄ）及び（ｅ＞参照）は、アドレ
スレジスタ３又は４のホールドとして使われ、また。
ライト・クルス２０の禁止信号として使われ、さらにま
だデータレジスタ５．又は６のホールドとして使われる
。そのため、下位番地から順に交互にトレーサメモリ８
と９に装置の動作状態を示すトレースデータ１１，１２
が書込まれる。
だデータレジスタ５．又は６のホールドとして使われる
。そのため、下位番地から順に交互にトレーサメモリ８
と９に装置の動作状態を示すトレースデータ１１，１２
が書込まれる。
しかし、アドレスレジスタ３と４の出力をコンベア回路
７で比較するため、コンベア回路７の分だけ時間が遅れ
る。アドレスレジスタ３と４が毎タロ、り交互に更新す
るため、コンベア回路７の遅延時間はクロック周期に影
響を与え、クロック周期を小さくできないという欠点が
あった。
７で比較するため、コンベア回路７の分だけ時間が遅れ
る。アドレスレジスタ３と４が毎タロ、り交互に更新す
るため、コンベア回路７の遅延時間はクロック周期に影
響を与え、クロック周期を小さくできないという欠点が
あった。
本発明の目的は、上記欠点を除去し、コンベア回路７を
構成しないで書込制御部分の２インタリ一ブ方式を実現
しだ状態履歴記憶装置を提供することにある。
構成しないで書込制御部分の２インタリ一ブ方式を実現
しだ状態履歴記憶装置を提供することにある。
以下余白
〔問題点を解決するための手段〕
本発明によれば、情報処理装置に内蔵さｎ・該情報処理
装置の力作状態の履歴を記憶する状態履歴記憶装置でち
って、アドレスをカウントする演算回路と、前記情報処
理装置内の停止条件を決める停止条件回路とを１つづつ
有し、さらに前記情報処理装置からのデータをセットす
るデータレジスタと、該データを記憶するトレーサメモ
リと。
装置の力作状態の履歴を記憶する状態履歴記憶装置でち
って、アドレスをカウントする演算回路と、前記情報処
理装置内の停止条件を決める停止条件回路とを１つづつ
有し、さらに前記情報処理装置からのデータをセットす
るデータレジスタと、該データを記憶するトレーサメモ
リと。
該トレーサメモリのアドレスを指定するアドレスレジス
タとをそれぞれ２つづつ有する２インタ一リーブ方式の
前記状態履歴記憶装置に於いて、前記演算回路と、これ
と対になっている一方のアドレスレジスタとは、前記ト
レーサメモリのアドレスを指定するビットに１ビット追
加した構成を有し、該一方のアドレスレジスタの最下位
ビットと前記停止条件回路からの停止条件信号との論理
積をとる手段が設けられておシ、該論理積をとる手段の
出力信号を他方のアドレスレジスタと前記データレジス
タのホールド信号として使い、また前記トレーサメモリ
のライトハルス票止信号とじて使うようにしたことを特
徴とする状態履歴記憶装置が得られる。
タとをそれぞれ２つづつ有する２インタ一リーブ方式の
前記状態履歴記憶装置に於いて、前記演算回路と、これ
と対になっている一方のアドレスレジスタとは、前記ト
レーサメモリのアドレスを指定するビットに１ビット追
加した構成を有し、該一方のアドレスレジスタの最下位
ビットと前記停止条件回路からの停止条件信号との論理
積をとる手段が設けられておシ、該論理積をとる手段の
出力信号を他方のアドレスレジスタと前記データレジス
タのホールド信号として使い、また前記トレーサメモリ
のライトハルス票止信号とじて使うようにしたことを特
徴とする状態履歴記憶装置が得られる。
次に本発明の実施例を第３図及び第４図を参照して詳細
に説明する。
に説明する。
一般にトレーサ（状態履歴記憶装置）が書込動作をする
場合、クロック周期Ｔはトレーサメモリのライト・クル
ス幅ｔｗによって決定される。即ち。
場合、クロック周期Ｔはトレーサメモリのライト・クル
ス幅ｔｗによって決定される。即ち。
クロック周ｑＴは、アドレスレジスタ又はデータレジス
タからトレーサメモリまでの最大遅延時間をｔｍａｘ
’データレジスタ又はアドレスレジスタからトレーサメ
モリまでの最小遅延時間をｔｍｉｎとすると。
タからトレーサメモリまでの最大遅延時間をｔｍａｘ
’データレジスタ又はアドレスレジスタからトレーサメ
モリまでの最小遅延時間をｔｍｉｎとすると。
Ｔ≧ｔ ＋ ｔ ｔ Ｋ二って決定される
。
。
ｍａＸ Ｗ ｍｉｎクロ、り周
期Ｔがこれを満足しない場合、第３図に示す：うに、ア
ドレスレジスタ（３’ト４）、データレジスタ（５と６
）、）レーサノモリ（８と９）をそｎぞｎ２つづつ用意
し、交互にデータをトレーサメモリに吉込む２インタ一
リーブ方式を実施する。
期Ｔがこれを満足しない場合、第３図に示す：うに、ア
ドレスレジスタ（３’ト４）、データレジスタ（５と６
）、）レーサノモリ（８と９）をそｎぞｎ２つづつ用意
し、交互にデータをトレーサメモリに吉込む２インタ一
リーブ方式を実施する。
本発明は、演算回路１とこれと対になっている一方のア
ドレスレジスタ３とに１本来のアドレスビットよシ１ビ
ット追加し、該ビットを沿下位ビットにして、このアド
レスレジスタ３′の該ビットの出力と停止条件回路２の
出力との論理積を論理積グー） ＡＮＤ １やＡＮＤ
２によりとり、該乙命理積１言号１７又は１８を他方の
アドレスレジスタ４の丁−ルドとして使い、またライト
・七ルス２０の禁止信号として使い、さらにまた、デー
タレジスタ５又は６のホールドとして使うことによって
、上述した従来の欠点を除去し、コンベア回路７を構成
しないで、書込制御部分の２インタ一リーブ方式を実現
したトレーサである。
ドレスレジスタ３とに１本来のアドレスビットよシ１ビ
ット追加し、該ビットを沿下位ビットにして、このアド
レスレジスタ３′の該ビットの出力と停止条件回路２の
出力との論理積を論理積グー） ＡＮＤ １やＡＮＤ
２によりとり、該乙命理積１言号１７又は１８を他方の
アドレスレジスタ４の丁−ルドとして使い、またライト
・七ルス２０の禁止信号として使い、さらにまた、デー
タレジスタ５又は６のホールドとして使うことによって
、上述した従来の欠点を除去し、コンベア回路７を構成
しないで、書込制御部分の２インタ一リーブ方式を実現
したトレーサである。
不発明の２インタ一リーブ方式の書込動作は次の通）で
ある。
ある。
トレーサメモリ８のアドレス指定は、アドレスレジスタ
３′を介して行なマフ九、アドンスレジスク３′の最下
位ピットを除くアト７ヌがｉソーサメモリ８に送られる
。アドレスレジスタ３′は停止条件回路２からの停止条
件信号１９がパｏ”でなけれ：ビ。
３′を介して行なマフ九、アドンスレジスク３′の最下
位ピットを除くアト７ヌがｉソーサメモリ８に送られる
。アドレスレジスタ３′は停止条件回路２からの停止条
件信号１９がパｏ”でなけれ：ビ。
クロック毎にカウントアツプする。したがって。
トレーサメモリ８のアドレス指定は第４図（ｄ）に示す
様に２クロツク毎にカウントアツプする。一方。
様に２クロツク毎にカウントアツプする。一方。
トレーサメモリ９のアドレス指定はアドレスレジスタ４
を介して行なわれる。アドレスレジスタ４はアドレスレ
ジスタ３′の最下位ビ、）信号２４が” １ ”のとき
アドレスの更新が行なわれ、“０″のときホールドされ
る。したがって、第４図（、）に示す様にアドレスデー
タ１４はアドレスデータ１３に対して１クロツタ遅れて
、２クロツク毎にカウントアツプする。
を介して行なわれる。アドレスレジスタ４はアドレスレ
ジスタ３′の最下位ビ、）信号２４が” １ ”のとき
アドレスの更新が行なわれ、“０″のときホールドされ
る。したがって、第４図（、）に示す様にアドレスデー
タ１４はアドレスデータ１３に対して１クロツタ遅れて
、２クロツク毎にカウントアツプする。
次に、トレーサメモリ８へのデータ書込みは。
トレースデータ１０がデータレジスタ５を介して書込ま
れることによって行なわれる。データレジスタ５は最下
位ビット信号２３が“′１″のとき、データの更新が行
なわれ、°゛０“のときホールドされる。したがって、
アドレスデータ１３と同様に。
れることによって行なわれる。データレジスタ５は最下
位ビット信号２３が“′１″のとき、データの更新が行
なわれ、°゛０“のときホールドされる。したがって、
アドレスデータ１３と同様に。
トレースデータ１１は２クロツク毎に更新される。
また、トレーサメモリ９へのデータ書込みはトレースデ
ータ１０がデータレジスタ６を介して書込まれることに
よって行なわれる。データレジスタ６は最下位ビット信
号２４がパ１″のときデータの更新が行なわれ ＋＊
□ ＩＩのときホールドされる。したがってアドレスデ
ータ１４と同様にトレースデータ１２は２クロツク毎に
更新される０次に、トレーサメモリ８のライトタイミン
グとして、最下位ビット信号２３が“１”のときライト
パルス２０が入力さｎる◇したが２て第４図伝）に示す
様に２クロツク毎にライ） ノＲルス２１が発生される
。また、トレーサメモリ９のライトタイミングとして、
最下位ビット信号２４が°゛１″のときライトノクルス
２０が入力される。したがって笛４図（ｈ）に示す様に
、ライトパルス２１よシエクロノク遅れて、２クロツク
毎にライトノクルス２２が発生される。
ータ１０がデータレジスタ６を介して書込まれることに
よって行なわれる。データレジスタ６は最下位ビット信
号２４がパ１″のときデータの更新が行なわれ ＋＊
□ ＩＩのときホールドされる。したがってアドレスデ
ータ１４と同様にトレースデータ１２は２クロツク毎に
更新される０次に、トレーサメモリ８のライトタイミン
グとして、最下位ビット信号２３が“１”のときライト
パルス２０が入力さｎる◇したが２て第４図伝）に示す
様に２クロツク毎にライ） ノＲルス２１が発生される
。また、トレーサメモリ９のライトタイミングとして、
最下位ビット信号２４が°゛１″のときライトノクルス
２０が入力される。したがって笛４図（ｈ）に示す様に
、ライトパルス２１よシエクロノク遅れて、２クロツク
毎にライトノクルス２２が発生される。
よって、トレーサメモリ８及び９に、下位番地から順に
交互にデータが書込まれる。
交互にデータが書込まれる。
本発明は以上説明したように、２つのトレーサメモリに
交互にデータを書込む２インタ一リーブ方式のトレーサ
の、アドレスカウンタを構成する演算回路とアドレスレ
ジスタに、トレーサメモリの本来のアドレスビットよシ
１ビット追加し１本ピットを最下位ビットにして、停止
条件信号との論理積をとシ、該論理積信号をアドレスレ
ジスタ及びデータレジスタのホールド信号として使い。
交互にデータを書込む２インタ一リーブ方式のトレーサ
の、アドレスカウンタを構成する演算回路とアドレスレ
ジスタに、トレーサメモリの本来のアドレスビットよシ
１ビット追加し１本ピットを最下位ビットにして、停止
条件信号との論理積をとシ、該論理積信号をアドレスレ
ジスタ及びデータレジスタのホールド信号として使い。
またライトパルスの基土信号として使うことによって、
トレーサの８込動作を高速にできるという効果がある。
トレーサの８込動作を高速にできるという効果がある。
第１図は従来のトレーサのブロック図、第２図は第１図
のトレーサのタイミングチャート図、第３図は本発明の
一実施例によるトレーサのブロック区、第４図は２ｖＪ
３図のトレーサのタイミングチャート図である・ １・・・演算回路、２・・停止条件回路、３．３’、４
・・・アドレスレジスタ、５，６・・・データレジスタ
。 ７・・・コン被ア回路、８，９・・・トレーサメモリ。 １０．１１．１２・・・トレースデータ、 １３ 、１
４・・・アドレスデータ、１５．１６・・・コンベア信
号。 １７．１８・・・書込禁止信号、１９・・・停止条件信
号。
のトレーサのタイミングチャート図、第３図は本発明の
一実施例によるトレーサのブロック区、第４図は２ｖＪ
３図のトレーサのタイミングチャート図である・ １・・・演算回路、２・・停止条件回路、３．３’、４
・・・アドレスレジスタ、５，６・・・データレジスタ
。 ７・・・コン被ア回路、８，９・・・トレーサメモリ。 １０．１１．１２・・・トレースデータ、 １３ 、１
４・・・アドレスデータ、１５．１６・・・コンベア信
号。 １７．１８・・・書込禁止信号、１９・・・停止条件信
号。
Claims (1)
- １、情報処理装置に内蔵され、該情報処理装置の動作状
態の履歴を記憶する状態履歴記憶装置であって、アドレ
スをカウントする演算回路と、前記情報処理装置内の停
止条件を決める停止条件回路とを１つづつ有し、さらに
前記情報処理装置からのデータをセットするデータレジ
スタと、該データを記憶するトレーサメモリと、該トレ
ーサメモリのアドレスを指定するアドレスレジスタとを
それぞれ２つづつ有する２インターリーブ方式の前記状
態履歴記憶装置に於いて、前記演算回路と、これと対に
なっている一方のアドレスレジスタとは、前記トレーサ
メモリのアドレスを指定するビットに１ビット追加した
構成を有し、該一方のアドレスレジスタの最下位ビット
と前記停止条件回路からの停止条件信号との論理積をと
る手段が設けられており、該論理積をとる手段の出力信
号を他方のアドレスレジスタと前記データレジスタのホ
ールド信号として使い、また前記トレーサメモリのライ
トパルス禁止信号として使うようにしたことを特徴とす
る状態履歴記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182681A JPS6162144A (ja) | 1984-09-03 | 1984-09-03 | 状態履歴記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182681A JPS6162144A (ja) | 1984-09-03 | 1984-09-03 | 状態履歴記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162144A true JPS6162144A (ja) | 1986-03-31 |
Family
ID=16122570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182681A Pending JPS6162144A (ja) | 1984-09-03 | 1984-09-03 | 状態履歴記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638508A (en) * | 1987-07-17 | 1997-06-10 | Hitachi, Ltd. | Method and a system for processing a log record |
-
1984
- 1984-09-03 JP JP59182681A patent/JPS6162144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638508A (en) * | 1987-07-17 | 1997-06-10 | Hitachi, Ltd. | Method and a system for processing a log record |
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